JPS61253831A - スタンダ−ドセル方式の半導体装置 - Google Patents
スタンダ−ドセル方式の半導体装置Info
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- JPS61253831A JPS61253831A JP9477885A JP9477885A JPS61253831A JP S61253831 A JPS61253831 A JP S61253831A JP 9477885 A JP9477885 A JP 9477885A JP 9477885 A JP9477885 A JP 9477885A JP S61253831 A JPS61253831 A JP S61253831A
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- Japan
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000003491 array Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 17
- 230000002950 deficient Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、スタンダードセル方式により開発されるＬＳ
Ｉなどの集積回路の試作半導体装置に関するものである
。
Ｉなどの集積回路の試作半導体装置に関するものである
。
（従来技術）
スタンダードセル方式とは、既に用意されている第２図
のような機能ブロック（スタンダードセル）をセルライ
ブラリより選択し、機能ブロック間の配線を行なって集
積回路チップを開発する方式である。
のような機能ブロック（スタンダードセル）をセルライ
ブラリより選択し、機能ブロック間の配線を行なって集
積回路チップを開発する方式である。
ゲートアレイ方式は所定のトランジスタが既にチップ上
に用意されていて、そのトランジスタレベルでの配線に
よって大きなシステムの集積回路を開発するのに対し、
スタンダードセル方式はシステムを構成する機能ブロッ
クを必要な数だけ寄せ集めて集積回路化する点で両者は
相違する。したって、スタンダードセル方式のみにより
製造された集積回路では、ゲートアレイ方式で製造され
た集積回路のように未使用セルがチップ上に残ることは
ない。
に用意されていて、そのトランジスタレベルでの配線に
よって大きなシステムの集積回路を開発するのに対し、
スタンダードセル方式はシステムを構成する機能ブロッ
クを必要な数だけ寄せ集めて集積回路化する点で両者は
相違する。したって、スタンダードセル方式のみにより
製造された集積回路では、ゲートアレイ方式で製造され
た集積回路のように未使用セルがチップ上に残ることは
ない。
スタンダードセル方式ではプロセスの全行程に対してカ
スタムマスクを用意するため、試作完了後に発見された
不具合を修正するためには、通常は全マスクの修正とプ
ロセスの全行程を経過しなければならず、高額な費用と
長時間を要する問題がある。
スタムマスクを用意するため、試作完了後に発見された
不具合を修正するためには、通常は全マスクの修正とプ
ロセスの全行程を経過しなければならず、高額な費用と
長時間を要する問題がある。
（目的）
本発明は、スタンダードセル方式での集積回路の開発に
おいて、試作完了時に発見された回路上の誤りを短期間
で修正し、開発を早期に完了させることができる試作半
導体装置を提供することを目的とするものである。
おいて、試作完了時に発見された回路上の誤りを短期間
で修正し、開発を早期に完了させることができる試作半
導体装置を提供することを目的とするものである。
（構成）
本発明の半導体装置は、セルライブラリから必要なスタ
ンダードセルが選択され、所定の機能を達成するように
レイアウトが施されているとともに、チップ上でスタン
ダードセルが配置されていない部分にゲートアレイによ
る未配線セルが配置されていることを特徴とするもので
ある。
ンダードセルが選択され、所定の機能を達成するように
レイアウトが施されているとともに、チップ上でスタン
ダードセルが配置されていない部分にゲートアレイによ
る未配線セルが配置されていることを特徴とするもので
ある。
スタンダードセル方式においても、マニュアル配置又は
自動配置の如何に拘らず、セル幅の違いなどによってチ
ップ上に未使用部分が残るのが普通である。従来はこの
未使用部分はそのまま放置され、試作を完了して量産を
行なっていたが、本発明によるスタンダードセル方式で
はこの未使用部分に第３図のような通常のゲートアレイ
で使用されている未配線セルを配置する。
自動配置の如何に拘らず、セル幅の違いなどによってチ
ップ上に未使用部分が残るのが普通である。従来はこの
未使用部分はそのまま放置され、試作を完了して量産を
行なっていたが、本発明によるスタンダードセル方式で
はこの未使用部分に第３図のような通常のゲートアレイ
で使用されている未配線セルを配置する。
以下、実施例について具体的に説明する。
第１図は本発明によるスタンダードセル方式で構成され
たＬＳＩの１チツプの一例を示すものである。記号ａ
−ｈとして表わされる領域はそれぞれスタンダードセル
単体を表わしており、セルライブラリから選択されてレ
イアウトされたものであり、スタンダードセル間には配
線２が施されて目的とする機能を発揮するＬＳＩが構成
されている。
たＬＳＩの１チツプの一例を示すものである。記号ａ
−ｈとして表わされる領域はそれぞれスタンダードセル
単体を表わしており、セルライブラリから選択されてレ
イアウトされたものであり、スタンダードセル間には配
線２が施されて目的とする機能を発揮するＬＳＩが構成
されている。
選択されるスタンダードセルは、例えばセルａが第２図
の回路図に示されるフリップフロップのように、それぞ
れ論理機能をもったものであり、幾何学的には第１図に
も示されているように高さＨが一定で幅Ｗが不定の形状
をしている。
の回路図に示されるフリップフロップのように、それぞ
れ論理機能をもったものであり、幾何学的には第１図に
も示されているように高さＨが一定で幅Ｗが不定の形状
をしている。
また、本実施例には記号Ｒで表わされる領域が存在して
いる。この記号Ｒの領域はスタンダードセルが配置され
ていない領域であるとともに、この領域Ｒには通常のゲ
ートアレイで使用されているような未配線セルがリカバ
リーセルとして設けられている。未配線セルＲは試作Ｌ
ＳＩの回路の変更あるいは修正に使用されるセルである
。
いる。この記号Ｒの領域はスタンダードセルが配置され
ていない領域であるとともに、この領域Ｒには通常のゲ
ートアレイで使用されているような未配線セルがリカバ
リーセルとして設けられている。未配線セルＲは試作Ｌ
ＳＩの回路の変更あるいは修正に使用されるセルである
。
未配線セルＲの一例は、第３図に示されるような、ＮＭ
ＯＳトランジスタＱｎ＋ ｖ Ｑｎ２とＰＭＯＳトラン
ジスタＱ Ｐ ｌ ｙ Ｑ Ｐ ２を備えた０ＭＯ８構
造のものである。
ＯＳトランジスタＱｎ＋ ｖ Ｑｎ２とＰＭＯＳトラン
ジスタＱ Ｐ ｌ ｙ Ｑ Ｐ ２を備えた０ＭＯ８構
造のものである。
また、チップの周縁部には複数の入出力パッド４が配置
されている。
されている。
第１図のＬＳＩチップの試作完了時の状態において、ス
タンダードセルａ ” ｈの部分は配線も施されて回路
が形成されているが、未配線セルＲには配線は施されて
おらず回路は形成されていない。
タンダードセルａ ” ｈの部分は配線も施されて回路
が形成されているが、未配線セルＲには配線は施されて
おらず回路は形成されていない。
このＬＳＩチップの試作完了時に不具合がなく。
スタンダードセルａ ＝ ｈで構成される回路が所望の
機能を果たしている場合には、未配線セルＲは量産時に
も未配線セルのままとなり、通常のゲートアレイでの未
使用セルと同じようにＬＳＩの性能には何ら問題を与え
ない。
機能を果たしている場合には、未配線セルＲは量産時に
も未配線セルのままとなり、通常のゲートアレイでの未
使用セルと同じようにＬＳＩの性能には何ら問題を与え
ない。
一方、このＬＳＩチップの試作完了時に不具合がある場
合には、未配線セルＲに配線を施こしてゲートを追加す
ることにより、回路を変更することができる。
合には、未配線セルＲに配線を施こしてゲートを追加す
ることにより、回路を変更することができる。
実施例では未配線セルとして第３図にＣＭＯＳ構造のも
のを例示したが、未配線セルはそれに限られるものでは
なく、通常のゲートアレイで使用されている構造であれ
ば、全て本発明にも適用することができる。
のを例示したが、未配線セルはそれに限られるものでは
なく、通常のゲートアレイで使用されている構造であれ
ば、全て本発明にも適用することができる。
（効果）
本発明はスタンダードセル方式の半導体装置にゲートア
レイによる未配線セルを配置したので、試作改訂作業を
その未配線セルを用いて行な゛うことができる。その結
果、回路変更に際してはコンタクトホール用のマスクと
メタル配線用のマスクを修正するだけでよく、また、プ
ロセス的にもコンタクトホール形成工程以降のプロセス
の修正だけで済むため、スタンダードセル部を修正する
従来の場合に比べて非常に短期間で試作半導体装置の改
訂を完了することができる。
レイによる未配線セルを配置したので、試作改訂作業を
その未配線セルを用いて行な゛うことができる。その結
果、回路変更に際してはコンタクトホール用のマスクと
メタル配線用のマスクを修正するだけでよく、また、プ
ロセス的にもコンタクトホール形成工程以降のプロセス
の修正だけで済むため、スタンダードセル部を修正する
従来の場合に比べて非常に短期間で試作半導体装置の改
訂を完了することができる。
このように、本発明によれば、従来のスタンダードセル
方式の半導体装置に比べて、試作改訂作業が、低コスト
、かつ短期間で行なうことが可能になる。
方式の半導体装置に比べて、試作改訂作業が、低コスト
、かつ短期間で行なうことが可能になる。
第１図は一実施例を示す概略平面図、第２図は同実施例
におけるスタンダードセルの単体の一例を示す回路図、
第３図は同実施例における未配線セルの一例を示す回路
図である。 ａ ＝ ｈ・・・・・・スタンダードセル。 Ｒ・・・・・・未配線セル。
におけるスタンダードセルの単体の一例を示す回路図、
第３図は同実施例における未配線セルの一例を示す回路
図である。 ａ ＝ ｈ・・・・・・スタンダードセル。 Ｒ・・・・・・未配線セル。
Claims (1)
- （１）セルライブラリから必要なスタンダードセルが選
択され、所定の機能を達成するようにレイアウトが施さ
れているとともに、 チップ上でスタンダードセルが配置されていない部分に
ゲートアレイによる未配線セルが配置されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9477885A JPS61253831A (ja) | 1985-05-02 | 1985-05-02 | スタンダ−ドセル方式の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9477885A JPS61253831A (ja) | 1985-05-02 | 1985-05-02 | スタンダ−ドセル方式の半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253831A true JPS61253831A (ja) | 1986-11-11 |
Family
ID=14119549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9477885A Pending JPS61253831A (ja) | 1985-05-02 | 1985-05-02 | スタンダ−ドセル方式の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441238A (en) * | 1987-08-07 | 1989-02-13 | Nippon Electric Ic Microcomput | Semiconductor integrate circuit device |
| USRE39469E1 (en) | 1996-12-27 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with mixed gate array and standard cell |
-
1985
- 1985-05-02 JP JP9477885A patent/JPS61253831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441238A (en) * | 1987-08-07 | 1989-02-13 | Nippon Electric Ic Microcomput | Semiconductor integrate circuit device |
| USRE39469E1 (en) | 1996-12-27 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with mixed gate array and standard cell |
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