JP2745574B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2745574B2 JP2745574B2 JP63264730A JP26473088A JP2745574B2 JP 2745574 B2 JP2745574 B2 JP 2745574B2 JP 63264730 A JP63264730 A JP 63264730A JP 26473088 A JP26473088 A JP 26473088A JP 2745574 B2 JP2745574 B2 JP 2745574B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に利用され、特
に、ゲートアレイ型の半導体集積回路の製造方法に関す
る。
に、ゲートアレイ型の半導体集積回路の製造方法に関す
る。
本発明は、半導体基板上にトランジスタを含む基本セ
ルを格子状に並べて形成し、この基本セルを用いて回路
を形成する半導体集積回路の製造方法において、 前記基本セルの取出し電極がそれぞれ接続された第一
配線と、この第一配線と交差結線部においてそれぞれ接
続され前記第一配線と直交する第二配線とをあらかじめ
形成しておき、必要のない前記交差結線部を切断するこ
とにより前記基本セルを組み合わせて所望の回路を形成
することにより、 配線工程を簡単にしコストの低減を図ったものであ
る。
ルを格子状に並べて形成し、この基本セルを用いて回路
を形成する半導体集積回路の製造方法において、 前記基本セルの取出し電極がそれぞれ接続された第一
配線と、この第一配線と交差結線部においてそれぞれ接
続され前記第一配線と直交する第二配線とをあらかじめ
形成しておき、必要のない前記交差結線部を切断するこ
とにより前記基本セルを組み合わせて所望の回路を形成
することにより、 配線工程を簡単にしコストの低減を図ったものであ
る。
従来、この種のゲートアレイ型の半導体集積回路の製
造方法は、例えば、シリコン基板上に、ＰチャネルMOS
トランジスタとＮチャネルMOSトランジスタから構成さ
れる基本セルを格子状に配置したものをマスターとし、
個々の品種に関しては、写真感光技術等を使ってAl配線
を形成し、前記トランジスタを結線して回路を形成して
いた。
造方法は、例えば、シリコン基板上に、ＰチャネルMOS
トランジスタとＮチャネルMOSトランジスタから構成さ
れる基本セルを格子状に配置したものをマスターとし、
個々の品種に関しては、写真感光技術等を使ってAl配線
を形成し、前記トランジスタを結線して回路を形成して
いた。
前述した従来のゲートアレイ型の半導体集積回路の製
造方法は、個々の品種ごとに全Al配線を形成しなければ
ならないので、配線工程にかなりの時間を要し、また計
算機上の処理でも配線経路自体を扱うため、かなり大き
な情報量となり、コスト増となる欠点があった。
造方法は、個々の品種ごとに全Al配線を形成しなければ
ならないので、配線工程にかなりの時間を要し、また計
算機上の処理でも配線経路自体を扱うため、かなり大き
な情報量となり、コスト増となる欠点があった。
本発明の目的は、前記の欠点を除去することにより、
配線工程が簡単で、コストを低減できる半導体集積回路
の製造方法を提供することにある。
配線工程が簡単で、コストを低減できる半導体集積回路
の製造方法を提供することにある。
本発明は、半導体基板上に、トランジスタを縦横の格
子状に並べて形成するゲートアレイ型の半導体集積回路
の製造方法において、前記トランジスタの各電極がそれ
ぞれ接続された第一配線を形成し、さらにこの第一配線
と交差結線部においてそれぞれ接続され前記第一配線と
直交する第二配線を形成する工程と、前記交差結線部を
切断して前記トランジスタが所望の論理ゲートを構成す
るように配線するとともに前記論理ゲート間の接続を決
定して半導体集積回路としての機能を構成する工程とを
含むことを特徴とする。
子状に並べて形成するゲートアレイ型の半導体集積回路
の製造方法において、前記トランジスタの各電極がそれ
ぞれ接続された第一配線を形成し、さらにこの第一配線
と交差結線部においてそれぞれ接続され前記第一配線と
直交する第二配線を形成する工程と、前記交差結線部を
切断して前記トランジスタが所望の論理ゲートを構成す
るように配線するとともに前記論理ゲート間の接続を決
定して半導体集積回路としての機能を構成する工程とを
含むことを特徴とする。
第一配線および第二配線は、ウェーハ工程においてあ
らかじめ形成される。そして顧客の要求に応じて回路を
形成する場合には、必要のない前記第一配線と第二配線
との接続をその交差接続部で切断することによりトラン
ジスタが所望の論理ゲートを構成するように配線すると
ともに論理ゲート間の接続を決定して所望の集積回路を
構成する。
らかじめ形成される。そして顧客の要求に応じて回路を
形成する場合には、必要のない前記第一配線と第二配線
との接続をその交差接続部で切断することによりトラン
ジスタが所望の論理ゲートを構成するように配線すると
ともに論理ゲート間の接続を決定して所望の集積回路を
構成する。
従って、前記第一および第二配線の形成は全面的に一
様に行われるので簡単であり、かつ、回路を形成するた
めのいわゆる配線工程は、不必要な交差接続部における
切断だけで済むようになり、この切断も例えば、切断箇
所をコード化し、レーザビームを用いてこれをコンピュ
ータによる自動制御で行うことができる。
様に行われるので簡単であり、かつ、回路を形成するた
めのいわゆる配線工程は、不必要な交差接続部における
切断だけで済むようになり、この切断も例えば、切断箇
所をコード化し、レーザビームを用いてこれをコンピュ
ータによる自動制御で行うことができる。
これにより、配線工数を大幅に削減しコストの低減を
図ることが可能となる。
図ることが可能となる。
これにより、配線工数を大幅に削減しコストの低減を
図ることが可能となる。
図ることが可能となる。
以下、本発明の実施例を、CMOSゲートアレイ型の半導
体集積回路の場合について、図面を参照して説明する。
体集積回路の場合について、図面を参照して説明する。
第１図は本発明の一実施例の第一配線および第二配線
形成工程を示す説明図、第２図はその回路形成工程を示
す説明図、および第３図は第２図の回路の等価回路図で
ある。なお、第１図および第２図はウェーハ上面の要部
を回路図の形式で示したものである。
形成工程を示す説明図、第２図はその回路形成工程を示
す説明図、および第３図は第２図の回路の等価回路図で
ある。なお、第１図および第２図はウェーハ上面の要部
を回路図の形式で示したものである。
本実施例は、半導体基板としてのシリコン基板１上
に、ＰチャネルMOSトランジスタ２とＮチャネルMOSトラ
ンジスタ３とから構成される基本セル４を格子状に並べ
て形成し、この基本セルを用いて回路を構成する半導体
集積回路の製造方法において、 第１図に示すように、各基本セル４の取出し電極がそ
れぞれ接続された第一配線５を形成し、さらにこの第一
配線５と交差結線部７において接続され第一配線５と直
交する第二配線６を形成する工程と、第２図に示すよう
に、交差結線部７を切断することにより基本セル４を組
み合わせて所定の回路を形成する工程とを含んでいる。
なお、第１図において、VDDは電源配線およびGNDは接地
配線である。
に、ＰチャネルMOSトランジスタ２とＮチャネルMOSトラ
ンジスタ３とから構成される基本セル４を格子状に並べ
て形成し、この基本セルを用いて回路を構成する半導体
集積回路の製造方法において、 第１図に示すように、各基本セル４の取出し電極がそ
れぞれ接続された第一配線５を形成し、さらにこの第一
配線５と交差結線部７において接続され第一配線５と直
交する第二配線６を形成する工程と、第２図に示すよう
に、交差結線部７を切断することにより基本セル４を組
み合わせて所定の回路を形成する工程とを含んでいる。
なお、第１図において、VDDは電源配線およびGNDは接地
配線である。
第１図に示す配線工程は、通常の技術を用いて例えば
Al配線が形成される。
Al配線が形成される。
次に、第２図に示す回路形成工程について詳しく説明
する。第２図は第３図に示す２入力NOR回路を形成する
場合を示したものである。NOR回路は第３図に示される
ように、２個のＰチャネルMOSトランジスタ１と２個の
ＮチャネルMOSトランジスタ２とから構成される。そこ
で第２図に示すように、基本セル４を１個取り出し、第
一配線５と第二配線６との交差結線部７で不必要な箇所
（図で×印で示した切断箇所）を、例えば、レーザ装置
により切断することで所望の２入力NOR回路が形成され
る。なお、第２図および第３図において、I1およびI2は
入力、Ｏは出力、NCは非接続を表す。
する。第２図は第３図に示す２入力NOR回路を形成する
場合を示したものである。NOR回路は第３図に示される
ように、２個のＰチャネルMOSトランジスタ１と２個の
ＮチャネルMOSトランジスタ２とから構成される。そこ
で第２図に示すように、基本セル４を１個取り出し、第
一配線５と第二配線６との交差結線部７で不必要な箇所
（図で×印で示した切断箇所）を、例えば、レーザ装置
により切断することで所望の２入力NOR回路が形成され
る。なお、第２図および第３図において、I1およびI2は
入力、Ｏは出力、NCは非接続を表す。
この交差結線部７における切断パターンは、第４図に
示すように六つに分類できる。そこで、各切断パターン
ごとに、第４図に示すように切断コードを定めると、第
２図に示す２入力NOR回路の場合の切断コードは次表に
示すように与えられる。そこでこの表に示す切断コード
を前記レーザ装置に与えることで、自動的に所望の切断
を行うことができる。
示すように六つに分類できる。そこで、各切断パターン
ごとに、第４図に示すように切断コードを定めると、第
２図に示す２入力NOR回路の場合の切断コードは次表に
示すように与えられる。そこでこの表に示す切断コード
を前記レーザ装置に与えることで、自動的に所望の切断
を行うことができる。
〔発明の効果〕 以上説明したように、本発明は、例えばAl配線をあら
かじめマスタウェーハに作り込み、トランジスタや交差
する他のAl配線を結線しておき、各々の回路に対してAl
配線の交差結線部分を切断するだけで回路を形成できる
ので、配線工数を大幅に削減し、コストの低減を図るこ
とができる効果がある。
かじめマスタウェーハに作り込み、トランジスタや交差
する他のAl配線を結線しておき、各々の回路に対してAl
配線の交差結線部分を切断するだけで回路を形成できる
ので、配線工数を大幅に削減し、コストの低減を図るこ
とができる効果がある。
第１図は本発明の一実施例の第一および第二配線形成工
程を示す説明図。 第２図は本発明の一実施例の回路形成工程を示す説明
図。 第３図は第２図の回路の等価回路図。 第４図は切断パターンとそのコードを示す説明図。 １……シリコン基板、２……ＰチャネルMOSトランジス
タ、３……ＮチャネルMOSトランジスタ、４……基本セ
ル、５……第一配線、６……第二配線、７……交差結線
部、GND……接地配線、VDD……電源配線。
程を示す説明図。 第２図は本発明の一実施例の回路形成工程を示す説明
図。 第３図は第２図の回路の等価回路図。 第４図は切断パターンとそのコードを示す説明図。 １……シリコン基板、２……ＰチャネルMOSトランジス
タ、３……ＮチャネルMOSトランジスタ、４……基本セ
ル、５……第一配線、６……第二配線、７……交差結線
部、GND……接地配線、VDD……電源配線。
Claims (1)
- 【請求項１】半導体基板上に、トランジスタを縦横の格
子状に並べて形成するゲートアレイ型の半導体集積回路
の製造方法において、 前記トランジスタの各電極がそれぞれ接続された第一配
線を形成し、さらにこの第一配線と交差結線部において
それぞれ接続され前記第一配線と直交する第二配線を形
成する工程と、 前記交差結線部を切断して前記トランジスタが所望の論
理ゲートを構成するように配線するとともに前記論理ゲ
ート間の接続を決定して半導体集積回路としての機能を
構成する工程と を含むことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264730A JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264730A JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110967A JPH02110967A (ja) | 1990-04-24 |
| JP2745574B2 true JP2745574B2 (ja) | 1998-04-28 |
Family
ID=17407377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264730A Expired - Lifetime JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745574B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135943A (en) * | 1980-03-27 | 1981-10-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS61198750A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPH073837B2 (ja) * | 1985-02-28 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
| JPS63254743A (ja) * | 1987-04-10 | 1988-10-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1988
- 1988-10-19 JP JP63264730A patent/JP2745574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02110967A (ja) | 1990-04-24 |
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