JPS61198750A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61198750A JPS61198750A JP60037518A JP3751885A JPS61198750A JP S61198750 A JPS61198750 A JP S61198750A JP 60037518 A JP60037518 A JP 60037518A JP 3751885 A JP3751885 A JP 3751885A JP S61198750 A JPS61198750 A JP S61198750A
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- Japan
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- switch
- lines
- circuit block
- block
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に係わり、特に所望の論
理機能をもつ論理集積回路を容易に実現するための、集
積回路の構成方法に関する。
理機能をもつ論理集積回路を容易に実現するための、集
積回路の構成方法に関する。
近年、少量多品種の要求に伴ない次の様なＬＳＩが出現
している。
している。
（１）標準セル方式
ＬＳＩ内に使用される基本的な論理機能を有する回路ブ
ロックを予め計算機に登録しておき、計算機の自動処理
により、これらの回路ブロックを配置・配線し、所望の
最終製品を得る。
ロックを予め計算機に登録しておき、計算機の自動処理
により、これらの回路ブロックを配置・配線し、所望の
最終製品を得る。
（２） ゲートアレイ方式
論理ゲートを構成する基本回路を予めウェハー上にアレ
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のＬＳ
Ｉを得る。
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のＬＳ
Ｉを得る。
これらは完全手設計のＬＳＩに比べて開発期間が短いも
ののリソグラフィー技術を用いた製造工程が必要であり
、設計完了からＬＳＩ完成才で数週間〜数カ月かかると
いう問題がある。
ののリソグラフィー技術を用いた製造工程が必要であり
、設計完了からＬＳＩ完成才で数週間〜数カ月かかると
いう問題がある。
これに対し本出願人により次の方法が提案されている（
特願昭５８−１５７７１８号）。
特願昭５８−１５７７１８号）。
即ち、第２図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロック１１ａ。
り構成された複数の回路ブロック１１ａ。
１１ｂ、・・・・・・、１１Ｎが予め専用ＩＣの手法に
より配線工程を終了して基板に作り込まれ、各回路ブロ
ックの入力信号及び出力信号が電気的にＯＮ 、 Ｏｋ
”Ｆ状態を書き込めるスイッチマトリクス上に導ひかれ
、各回路ブロックの全ての入力信号にＥ Ｐ）ｔＯＭや
１ビツトメモリーを備えたＭＯＳＦＥＴ等のスイッチ素
子１２を介して接続可能となっている。
より配線工程を終了して基板に作り込まれ、各回路ブロ
ックの入力信号及び出力信号が電気的にＯＮ 、 Ｏｋ
”Ｆ状態を書き込めるスイッチマトリクス上に導ひかれ
、各回路ブロックの全ての入力信号にＥ Ｐ）ｔＯＭや
１ビツトメモリーを備えたＭＯＳＦＥＴ等のスイッチ素
子１２を介して接続可能となっている。
１３はＴ字状の信号出力用配線、１４は信号入力用配線
である。
である。
この方法によれば、フィールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のＬＳＩを著るしく早く手に
する事ができる。しかも、ある定まった論理機能を有す
る回路ブロックの入力信号と出力信号を接続するという
形式でＬＳＩの設計を行なうことができ、ボード上での
論理設計に慣れた設計者にとっても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のＬＳＩを著るしく早く手に
する事ができる。しかも、ある定まった論理機能を有す
る回路ブロックの入力信号と出力信号を接続するという
形式でＬＳＩの設計を行なうことができ、ボード上での
論理設計に慣れた設計者にとっても理解し易い。
この方法によると、ＩＣ上に形成された多数（約１００
万個）のスイッチ素子の中から、所望の素子を選択して
、それをＯＮ状態に設定しなければならない。これらス
イッチ素子は、マトリクス状に形成されているため、そ
の行線および列線を指定することにより、その交点にあ
る素子を選択して状態設定する。通常、これら多数の行
線および列線に遅番を付し、その番号をアドレスとして
与え、それをデコードすることにより対応する行線・列
線を選択する。今、仮に、１０００本の行線から特定の
１本を選択することを考えると、１０００本を区別する
ためには１０ビツトのアドレス線が必要である。
万個）のスイッチ素子の中から、所望の素子を選択して
、それをＯＮ状態に設定しなければならない。これらス
イッチ素子は、マトリクス状に形成されているため、そ
の行線および列線を指定することにより、その交点にあ
る素子を選択して状態設定する。通常、これら多数の行
線および列線に遅番を付し、その番号をアドレスとして
与え、それをデコードすることにより対応する行線・列
線を選択する。今、仮に、１０００本の行線から特定の
１本を選択することを考えると、１０００本を区別する
ためには１０ビツトのアドレス線が必要である。
ところが、この選択方法では、特定の行線および列線の
選択のために多くの入力ピンを必要とし、それがＩＣチ
ップ面積の増大、ＩＣパッケージの大型化を招き、ひい
てはＩＣコストの増大につながる、という問題点がある
。
選択のために多くの入力ピンを必要とし、それがＩＣチ
ップ面積の増大、ＩＣパッケージの大型化を招き、ひい
てはＩＣコストの増大につながる、という問題点がある
。
本発明は、上記のような従来構造の欠点を克服し、着る
しく少ない入力ピンで所望のスイッチ素子を選択できる
回路を提供するものである。
しく少ない入力ピンで所望のスイッチ素子を選択できる
回路を提供するものである。
本発明は、前記特願昭５８−１５７７１８で示されたＩ
Ｃ構成法を改良したもので、スイッチマトリクス内の所
望のスイッチ素子選択のためのアドレスデコーダをシフ
トレジスタ化することを生な特徴とする。
Ｃ構成法を改良したもので、スイッチマトリクス内の所
望のスイッチ素子選択のためのアドレスデコーダをシフ
トレジスタ化することを生な特徴とする。
本発明によれば、スイッチ素子状態設定のために必要な
信号端子は、最低３信号のみでよい。そのうち２つは所
望のスイッチ素子を選択するものであり、残り１つは書
き込み信号である。また、デコーダ回路は不要になる。
信号端子は、最低３信号のみでよい。そのうち２つは所
望のスイッチ素子を選択するものであり、残り１つは書
き込み信号である。また、デコーダ回路は不要になる。
たとえば、前記１００万個のスイッチ素子が１０００行
１０００列のマトリクス状に並んでいる場合、アドレス
信号線は２０本必要になるが、本発明によれば、大幅に
削減できる。
１０００列のマトリクス状に並んでいる場合、アドレス
信号線は２０本必要になるが、本発明によれば、大幅に
削減できる。
シフトクロックをｌ Ｑ ＭＨｚ とした場合、スイッ
チ素子選択データ（１０００ビツト×２）をシフトイン
するのに必要な時間は２００μ秒であり、スイッチ素子
をプログラムするのに要する時間（ｚ数ｍ秒）と比べて
小さいため、誓き込み時間が著しく長くなることはない
。
チ素子選択データ（１０００ビツト×２）をシフトイン
するのに必要な時間は２００μ秒であり、スイッチ素子
をプログラムするのに要する時間（ｚ数ｍ秒）と比べて
小さいため、誓き込み時間が著しく長くなることはない
。
さらに、同一列線上または同一行線上で２つ以上のスイ
ッチ素子に書き込む場合には、スイッチ素子選択データ
中で、対応する２つ以上のヒツトを同時に活性化して与
えることにより、同時に書き込むことができる。
ッチ素子に書き込む場合には、スイッチ素子選択データ
中で、対応する２つ以上のヒツトを同時に活性化して与
えることにより、同時に書き込むことができる。
「発明の実施例〕
以下、本発明の実施例を図面を用いて詳述する。
先ず、レイアウトを第１図（ａ）を利用して説明する。
即ち、Ｓｌ ウェハーの一辺に回路ブロック１１ａ。
１１ｂ、・・・・・・ｔｉｌｌが作り込まれており、各
回路ブロックは、４インプツトＮＡＮＤゲート等、論理
機能素子の１つ以上により構成されている。この論理機
能素子はＣＭＯ８構成を為し、専用ＩＣ即ち標準セル方
式における手書きの標準セル或いは配線済のゲートアレ
イである。複雑な論理機能素子は標準セル方式により標
準セルを相互配線により組み合わせて形成してもよい。
回路ブロックは、４インプツトＮＡＮＤゲート等、論理
機能素子の１つ以上により構成されている。この論理機
能素子はＣＭＯ８構成を為し、専用ＩＣ即ち標準セル方
式における手書きの標準セル或いは配線済のゲートアレ
イである。複雑な論理機能素子は標準セル方式により標
準セルを相互配線により組み合わせて形成してもよい。
回路ブロックの構成は次の通りである。
■ ４インプツトＮＡＮＤゲートを２つもつブロック
・・・ ・・・ １５イ固■ ２
インプツトＮＡＮＤゲートを４つもつブロック
・・・・・・ １４イ向■ ８インプツトＮｋＮ
ｉ）ゲートを１つもつブロック
・
・・ ・・・ １１向１４ノ４つのインバータをも
つブロック・・・１００個（５）８ビツトレジスタのブ
ロック ・・・・・・１９個■ ２つのＤタイプフリ
ップフロップをもつブロック
・・・・・・１９個（７） ４インプツトのＡＮＤ
ゲートを２つもつブロック
・・
・ ・・・ １７個■ ２対１データセレクタを４つも
つブロック・・・・・・１３個 ■ ４ビツトバイナリカウンタを２つもつブロック
・・・ ・・・ １１ 個０２−
４ラインデコーダを２つもつブロック・・・・・・ ７
個 ■ ３−８ラインデコーダをもつブロック・・・３個０
４−１セレクタを２つもつブロック・・・・・・５個θ
８−１セレクタをもつブロック ・−・・・・４個
０８ビット直列人カー並列出力シフトレジスタをもつブ
ロック ・・・・・・３個［相］
８ビット並列入カー直列出力シフトレジスタをもつブロ
ック ° ・・・・・・３個［相］ ８
ビット直列人カー直列出力シフトレジスタをもつブロッ
ク ・・・・・・ ２個０ 単安定マ
ルチバイブレータを２つもつブロック
・・・ ・・・ ４個。
・・・ ・・・ １５イ固■ ２
インプツトＮＡＮＤゲートを４つもつブロック
・・・・・・ １４イ向■ ８インプツトＮｋＮ
ｉ）ゲートを１つもつブロック
・
・・ ・・・ １１向１４ノ４つのインバータをも
つブロック・・・１００個（５）８ビツトレジスタのブ
ロック ・・・・・・１９個■ ２つのＤタイプフリ
ップフロップをもつブロック
・・・・・・１９個（７） ４インプツトのＡＮＤ
ゲートを２つもつブロック
・・
・ ・・・ １７個■ ２対１データセレクタを４つも
つブロック・・・・・・１３個 ■ ４ビツトバイナリカウンタを２つもつブロック
・・・ ・・・ １１ 個０２−
４ラインデコーダを２つもつブロック・・・・・・ ７
個 ■ ３−８ラインデコーダをもつブロック・・・３個０
４−１セレクタを２つもつブロック・・・・・・５個θ
８−１セレクタをもつブロック ・−・・・・４個
０８ビット直列人カー並列出力シフトレジスタをもつブ
ロック ・・・・・・３個［相］
８ビット並列入カー直列出力シフトレジスタをもつブロ
ック ° ・・・・・・３個［相］ ８
ビット直列人カー直列出力シフトレジスタをもつブロッ
ク ・・・・・・ ２個０ 単安定マ
ルチバイブレータを２つもつブロック
・・・ ・・・ ４個。
＠ ２インプツトＯＲゲートを４つもつブロック・・・
・・・ ４個 ｏ ２インプツトＮＯ几ゲートを４つもつブロック・・
・・・・ ３個 ［相］ ＡＮＤ−ＯＲインバータを２つもつブロック・
・・・・・ ３個 ｏ ６４ビットＲＡＭのブロック ・・・・・・
３個［相］ ２インプットＥＸＣＬＵＳＩＶＥ−０１ｒ
’−トを４つもつブロック ・・・・
・・ ２個０４ビツトコンパレータのブロック・・・・
・・ ３個ＯＪ−にフリップフロップを２つもつブロッ
ク・・・・・・ ４個 ［相］ ９ビツトの偶／奇パリティジェネレータ／チェ
ッカのブロック ・・・・・・ ３個＠
４ビツトバイナリ全加算器のブロック・・・２個＠
２インプツトマルチプレクサを４つもつブロック
・・・・・・ ５個［相］ Ｓ−
Ｂラッチを４つもつブロック・・・・・・ ２個＠ＡＬ
Ｕのブロック ・・・・・・ １個０８
ビツトアドレサプルラツチのブロック・・・・−１個 ［相］ ルックアヘッドキャリジエネレータのブロック
・・・・・・ １ 個即ち、
２７４個のＭ８Ｉからなる回路ブロックが備えられ、１
ｍのチップからあらゆる機能のＬＳＩを作ることができ
るようにされている。そして各回路ブロックの平均入力
数は８、出力数は４である。
・・・ ４個 ｏ ２インプツトＮＯ几ゲートを４つもつブロック・・
・・・・ ３個 ［相］ ＡＮＤ−ＯＲインバータを２つもつブロック・
・・・・・ ３個 ｏ ６４ビットＲＡＭのブロック ・・・・・・
３個［相］ ２インプットＥＸＣＬＵＳＩＶＥ−０１ｒ
’−トを４つもつブロック ・・・・
・・ ２個０４ビツトコンパレータのブロック・・・・
・・ ３個ＯＪ−にフリップフロップを２つもつブロッ
ク・・・・・・ ４個 ［相］ ９ビツトの偶／奇パリティジェネレータ／チェ
ッカのブロック ・・・・・・ ３個＠
４ビツトバイナリ全加算器のブロック・・・２個＠
２インプツトマルチプレクサを４つもつブロック
・・・・・・ ５個［相］ Ｓ−
Ｂラッチを４つもつブロック・・・・・・ ２個＠ＡＬ
Ｕのブロック ・・・・・・ １個０８
ビツトアドレサプルラツチのブロック・・・・−１個 ［相］ ルックアヘッドキャリジエネレータのブロック
・・・・・・ １ 個即ち、
２７４個のＭ８Ｉからなる回路ブロックが備えられ、１
ｍのチップからあらゆる機能のＬＳＩを作ることができ
るようにされている。そして各回路ブロックの平均入力
数は８、出力数は４である。
論理機能素子の入力部、出力部は、回路ブロックの入力
部、出力部を為している訳であるが、その出力部には出
力バッファが夫々設けられている（図示しない）。そし
て出力部はＴ字状の信号出力用配［１３、入力部はこれ
と交わる信号入力用配線１４に夫々接続されている。そ
して、その交点にはスイッチ素子１２が設けられている
。
部、出力部を為している訳であるが、その出力部には出
力バッファが夫々設けられている（図示しない）。そし
て出力部はＴ字状の信号出力用配［１３、入力部はこれ
と交わる信号入力用配線１４に夫々接続されている。そ
して、その交点にはスイッチ素子１２が設けられている
。
従−）て、入出力部間の結線は基本的に１スイツチで済
み、１つの電流バスに伴なう等車位置線長は第１図から
判る様に、チップの辺の長さをＬとして平均２．５１に
押えられ時定数による遅れが防止されている。
み、１つの電流バスに伴なう等車位置線長は第１図から
判る様に、チップの辺の長さをＬとして平均２．５１に
押えられ時定数による遅れが防止されている。
図中１２はプログラマブルなスイッチ素子テ、行線σ９
、列線αθの両方が活性化された交点の素子が選択され
、ＯＮ状態が書き込まれるっ１７はこれら行線・列線の
状態を足めるレジスタで、データ入出力端子とシフトク
ロック端子を持ち、シフトクロック１９で動作するシフ
トレジスタを構成している。
、列線αθの両方が活性化された交点の素子が選択され
、ＯＮ状態が書き込まれるっ１７はこれら行線・列線の
状態を足めるレジスタで、データ入出力端子とシフトク
ロック端子を持ち、シフトクロック１９で動作するシフ
トレジスタを構成している。
所望のスイッチ素子の位置する行線・列線に対応するレ
ジスタの位置に活性化された論理値を配したスイッチ素
子選択データ列をあらかじめ作成しておく。そして、そ
れをシフトイン端子１８からシフトクロック１９により
順次シフトしながら送り込むことにより、所望のスイッ
チ素子を選択してＯＮ状態を書き込む。
ジスタの位置に活性化された論理値を配したスイッチ素
子選択データ列をあらかじめ作成しておく。そして、そ
れをシフトイン端子１８からシフトクロック１９により
順次シフトしながら送り込むことにより、所望のスイッ
チ素子を選択してＯＮ状態を書き込む。
＝１図（ｂｌはスイッチ素子の例である。これはＥ２Ｐ
）ＬＯＭｇ成のＮチャンネルＭＯ８ＦＥＴで、ソース（
Ｓ）、ドレイン（旬間のチャンネル領域上にフローティ
ングゲー１−（１４”Ｇ）が設けられ、この上にＦＧと
容量結合して制御ゲー１− ＣＧ、 、 ＣＧ、が設け
られている。ＣＧ、、ＣＧ２は行線２列線に対応する。
）ＬＯＭｇ成のＮチャンネルＭＯ８ＦＥＴで、ソース（
Ｓ）、ドレイン（旬間のチャンネル領域上にフローティ
ングゲー１−（１４”Ｇ）が設けられ、この上にＦＧと
容量結合して制御ゲー１− ＣＧ、 、 ＣＧ、が設け
られている。ＣＧ、、ＣＧ２は行線２列線に対応する。
また、ＦＱはトンネル絶縁膜を介して書込み電極（ＥＧ
）と対向している。従ってＣＧ、 ＝（：’Ｑ、＝正の
高’ＩＥＥＥＥｕ＝ｏ ｖ テ電子が注入サレ、ＣＧ、
＝ ＣＧ、 ＝ ＯＶ。
）と対向している。従ってＣＧ、 ＝（：’Ｑ、＝正の
高’ＩＥＥＥＥｕ＝ｏ ｖ テ電子が注入サレ、ＣＧ、
＝ ＣＧ、 ＝ ＯＶ。
ｇＱ＝＝正の萬寛圧で電子がＦＧから抜ける。ＥＧは全
セル共通である。
セル共通である。
従って、シフトレジスタ１７と行線１５及び／又は列線
１６群との間に夫々スイッチ（ＭＯ８１’″ＥＴ）を設
けておき、シフトレジスタに情報を送り込んだ後、この
スイッチをＯＮさせ、行線２列線にＯＶ、２０Ｖのパタ
ーンを送り込む事によりスイッチのプログラムができる
。
１６群との間に夫々スイッチ（ＭＯ８１’″ＥＴ）を設
けておき、シフトレジスタに情報を送り込んだ後、この
スイッチをＯＮさせ、行線２列線にＯＶ、２０Ｖのパタ
ーンを送り込む事によりスイッチのプログラムができる
。
例えばスイッチマトリクスに対し書き込み（電子を注入
）を行なう場合、１つのスイッチ単位、又は行或いは列
単位で書込みを行なう。１つのスイッチ単位で行なうと
きは、ａｕ＝ｏＶ （全セル）としておき、シフトレジ
スタ１７と行線１５及び／又は列線１６群との間に夫々
設けた全スイッチ（以下ＳＷと吾う）をＯＦＦシ次いで
所望の交点に対応するＸ（行）及びＹ（列）シフトレジ
スタの出力をＨｉｇｈ 、他をＬｏｗにセットし、他の
出力はＬＯＷにする。次に全ＳＷをＯＮすればそのスイ
ッチに書き込みが行なえる。以下、書込むべきスイッチ
単位で同様な操作を繰り返す。書込みを列線又は行線単
位で行なう事もできる。即ち、回路ブロックに隣接する
スイッチ列から順に書込みを行なう場合、先ず行及び／
又は列線群に設けた全ＳＷをＯＦＦとし、次いで回路ブ
ロックに隣接する列線に対応するＸシフトレジスタの出
力をＨｉｇｈ、他をＬｏｗ １又Ｙシフトレジスタにつ
いてはＯＮとすべきスイッチに対応する出力をＨｉｇｈ
、他をＬｏｗとする。そして全ＳＷをＯＮするとこれに
より、前記列スイッチがプログラムされる。以下この隣
りの列に書き込みをする場合も同様に操作する。
）を行なう場合、１つのスイッチ単位、又は行或いは列
単位で書込みを行なう。１つのスイッチ単位で行なうと
きは、ａｕ＝ｏＶ （全セル）としておき、シフトレジ
スタ１７と行線１５及び／又は列線１６群との間に夫々
設けた全スイッチ（以下ＳＷと吾う）をＯＦＦシ次いで
所望の交点に対応するＸ（行）及びＹ（列）シフトレジ
スタの出力をＨｉｇｈ 、他をＬｏｗにセットし、他の
出力はＬＯＷにする。次に全ＳＷをＯＮすればそのスイ
ッチに書き込みが行なえる。以下、書込むべきスイッチ
単位で同様な操作を繰り返す。書込みを列線又は行線単
位で行なう事もできる。即ち、回路ブロックに隣接する
スイッチ列から順に書込みを行なう場合、先ず行及び／
又は列線群に設けた全ＳＷをＯＦＦとし、次いで回路ブ
ロックに隣接する列線に対応するＸシフトレジスタの出
力をＨｉｇｈ、他をＬｏｗ １又Ｙシフトレジスタにつ
いてはＯＮとすべきスイッチに対応する出力をＨｉｇｈ
、他をＬｏｗとする。そして全ＳＷをＯＮするとこれに
より、前記列スイッチがプログラムされる。以下この隣
りの列に書き込みをする場合も同様に操作する。
また、既に書き込まれたスイッチ列に対しては、以後の
審込みサイクルにおいては対応する列線上のＸシフトレ
ジスタの出力をＬｏｗとする。
審込みサイクルにおいては対応する列線上のＸシフトレ
ジスタの出力をＬｏｗとする。
以上の例は電子を注入するモードを書込みとしたが、電
子を消去するモードを曹込みとする場合も同様である。
子を消去するモードを曹込みとする場合も同様である。
その場合は夫々の操作電位は逆にする。
また、以上の例において書き込み前に全スイッチアレイ
に対して、書込みが電子注入で行なわれる場合はＣＧ、
＝ ＣＧ、＝ Ｑ Ｖ 、 ＥＧ ＝ Ｈｉｇｈ 、放
出で行なわれる場合はＣＧ、＝ ＣＯ３−Ｈｉｇｈ 、
Ｅ Ｇ ＝ Ｌｏｗとして書込みとは逆の操作を行な
っておいてもよい。
に対して、書込みが電子注入で行なわれる場合はＣＧ、
＝ ＣＧ、＝ Ｑ Ｖ 、 ＥＧ ＝ Ｈｉｇｈ 、放
出で行なわれる場合はＣＧ、＝ ＣＯ３−Ｈｉｇｈ 、
Ｅ Ｇ ＝ Ｌｏｗとして書込みとは逆の操作を行な
っておいてもよい。
尚、格別にスイッチ（ＳＷ）を設けなくとも、シフトレ
ジスタに情報をセットした後、Ｑ出力を書込みの閾値以
上に持ち上げる様にしてもよい。
ジスタに情報をセットした後、Ｑ出力を書込みの閾値以
上に持ち上げる様にしてもよい。
尚、上記実施例ではプログラムするスイッチ素子として
Ｅ２ＦＲＯＭを用いたが、ダイオード破壊やヒユーズを
用いたスイッチ素子にも適用できる。
Ｅ２ＦＲＯＭを用いたが、ダイオード破壊やヒユーズを
用いたスイッチ素子にも適用できる。
第１図（ａｌはこの発明によるスイッチ素子選択回路を
示す平面図、第１図（ｂ）はスイッチ素子の等価回路図
、第２図はスイッチ素子選択回路の比較例を示す平面図
である。 図において、 １１ａ＋１１ｂ、−−・−・−、ＩＩＮ ：回路ブロッ
ク、１２：スイッチ素子、１５：行線、１６：タ１］線
、１７：レジスタ、１７：シフトクロック、１８：シフ
トイン端子、２１：アトルスデコータ゛、２２ニアドレ
ス線。 代理人 弁理士 則 近 憲 佑（（ヨ力）１名）第
１ 図（ａ） 第 １ 図（ｂ）
示す平面図、第１図（ｂ）はスイッチ素子の等価回路図
、第２図はスイッチ素子選択回路の比較例を示す平面図
である。 図において、 １１ａ＋１１ｂ、−−・−・−、ＩＩＮ ：回路ブロッ
ク、１２：スイッチ素子、１５：行線、１６：タ１］線
、１７：レジスタ、１７：シフトクロック、１８：シフ
トイン端子、２１：アトルスデコータ゛、２２ニアドレ
ス線。 代理人 弁理士 則 近 憲 佑（（ヨ力）１名）第
１ 図（ａ） 第 １ 図（ｂ）
Claims (1)
- 基板に作り込まれた、それ自体論理機能を有し、かつ信
号の入力部及び信号の出力部を有する複数の回路ブロッ
クと、この複数の回路ブロックからなる回路ブロック領
域に隣接し、前記基板上に形成された配線領域とを備え
、前記回路ブロック領域は複数種の論理機能素子の集合
から構成され、前記配線領域は互いに交わる信号入力用
配線群及び信号出力用配線群から構成され、前記信号入
力用配線群は各回路ブロックの信号入力部に夫々接続さ
れ、前記信号出力用配線群は各回路ブロックの信号の出
力部に夫々接続され、かつこれら接続はその回路ブロッ
クが隣接する前記配線領域において行なわれ、前記信号
入力用配線群と前記信号出力用配線群との交差部には夫
々スイッチ素子が設けられ、このスイッチ素子のＯＮ、
ＯＦＦ状態を制御することにより各回路ブロック間の信
号の入出力関係が決定され所望の集積回路が構築される
事を特徴とする半導体集積回路であつて、スイッチ素子
のＯＮ、ＯＦＦ状態を書き込むために所望のスイッチ素
子を選択する手段として、スイッチマトリクスの行線お
よび列線上にそれぞれ設けられたシフトレジスタに情報
を設定することで特定の行線および列線を活性化してそ
の交点のスイッチ素子を選択することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037518A JPS61198750A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037518A JPS61198750A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198750A true JPS61198750A (ja) | 1986-09-03 |
Family
ID=12499757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037518A Pending JPS61198750A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110967A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 半導体集積回路の製造方法 |
-
1985
- 1985-02-28 JP JP60037518A patent/JPS61198750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110967A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 半導体集積回路の製造方法 |
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