JPH02110967A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02110967A JPH02110967A JP63264730A JP26473088A JPH02110967A JP H02110967 A JPH02110967 A JP H02110967A JP 63264730 A JP63264730 A JP 63264730A JP 26473088 A JP26473088 A JP 26473088A JP H02110967 A JPH02110967 A JP H02110967A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
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- 239000000758 substrate Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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- 238000005530 etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に利用され、特に、
ゲートアレイ型の半導体集積回路の製造方法に関する。
ゲートアレイ型の半導体集積回路の製造方法に関する。
本発明は、半導体基板上にトランジスタを含む基本セル
を格子状に並べて形成し、この基本セルを用いて回路を
形成する半導体集積回路の製造方法にふいて、 前記基本セルの取出し電極がそれぞれ接続された第一配
線と、この第一配線と交差結線部においてそれぞれ接続
され前記第一配線と直交する第二配線とをあらかじめ形
成しておき、必要のない前記交差結線部を切断すること
により前記基本セルを組み合わせて所望の回路を形成す
ることにより、配線工程を簡単にしコストの低減を図っ
たものである。
を格子状に並べて形成し、この基本セルを用いて回路を
形成する半導体集積回路の製造方法にふいて、 前記基本セルの取出し電極がそれぞれ接続された第一配
線と、この第一配線と交差結線部においてそれぞれ接続
され前記第一配線と直交する第二配線とをあらかじめ形
成しておき、必要のない前記交差結線部を切断すること
により前記基本セルを組み合わせて所望の回路を形成す
ることにより、配線工程を簡単にしコストの低減を図っ
たものである。
従来、この種のゲートアレイ型の半導体集積回路の製造
方法は、例えば、シリコン基板上に、ＰチャネルＭＯ３
）ランジスタとＮチャネルＭＯＳトランジスタから構成
される基本セルを格子状に配置したものをマスターとし
、個々の品種に関しては、写真感光技術等を使ってＡ１
配線を形成し、前記トランジスタを結線して回路を形成
していた。
方法は、例えば、シリコン基板上に、ＰチャネルＭＯ３
）ランジスタとＮチャネルＭＯＳトランジスタから構成
される基本セルを格子状に配置したものをマスターとし
、個々の品種に関しては、写真感光技術等を使ってＡ１
配線を形成し、前記トランジスタを結線して回路を形成
していた。
前述した従来のゲートアレイ型の半導体集積回路の製造
方法は、個々の品種ごとに全Ａｌ配線を形成しなければ
ならないので、配線工程にかなりの時間を要し、また計
算機上の処理でも配線経路自体を扱うため、かなり大き
な情報量となり、コスト増となる欠点があった。
方法は、個々の品種ごとに全Ａｌ配線を形成しなければ
ならないので、配線工程にかなりの時間を要し、また計
算機上の処理でも配線経路自体を扱うため、かなり大き
な情報量となり、コスト増となる欠点があった。
本発明の目的は、前記の欠点を除去することにより、配
線工程が簡単で、コストを低減できる半導体集積回路の
製造方法を提供することにある。
線工程が簡単で、コストを低減できる半導体集積回路の
製造方法を提供することにある。
本発明は、半導体基板上に、トランジスタを含む基本セ
ルを格子状に並べて形成し、この基本セルを用いて回路
を形成する半導体集積回路の製造方法において、前記各
基本セルの取出し電極がそれぞれ接続された第一配線を
形成し、さらにこの第一配線と交差結線部においてそれ
ぞれ接続され前記第一配線と直交する第二配線を形成す
る工程と、前記交差結線部を切断することにより前記基
本セルを組み合わせて所定の回路を形成する工程とを含
むことを特徴とする。
ルを格子状に並べて形成し、この基本セルを用いて回路
を形成する半導体集積回路の製造方法において、前記各
基本セルの取出し電極がそれぞれ接続された第一配線を
形成し、さらにこの第一配線と交差結線部においてそれ
ぞれ接続され前記第一配線と直交する第二配線を形成す
る工程と、前記交差結線部を切断することにより前記基
本セルを組み合わせて所定の回路を形成する工程とを含
むことを特徴とする。
第一配線および第二配線は、ウェーハエ程においてあら
かじめ形成される。そして顧客の要求に応じて回路を形
成する場合には、必要のない前記第一配線と第二配線と
の接続をその交差接続部で切断することにより所望の回
路を形成する。
かじめ形成される。そして顧客の要求に応じて回路を形
成する場合には、必要のない前記第一配線と第二配線と
の接続をその交差接続部で切断することにより所望の回
路を形成する。
従って、前記第一および第二配線の形成は全面的に一様
に行われるので簡単であり、かつ、回路を形成するため
のいわゆる配線工程は、不必要な交差接続部における切
断だけで済むようになり、この切断も例えば、切断箇所
をコード化し、レーザビームを用いてこれをコンピュー
タによる自動制御で行うことができる。
に行われるので簡単であり、かつ、回路を形成するため
のいわゆる配線工程は、不必要な交差接続部における切
断だけで済むようになり、この切断も例えば、切断箇所
をコード化し、レーザビームを用いてこれをコンピュー
タによる自動制御で行うことができる。
これにより、配線工数を大幅に削減しコストの低減を図
ることが可能となる。
ることが可能となる。
以下、本発明の実施例を、ＣＭＯＳゲートアレイ型の半
導体集積回路の場合について、図面を参照して説明する
。
導体集積回路の場合について、図面を参照して説明する
。
第１図は本発明の一実施例の第一配線および第二配線形
成工程を示す説明図、第２図はその回路形成工程を示す
説明図、および第３図は第２図の回路の等価回路図であ
る。なお、第１図および第２図はウェーハ上面の要部を
回路図の形式で示したものである。
成工程を示す説明図、第２図はその回路形成工程を示す
説明図、および第３図は第２図の回路の等価回路図であ
る。なお、第１図および第２図はウェーハ上面の要部を
回路図の形式で示したものである。
本実施例は、半導体基板としてのシリコン基板１上に、
ＰチャネルＭＯ３）ランジスタ２とＮチャネルＭＯ３）
ランジスタ３とから構成される基本セル４を格子状に並
べて形成し、この基本セルを用いて回路を構成する半導
体集積回路の製造方法において、 第１図に示すように、各基本セル４の取出し電極がそれ
ぞれ接続された第一配線５を形成し、さらにこの第一配
線５と交差結線部７において接続され第一配線５と直交
する第二配線６を形成する工程と、第２図に示すように
、交差結線部７を切断することにより基本セル４を組み
合わせて所定の回路を形成する工程とを含んでいる。な
お、第１図において、ＶＤＤは電源配線およびＧＮＤは
接地配線である。
ＰチャネルＭＯ３）ランジスタ２とＮチャネルＭＯ３）
ランジスタ３とから構成される基本セル４を格子状に並
べて形成し、この基本セルを用いて回路を構成する半導
体集積回路の製造方法において、 第１図に示すように、各基本セル４の取出し電極がそれ
ぞれ接続された第一配線５を形成し、さらにこの第一配
線５と交差結線部７において接続され第一配線５と直交
する第二配線６を形成する工程と、第２図に示すように
、交差結線部７を切断することにより基本セル４を組み
合わせて所定の回路を形成する工程とを含んでいる。な
お、第１図において、ＶＤＤは電源配線およびＧＮＤは
接地配線である。
第１図に示す配線工程は、通常の技術を用いて例えばＡ
Ｉ配線が形成される。
Ｉ配線が形成される。
次に、第２図に示す回路形成工程について詳しく説明す
る。第２図は第３図に示す２人力ＮＯＲ回路を形成する
場合を示したものである。ＮＯＲ回路は第３図に示され
るように、２個のＰチャネルＭＯＳトランジスタ１と２
個のＮチャネルＭＯＳトランジスタ２とから構成される
。そこで第２図に示すように、基本セル４を１個取り出
し、第一配線５と第二配線６との交差結線部７で不必要
な箇所（図でＸ印で示した切断箇所）を、例えば、レー
ザ装置により切断することで所望の２人力ＮＯＲ回路が
形成される。なお、第２図および第３図において、ＩＩ
およびＩ２は人力、０は出力、ＮＣは非接続を表す。
る。第２図は第３図に示す２人力ＮＯＲ回路を形成する
場合を示したものである。ＮＯＲ回路は第３図に示され
るように、２個のＰチャネルＭＯＳトランジスタ１と２
個のＮチャネルＭＯＳトランジスタ２とから構成される
。そこで第２図に示すように、基本セル４を１個取り出
し、第一配線５と第二配線６との交差結線部７で不必要
な箇所（図でＸ印で示した切断箇所）を、例えば、レー
ザ装置により切断することで所望の２人力ＮＯＲ回路が
形成される。なお、第２図および第３図において、ＩＩ
およびＩ２は人力、０は出力、ＮＣは非接続を表す。
この交差結線部７における切断パターンは、第４図に示
すように六つに分類できる。そこで、各切断パターンご
とに、第４図に示すように切断コードを定めると、第２
図に示す２人力ＮＯＲ回路の場合の切断コードは次表に
示すように与えられる。そこでこの表に示す切断コード
を前記レーザ装置に与えることで、自動的に所望の切断
を行うことができる。
すように六つに分類できる。そこで、各切断パターンご
とに、第４図に示すように切断コードを定めると、第２
図に示す２人力ＮＯＲ回路の場合の切断コードは次表に
示すように与えられる。そこでこの表に示す切断コード
を前記レーザ装置に与えることで、自動的に所望の切断
を行うことができる。
（以下本頁余白）
表
切断コード
〔発明の効果〕
以上説明したように、本発明は、例えばＡＩ配線をあら
かじめマスタウェーハに作り込み、トランジスタや交差
する他のＡ１配線を結線しておき、各々の回路に対して
ＡＩ配線の交差結線部分を切断するだけで回路を形成で
きるので、配線工数を大幅に削減し、コストの低減を図
ることができる効果がある。
かじめマスタウェーハに作り込み、トランジスタや交差
する他のＡ１配線を結線しておき、各々の回路に対して
ＡＩ配線の交差結線部分を切断するだけで回路を形成で
きるので、配線工数を大幅に削減し、コストの低減を図
ることができる効果がある。
第１図は本発明の一実施例の第一および第二配線形成工
程を示す説明図。 第２図は本発明の一実施例の回路形成工程を示す説明図
。 第３図は第２図の回路の等価回路図。 第４図は切断パターンとそのコードを示す説明図。 １・・・シリコン基板、２・・・ＰチャネルＭＯＳトラ
ンジスタ、３・・・ＮチャネルＭＯ３）ランジスタ、４
・・・基本セル、５・・・第一配線、６・・・第二配線
、７・・・交差結線部、Ｇ Ｎ Ｄ・・・接地配線、Ｖ
ＤＤ・・・電源配線。 芙ワｇｉ ＜回塔杉へ工脛） 肩 ２ 口
程を示す説明図。 第２図は本発明の一実施例の回路形成工程を示す説明図
。 第３図は第２図の回路の等価回路図。 第４図は切断パターンとそのコードを示す説明図。 １・・・シリコン基板、２・・・ＰチャネルＭＯＳトラ
ンジスタ、３・・・ＮチャネルＭＯ３）ランジスタ、４
・・・基本セル、５・・・第一配線、６・・・第二配線
、７・・・交差結線部、Ｇ Ｎ Ｄ・・・接地配線、Ｖ
ＤＤ・・・電源配線。 芙ワｇｉ ＜回塔杉へ工脛） 肩 ２ 口
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、トランジスタを含む基本セルを格
子状に並べて形成し、この基本セルを用いて回路を形成
する半導体集積回路の製造方法において、 前記各基本セルの取出し電極がそれぞれ接続された第一
配線を形成し、さらにこの第一配線と交差結線部におい
てそれぞれ接続され前記第一配線と直交する第二配線を
形成する工程と、 前記交差結線部を切断することにより前記基本セルを組
み合わせて所定の回路を形成する工程とを含むことを特
徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264730A JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264730A JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110967A true JPH02110967A (ja) | 1990-04-24 |
| JP2745574B2 JP2745574B2 (ja) | 1998-04-28 |
Family
ID=17407377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264730A Expired - Lifetime JP2745574B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745574B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135943A (en) * | 1980-03-27 | 1981-10-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS61198752A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPS61198750A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPS63254743A (ja) * | 1987-04-10 | 1988-10-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1988
- 1988-10-19 JP JP63264730A patent/JP2745574B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135943A (en) * | 1980-03-27 | 1981-10-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS61198752A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPS61198750A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
| JPS63254743A (ja) * | 1987-04-10 | 1988-10-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745574B2 (ja) | 1998-04-28 |
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