JPH04188750A - 半導体集積回路製造方法 - Google Patents
半導体集積回路製造方法Info
- Publication number
- JPH04188750A JPH04188750A JP2315895A JP31589590A JPH04188750A JP H04188750 A JPH04188750 A JP H04188750A JP 2315895 A JP2315895 A JP 2315895A JP 31589590 A JP31589590 A JP 31589590A JP H04188750 A JPH04188750 A JP H04188750A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- symbolic
- cells
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 abstract description 15
- 238000013461 design Methods 0.000 abstract description 8
- 238000011161 development Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路製造方法に関する。
（従来の技術）
現在ＬＳＩの設計方法には大きく分けて３つの種類があ
る。まず、半導体基板上にトランジスタ等の素子の配置
から配線まで、総てをその都度新たに行う方法がある。
る。まず、半導体基板上にトランジスタ等の素子の配置
から配線まで、総てをその都度新たに行う方法がある。
これは、フルカスタムと呼ばれ高性能で効率の良いチッ
プが小さく出来るという特徴がある。その半面、開発に
長い期間と手間がかかってしまうことが難点である。
プが小さく出来るという特徴がある。その半面、開発に
長い期間と手間がかかってしまうことが難点である。
これとは反対に、トランジスタ等の素子が半導体基板に
予めアレイ状に形成されたウェハとして既に準備されて
おり、これらの間の配線のみを用途に応じて決める方法
もある。これは、ゲートアレイと呼ばれ、夫々の機能を
実現するのに必要なブロック（セル）をこのアレイで構
成する為の配線は予め設計されており、ライブラリとし
て用意されている。設計者はライブラリを参照しつつ適
宜セルを組み合わせ、これらのセル間の接続配線設計を
行い、その上で実際の配線の焼き付けを行えば所望のチ
ップが得られるのである。従って、開発期間は極めて短
い。
予めアレイ状に形成されたウェハとして既に準備されて
おり、これらの間の配線のみを用途に応じて決める方法
もある。これは、ゲートアレイと呼ばれ、夫々の機能を
実現するのに必要なブロック（セル）をこのアレイで構
成する為の配線は予め設計されており、ライブラリとし
て用意されている。設計者はライブラリを参照しつつ適
宜セルを組み合わせ、これらのセル間の接続配線設計を
行い、その上で実際の配線の焼き付けを行えば所望のチ
ップが得られるのである。従って、開発期間は極めて短
い。
この二つの方法の中間に位置するのは、スタンダードセ
ルである。この場合、一つのセル内での素子の形状配列
及びそれら間の配線はセル毎に最適に設計されており、
やはり設計者は、セルの組み合わせとそれらの間の配線
を行うので、フルカスタムよりは開発期間は短い。ただ
し、半導体基板上のセル配列はＬＳＩ毎に違ってしまう
のでウェハの作成から行わなければならず、ゲートアレ
イよりは完成までの時間がより多くかかる。しかし、手
頃で汎用性のある方法として多用されている。
ルである。この場合、一つのセル内での素子の形状配列
及びそれら間の配線はセル毎に最適に設計されており、
やはり設計者は、セルの組み合わせとそれらの間の配線
を行うので、フルカスタムよりは開発期間は短い。ただ
し、半導体基板上のセル配列はＬＳＩ毎に違ってしまう
のでウェハの作成から行わなければならず、ゲートアレ
イよりは完成までの時間がより多くかかる。しかし、手
頃で汎用性のある方法として多用されている。
近年、これらの方式を組み合わせて用いることが行われ
る様になってきた。例えば、同一チップでも、その一部
分はフルカスタムで作成し、残りの部分はスタンダード
セルで作成するといったものである。この様な方法は、
夫々の利点を生かせるという点で大変効果的である。
る様になってきた。例えば、同一チップでも、その一部
分はフルカスタムで作成し、残りの部分はスタンダード
セルで作成するといったものである。この様な方法は、
夫々の利点を生かせるという点で大変効果的である。
（発明か解決しようとする課題）
従来のスタンダードセルは、チップ全体をスタンダード
セルて構成する場合を想定して設計が為されていた。例
えば、一つのスタンダードセルにかかる負荷ｆａｎ−ｉ
ｎ、 ｒａｎ−ｏｕｔの大小によって変化するが、色々
な組み合わせで使用される為、各セルの出力ドライバー
のディメンジョンはチップ全体にスタンダードセルを配
することを考慮して大きめに取られていた。即ち、多く
の場合設計されたＬＳＩの大部分の構成トランジスタの
ゲート長は必要以上のディメンジョンを持っていた。こ
のことは、スタンダードセルの設計の容易さを考えれば
、やむおえないことであるが、チップの一部にスタンダ
ードセルを用いる場合は大変不合理なことである。例え
ば、１チツプの半分にのみスタンダードセルを用い、そ
の配線長は最大でもチップ全体にスタンダードセルを構
成した場合の１／２だとすれば、負荷もやはり１／２程
度であろう。つまり、この場合スタンダードセルは完全
に過剰品質である。このことは、サイズの異なるチップ
にスタンダードセルを用いる場合でも同様である。
セルて構成する場合を想定して設計が為されていた。例
えば、一つのスタンダードセルにかかる負荷ｆａｎ−ｉ
ｎ、 ｒａｎ−ｏｕｔの大小によって変化するが、色々
な組み合わせで使用される為、各セルの出力ドライバー
のディメンジョンはチップ全体にスタンダードセルを配
することを考慮して大きめに取られていた。即ち、多く
の場合設計されたＬＳＩの大部分の構成トランジスタの
ゲート長は必要以上のディメンジョンを持っていた。こ
のことは、スタンダードセルの設計の容易さを考えれば
、やむおえないことであるが、チップの一部にスタンダ
ードセルを用いる場合は大変不合理なことである。例え
ば、１チツプの半分にのみスタンダードセルを用い、そ
の配線長は最大でもチップ全体にスタンダードセルを構
成した場合の１／２だとすれば、負荷もやはり１／２程
度であろう。つまり、この場合スタンダードセルは完全
に過剰品質である。このことは、サイズの異なるチップ
にスタンダードセルを用いる場合でも同様である。
［発明の構成］
（課題を解決するための手段）
最近、スタンダードセル方式を発展させた、新しい設計
方法としてシンボリックセル方式か提案された。シンボ
リックセルとは、マスクレイアウトを記号的に表現した
もので、トランジスタ、フンタクト、端子等のシンボル
をステックと呼ぶ幅の無いワイヤで接続したものである
。シンボリックセルは、スティック図という形で登録さ
れており、その構成要素はＮチャンネルＦＥＴ、Ｐチャ
ンネルＦＥＴ５Ｎチャンネル拡散層ワイヤ、Ｐチャンネ
ル拡散層ワイヤ、電源線、コンタクト、ビア等からなっ
ている。これらシンボルやワイヤの相対位置は、マスク
レイアウトに於ける相対位置に対応している。第１図に
２人力ＮＡＮＤのシンボル、スティック図を、第２図に
そこから生成した実際のパターンを示す。スティック図
は計算機で処理されるデータであり、このデータはマス
ク、レイアウト、パターンに変換される。このシンボリ
ックセルの特徴としては、スティック図を計算機で処理
する場合、一つのセルの大きさもその用いがたに応じて
変化しえるという点がある。
方法としてシンボリックセル方式か提案された。シンボ
リックセルとは、マスクレイアウトを記号的に表現した
もので、トランジスタ、フンタクト、端子等のシンボル
をステックと呼ぶ幅の無いワイヤで接続したものである
。シンボリックセルは、スティック図という形で登録さ
れており、その構成要素はＮチャンネルＦＥＴ、Ｐチャ
ンネルＦＥＴ５Ｎチャンネル拡散層ワイヤ、Ｐチャンネ
ル拡散層ワイヤ、電源線、コンタクト、ビア等からなっ
ている。これらシンボルやワイヤの相対位置は、マスク
レイアウトに於ける相対位置に対応している。第１図に
２人力ＮＡＮＤのシンボル、スティック図を、第２図に
そこから生成した実際のパターンを示す。スティック図
は計算機で処理されるデータであり、このデータはマス
ク、レイアウト、パターンに変換される。このシンボリ
ックセルの特徴としては、スティック図を計算機で処理
する場合、一つのセルの大きさもその用いがたに応じて
変化しえるという点がある。
隣接するセルで共通に用いることが出来れば、共通とし
その文セルの大きさを押さえることが行われる。又、ス
タンダードセルの様に一列に真っすぐに揃わなくてもよ
く、自動的に効率の良い配置が為される。更に、本発明
に関連して、トランジスタのディメンジョンをパラメー
タで指定し、適宜具なる大きさのトランジスタを形成す
ることがである。即ち、本発明の半導体集積回路製造方
法は、スタンダードセルを用いて半導体基板上の素子の
配置配線を行う工程と、前記スタンダードセルをシンボ
リックセルに置き換える工程と、前記シンボリックセル
に含まれるトランジスタのディメンジョンを変更する工
程と、隣接するトランジスタのコンタクト、ビア、配線
の共有化とトランジスタ内の配線経路の最短化とトラン
ジスタ構成面積が最小になる様にコンタクト、ビア、配
線のスライデングの変更工程と前記トランジスタのディ
メンジョン変更が行われたシンボリックセルの配置配線
に従ってマスクパターンを形成する工程と、このマスク
パターンを用いて半導体基板上に半導体素子の形成及び
それら間の配線を行う工程とからなっている。
その文セルの大きさを押さえることが行われる。又、ス
タンダードセルの様に一列に真っすぐに揃わなくてもよ
く、自動的に効率の良い配置が為される。更に、本発明
に関連して、トランジスタのディメンジョンをパラメー
タで指定し、適宜具なる大きさのトランジスタを形成す
ることがである。即ち、本発明の半導体集積回路製造方
法は、スタンダードセルを用いて半導体基板上の素子の
配置配線を行う工程と、前記スタンダードセルをシンボ
リックセルに置き換える工程と、前記シンボリックセル
に含まれるトランジスタのディメンジョンを変更する工
程と、隣接するトランジスタのコンタクト、ビア、配線
の共有化とトランジスタ内の配線経路の最短化とトラン
ジスタ構成面積が最小になる様にコンタクト、ビア、配
線のスライデングの変更工程と前記トランジスタのディ
メンジョン変更が行われたシンボリックセルの配置配線
に従ってマスクパターンを形成する工程と、このマスク
パターンを用いて半導体基板上に半導体素子の形成及び
それら間の配線を行う工程とからなっている。
（実施例）
第３図は、本発明による集積回路設計方法の実施例を示
すフローチャートである。先ず、ＥＷＳ （Ｅｎｇｉｎ
ｅｅｒｉｎｇ Ｗｏｒｋｓｔａｔｉｏｎ ）によって、
回路図を作成する（ステップ１）。この回路図の例を第
４図に示す。次に、この回路図に基づいて回路記述ネッ
トを作成する（ステップ３）。この回路記述ネットはセ
ル間の配線接続情報である。第５図に第４図の回路図に
対する回路記述ネットの例を示す。次に、ｒｏｕｔｅｒ
（自動配線ツール）にてセルの配置配線を行う（ステ
ップ５）。ここまでは、従来のスタンダードセル方式と
同じである。次に、このスタンダードセルの夫々をシン
ボリックセルに置き換える（ステップ７）。この処理は
、スタンダードセルとシンボリックセルに一対一に対応
しているので容易に為しえる。その上で、トランジスタ
のディメンジョンをシンボリックセルと用いる面積に応
じて指定する（ステップ９）。セル配置かチップの一部
に用いた多くの場合、スタンダードセルのものの１／３
〜１／４程度のディメンジョンでよくなっている。最後
に、この新しいディメンジョンに従って縮小されたマス
クパターンを発生させる（ステップ１］）。第６図、第
７図に、ディメンション変更前と後のパターンの例を示
す。ここでは、Ｐチャンネル幅を８５ミクロンから３０
ミクロンに、Ｎチャンネル幅を６２ミクロンから２０ミ
クロンに狭めた場合である。この後の処理は、このパタ
ーンによって作成した実際のマスクを用いて従来のＬＳ
Ｉ製造方法に従って行われる。
すフローチャートである。先ず、ＥＷＳ （Ｅｎｇｉｎ
ｅｅｒｉｎｇ Ｗｏｒｋｓｔａｔｉｏｎ ）によって、
回路図を作成する（ステップ１）。この回路図の例を第
４図に示す。次に、この回路図に基づいて回路記述ネッ
トを作成する（ステップ３）。この回路記述ネットはセ
ル間の配線接続情報である。第５図に第４図の回路図に
対する回路記述ネットの例を示す。次に、ｒｏｕｔｅｒ
（自動配線ツール）にてセルの配置配線を行う（ステ
ップ５）。ここまでは、従来のスタンダードセル方式と
同じである。次に、このスタンダードセルの夫々をシン
ボリックセルに置き換える（ステップ７）。この処理は
、スタンダードセルとシンボリックセルに一対一に対応
しているので容易に為しえる。その上で、トランジスタ
のディメンジョンをシンボリックセルと用いる面積に応
じて指定する（ステップ９）。セル配置かチップの一部
に用いた多くの場合、スタンダードセルのものの１／３
〜１／４程度のディメンジョンでよくなっている。最後
に、この新しいディメンジョンに従って縮小されたマス
クパターンを発生させる（ステップ１］）。第６図、第
７図に、ディメンション変更前と後のパターンの例を示
す。ここでは、Ｐチャンネル幅を８５ミクロンから３０
ミクロンに、Ｎチャンネル幅を６２ミクロンから２０ミ
クロンに狭めた場合である。この後の処理は、このパタ
ーンによって作成した実際のマスクを用いて従来のＬＳ
Ｉ製造方法に従って行われる。
以上、好ましい実施例について説明したか、本発明には
多くの変形例やその他の実施例かあることは言うまでも
ない。
多くの変形例やその他の実施例かあることは言うまでも
ない。
［発明の効果〕
以上の様に本発明によれば、従来のスタンダードセル方
式と同等の労力と時間で、マニュアル設計に近い集積度
を持ったＬＳＩが設計できる。
式と同等の労力と時間で、マニュアル設計に近い集積度
を持ったＬＳＩが設計できる。
第１図は、シンボリックスティック図の例である。
第２図は、第１図のシンボリックスティック図に対応す
るパターンを示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法で使用する回路図と対応する回路記述ネットを示
す。 第６図及び第７図は、トランジスタのディメンジョンの
変更前後のパターンを示す図である。 第８図は隣接するトランジスタで共有化出来る部分を共
有化した例。
るパターンを示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法で使用する回路図と対応する回路記述ネットを示
す。 第６図及び第７図は、トランジスタのディメンジョンの
変更前後のパターンを示す図である。 第８図は隣接するトランジスタで共有化出来る部分を共
有化した例。
Claims (1)
- スタンダードセルを用いて半導体基板上の素子の配置配
線を行う工程と、前記スタンダードセルをシンボリック
セルに置き換える工程と、前記シンボリックセルに含ま
れるトランジスタのディメンジョンを変更する工程と、
隣接するトランジスタのコンタクト、ビア、配線の共有
化と、トランジスタ内の配線経路の最短化とトランジス
タ構成面積が最小になる様にコンタクト、ビア、配線の
スライデングの変更工程と前記トランジスタの変更が行
われたシンボリックセルの配置配線に従ってマスクパタ
ーンを形成する工程と、このマスクパターンを用いて半
導体基板上に半導体素子の形成及びそれら間の配線を行
う工程とからなる半導体集積回路製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315895A JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
| US07/795,533 US5369596A (en) | 1990-11-22 | 1991-11-21 | Semiconductor integrated circuit fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315895A JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188750A true JPH04188750A (ja) | 1992-07-07 |
| JP2509755B2 JP2509755B2 (ja) | 1996-06-26 |
Family
ID=18070899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315895A Expired - Fee Related JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5369596A (ja) |
| JP (1) | JP2509755B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3479538B2 (ja) * | 1991-12-26 | 2003-12-15 | テキサス インスツルメンツ インコーポレイテツド | 半導体集積回路を製作する方法 |
| JPH06102659A (ja) * | 1992-09-22 | 1994-04-15 | Toshiba Corp | マスク・レイアウト生成方法 |
| US5493510A (en) * | 1992-11-10 | 1996-02-20 | Kawasaki Steel Corporation | Method of and apparatus for placing blocks in semiconductor integrated circuit |
| US5483461A (en) * | 1993-06-10 | 1996-01-09 | Arcsys, Inc. | Routing algorithm method for standard-cell and gate-array integrated circuit design |
| US6363518B1 (en) * | 1993-11-04 | 2002-03-26 | Cadence Design Systems, Inc. | Automated positioning of relative instances along a given dimension |
| JP3139896B2 (ja) * | 1993-11-05 | 2001-03-05 | 株式会社東芝 | 半導体レイアウト方法 |
| JP3202490B2 (ja) * | 1994-07-22 | 2001-08-27 | 株式会社東芝 | 集積回路のレイアウト方法及び集積回路のレイアウト装置 |
| IL111708A (en) * | 1994-11-21 | 1998-03-10 | Chip Express Israel Ltd | Array mapping goes |
| US5537580A (en) * | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
| US5557534A (en) * | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
| US5689432A (en) * | 1995-01-17 | 1997-11-18 | Motorola, Inc. | Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method |
| US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
| US5987241A (en) * | 1997-01-09 | 1999-11-16 | Hewlett-Packard Company | Routing techniques to assure electrical integrity in datapath blocks |
| US5877964A (en) * | 1997-01-10 | 1999-03-02 | International Business Machines Corporation | Semiconductor device compensation system and method |
| US5936868A (en) * | 1997-03-06 | 1999-08-10 | Harris Corporation | Method for converting an integrated circuit design for an upgraded process |
| JP2000138292A (ja) * | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体 |
| JP3819186B2 (ja) * | 1999-09-22 | 2006-09-06 | 株式会社東芝 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
| US6467074B1 (en) | 2000-03-21 | 2002-10-15 | Ammocore Technology, Inc. | Integrated circuit architecture with standard blocks |
| JP4521088B2 (ja) * | 2000-03-27 | 2010-08-11 | 株式会社東芝 | 半導体装置 |
| DE10017767A1 (de) * | 2000-04-10 | 2001-10-18 | Infineon Technologies Ag | Verfahren zur Herstellung von Masken für die Fertigung von Halbleiterstrukturen |
| JP3526450B2 (ja) * | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
| JP2003158090A (ja) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115241A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | Ｌｓｉ装置用論理セルおよびこれを用いたｌｓｉ装置 |
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3772536A (en) * | 1967-09-20 | 1973-11-13 | Trw Inc | Digital cell for large scale integration |
| US4377849A (en) * | 1980-12-29 | 1983-03-22 | International Business Machines Corporation | Macro assembler process for automated circuit design |
| US4484292A (en) * | 1981-06-12 | 1984-11-20 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
| US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
| US4584653A (en) * | 1983-03-22 | 1986-04-22 | Fujitsu Limited | Method for manufacturing a gate array integrated circuit device |
| US4580228A (en) * | 1983-06-06 | 1986-04-01 | The United States Of America As Represented By The Secretary Of The Army | Automated design program for LSI and VLSI circuits |
| US5097422A (en) * | 1986-10-10 | 1992-03-17 | Cascade Design Automation Corporation | Method and apparatus for designing integrated circuits |
| US5231590A (en) * | 1989-10-13 | 1993-07-27 | Zilog, Inc. | Technique for modifying an integrated circuit layout |
| JP2746762B2 (ja) * | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
-
1990
- 1990-11-22 JP JP2315895A patent/JP2509755B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-21 US US07/795,533 patent/US5369596A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115241A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | Ｌｓｉ装置用論理セルおよびこれを用いたｌｓｉ装置 |
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2509755B2 (ja) | 1996-06-26 |
| US5369596A (en) | 1994-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04188750A (ja) | 半導体集積回路製造方法 | |
| US6938226B2 (en) | 7-tracks standard cell library | |
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| JP5240614B2 (ja) | 集積回路レイアウトを自動的に形成する方法 | |
| JPS6124250A (ja) | 半導体集積回路装置 | |
| JP3819186B2 (ja) | スタンダードセル、半導体集積回路およびそのレイアウト方法 | |
| JPH04155849A (ja) | 半導体集積回路装置のレイアウト設計方法 | |
| JPS6114734A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS60117757A (ja) | 半導体論理回路の製造方法 | |
| JP2573414B2 (ja) | 半導体集積回路製造方法 | |
| EP0210397A1 (en) | LSI circuits adaptable for custom design methods | |
| US5348902A (en) | Method of designing cells applicable to different design automation systems | |
| JPH0428264A (ja) | 半導体集積回路用セルライブラリ | |
| JP3647686B2 (ja) | 半導体集積回路の設計方法および半導体集積回路の製造方法 | |
| US20010045572A1 (en) | Semiconductor interated circuit and method of manufacturing the same | |
| JP3474591B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS61253831A (ja) | スタンダ−ドセル方式の半導体装置 | |
| JPH0120538B2 (ja) | ||
| JPH06112448A (ja) | 半導体装置の製造方法 | |
| JP2745574B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JP2911946B2 (ja) | 集積回路装置 | |
| JP3359178B2 (ja) | 半導体集積回路の配置配線方式 | |
| JPH0282647A (ja) | 半導体集積回路およびその製造方法 | |
| JPH05167048A (ja) | ゲートアレー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |