JPH04155849A - 半導体集積回路装置のレイアウト設計方法 - Google Patents

半導体集積回路装置のレイアウト設計方法

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JPH04155849A
JPH04155849A JP2281031A JP28103190A JPH04155849A JP H04155849 A JPH04155849 A JP H04155849A JP 2281031 A JP2281031 A JP 2281031A JP 28103190 A JP28103190 A JP 28103190A JP H04155849 A JPH04155849 A JP H04155849A
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伸一 中川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体集積回路装置のレイアウト設計方法に
関し、特にＣＭＯＳスタンダードセル方式によるＬＳＩ
のレイアウト設計方法の改善に関するものである。
［従来の技術］ ＬＳＩは、最近の一般的分類方法としてＬＳＩレイアウ
ト設計の面から、カスタムＬＳＩとセミカスタムＬＳＩ
とに分類される。ここで、カスタムＬＳＩとは、ある特
定のＬＳＩを設計するにあたって、ＬＳＩ全体または内
部のブロックがそのＬＳＩ専用に設計されるものをいう
。セミカスタムＬＳＩ、４は、共通回路として予め設計
されているレイアウトパターンが登録されたライブラリ
を用いて設計されるものをいう。この定義によれば、ス
タンダードセル方式はセミカスタムＬＳＩの設計方式に
分類される。
スタンダードセル方式は、標準的な回路ブロックセルを
予め設計してセルライブラリに登録しておき、これを用
いてＬＳＩを設計する方式で、セミカスタムＬＳＩの設
計法の一種である。各回路ブロワ“クセルは、ＣＡＤシ
ステムの自動配置配線プログラムにより配置される。ラ
イブラリに登録される標準的な回路ブロックセルとして
のスタンダードセルは通常、単純な論理ゲートやフリッ
プフロップ等の論理回路が予め設計されたレイアウトパ
ターンである。これらの標準的なレイアウトパターンは
、−度設計され、シュミレーションまたは実験によって
正確な動作が検証されるとデータベースに登録される。
これにより、セルライブラリが構成される。また、これ
らの標準的なレイアウトパターンは幾何学的には高さ一
定、幅が可変の形状を有する。要するに、スタンダード
セル方式によるＬＳＩのレイアウト設計は、ライブラリ
から標準的なレイアウトパターンを取出し、ＣＡＤシス
テムによって各レイアウトパターンの配置と配線を行な
うものである。
従来のＣＭＯＳスタンダードセル方式によるＬＳＩのレ
イアウト設計方法は、たとえば、Ｎｅ１ｌ　　Ｈ，Ｅ、
Ｗｅｓｔｅ　　ｅｔ　　ａｌ、　　Ｐｒ１ｎｃｉｐｌｅ
ｓ　　ｏｆ　　ＣＭＯ８ＶＬＳＩ　　Ｄｅｓｉｇｎ：Ａ
　　Ｓｙｓｔｅｍ　　Ｐｅｒｓｐｅｃｔｉｖｅ″ｐｐ、
１９３−１９５に開示されている。以下、従来のＣＭＯ
Ｓスタンダードセル方式によるＬＳＩレイアウト設計の
方法について図を参照して説明する。
第７図は、従来のスタンダードセル方式によるＬＳＩレ
イアウト設計の方法を示すフローチャートである。第７
図を参照して、ます、設計の対象となる所定の論理回路
図がＣＡＤシステムに入力される。ここでは、入力され
る論理回路図として第８図に示される論理回路図を一例
としてそのレイアウト設計方法を説明する。
第８図に示される論理回路図によれば、データが１１〜
１６から入力され、所定のデータ処理が行なわれた後、
ＯＵＴからデータが出力される。
この論理回路図に対する真理値表は第１表および第２表
に示される。
第１表 第２表 第１表において、不変とは出力状態が変化しない状態を
言う。禁止とはこの組合わせの入力を禁止することを言
う。第２表において、＊印は１あるいは０を示す。Ｑ、
Ｑは第１表で示される真理値表の出力がそのまま出力さ
れることを示す。
入力される論理回路図は、回路ブロック０１〜Ｇ５から
構成される。回路ブロックＧ２の内部論理回路図は第９
図に示される。また、回路ブロックＧ５の内部論理回路
図は第１０図に示される。
第８図の論理回路図を論理ゲートレベルで示したものは
第１１図に示される。さらに、第１１図の論理回路図を
トランジスタレベルで示した回路図は第１２図に示され
る。
第８図に示される論理回路図がＣＡＤシステムに入力さ
れると、その論理回路図は論理機能単位、すなわち回路
ブロック０１〜Ｇ５に分割される。
これらの回路ブロック６１〜Ｇ５は標準的な回路ブロッ
クセルとして予め設計されており、ＣＡＤシステムのセ
ルライブラリに各々の回路ブロックセルに対応するレイ
アウトパターンとして登録されている。したかって、各
論理機能単位、回路ブロック６１〜Ｇ５に対応するスタ
ンダードセルをライブラリからレイアウトセルとして取
出される。
回路ブロックＧ１、Ｇ２、Ｇ３　（Ｇ４）　、Ｇ５に対
応するレイアウトセルは第１３Ａ図、第１４Ａ図、第１
５Ａ図、第１６Ａ図に示されている。
また、これらの回路ブロックＧ１、Ｇ２、Ｇ３（Ｇ４）
、Ｇ５に対応するトランジスタレベルの回路図は第１３
Ｂ図、第１４Ｂ図、第１５Ｂ図、第１６Ｂ図に示されて
いる。
第１３Ａ図および第１３Ｂ図を参照して、回路ブロック
Ｇ１はｐチャネル型ＭＯ８）ランジスタＴｌｌ、Ｔ１２
、Ｔ１３と、ｎチャネルＭＯＳトランジスタＴ１４、Ｔ
１５、Ｔ１６とから構成される。各ＭＯＳトランジスタ
間は第１配線により接続されている。入力端子Ａ、Ｂと
出力端子Ｏは、第１配線にスルーホールを介して接続さ
れる上層の第２配線に設けられている。回路ブロックＧ
１に対応するレイアウトセルは、ＡＮＤゲートの論理機
能を有する標準的なレイアウトセルである。
また、第１４Ａ図および第１４Ｂ図を参照して、回路ブ
ロックＧ２は、ｐチャネルＭ　ＯＳ　トランジスタＴ３
１、Ｔ３２、Ｔ３５、Ｔ３６と、ｎチャネルＭＯＳトラ
ンジスタ７３Ｂ、Ｔ３４、Ｔ３７、Ｔ３８とから構成さ
れる。各ＭＯＳトランジスタのｎ領域、ｎ領域およびゲ
ート電極配線の間は、コンタクトホールを介して第１配
線によって接続されている。これらの第１配線はスルー
ホールを介して上層の第２配線に接続されている。入力
端子ＲＳＳと出力端子Ｑ、Ｑは第２配線に設けられる。
図において、ｐチャネルＭＯ５）ランジスタＴ３１、Ｔ
３２、Ｔ３５、Ｔ３６の上側には電源配線ＶＤＤか設け
られている。図において、ｎチャネルＭＯＳトランジス
タＴ３Ｂ、Ｔ３４、Ｔ３７、Ｔ３８の下側には接地配線
ＧＮＤか設けられている。このようにして、回路ブロッ
クＧ２、すなわちフリップ・フロップ・ゲートの標準的
なレイアウトセルが構成される。
さらに、回路ブロックＧ３、Ｇ４、すなわちＯＲゲート
の標準的なレイアウトセルは第１５Ａ図に示される。第
１５Ａ図および第１５Ｂ図を参照して、回路ブロックＧ
３、Ｇ４は、ｎチャネルＭＯＳトランジスタＴ２１、Ｔ
２２、Ｔ２Ｂと、ｎチャネルＭＯＳトランジスタＴ２４
、Ｔ２５、Ｔ２６とから構成される。回路ブロックＧ１
、Ｇ２のレイアウトセルと同様にして、各ＭＯ５）ラン
ジスタのｎ領域、ｎ領域およびゲート電極配線の間はコ
ンタクトホールを介して第１配線によって接続され、第
２配線はスルーホールを介して第１配線に接続される。
第２配線には、入力端子Ａ、Ｂと出力端子Ｏが設けられ
ている。
第１６Ａ図および第１６Ｂ図を参照して、回路ブロック
Ｇ５、すなわちセレクタ回路はｐチャネルＭＯ５）ラン
ジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４９、Ｔ５
１、Ｔ５２と、ｎチャネルＭＯ８）ランジスタＴ４５、
Ｔ４６、Ｔ４７、Ｔ４８、Ｔ５０、Ｔ５３、Ｔ５４とか
ら構成される。
各ＭＯ８）ランジスタのｎ領域、ｎ領域およびゲート電
極配線の間はコンタクトホールを介して第１配線により
接続され、第２配線はスルーホールを介して第１配線に
接続されている。入力端子Ａ、ＳＡ、Ｂと出力端子Ｏは
第２配線に設けられている。
以上のように、各回路ブロック６１〜Ｇ５のレイアウト
セルにおいては、入力端子および出力端子は図において
各レイアウトセルの上側および下側に設けられている。
また、第１３Ａ図、第１４Ａ図、第１５Ａ図、第１６Ａ
図から明らかなように、各レイアウトセルは幾何学的に
高さｈが一定で横方向の幅が可変の形状を有する。この
レイアウトセルの形状は、ＬＳＩのレイアウト設計時に
おいて各レイアウトセルの配置を容易にし、かつレイア
ウトセル間の配線を容易にするなどのレイアウト設計上
の要請による。
これらのレイアウトセルは第８図に示される論理回路図
に従って配置される。このレイアウトセルの配置は第１
７Ａ図に示されている。回路ブロックＧ２、Ｇ３、Ｇ４
のレイアウトセルは図において上側に配置され、回路ブ
ロックＧ１、Ｇ５のレイアウトセルは図において下側に
配置される。
上側に配置されたレイアウトセル群と下側に配置された
レイアウトセル群との間の領域１０００は各レイアウト
セル間の配線のために用いられる。
第１７Ｂ図を参照して、レイアウトセル間の第２配線が
行われる。この第２配線のパターンは、各レイアウトセ
ルの入力端子または出力端子が設けられた第２配線が上
下レイアウトセル群の間の領域１０００内に延びるよう
に形成される。
その後、第１７Ｃ図を参照して、レイアウトセル間の第
１配線が行われる。この第１配線のパターンは、第１７
Ｂ図において形成された第２配線のパターンにスルーホ
ールを介して接続するように形成される。これらの第１
配線および第２配線のパターンの形成は、第８図に示さ
れる論理回路図に従ってＣＡＤシステムの自動配置配線
プログラムにより行なわれる。
最後に、第１７Ｄ図に示すように、上側のレイアウトセ
ル群と下側のレイアウトセル群との間の配線領域１００
０を詰めるためにコンパクション処理が行なわれる。こ
のようにして、スタンダードセル方式によるＬＳＩのレ
イアウト設計が行なわれる。
［発明が解決しようとする課題］ 従来のスタンダードセル方式によるレイアウト設計方法
は以上のように行なわれていたので、同じ列に存在する
レイアウトセル間の接続配線も、配線領域１０００を使
用して行なわれていた。すなわち、第１７Ｄ図を参照し
て、同じ列に存在する回路ブロックＧ２のレイアウトセ
ルと回路ブロックＧ４のレイアウトセルとの間の接続配
線３０５も、上側レイアウトセル群と下側レイアウトセ
ル群との間の配線領域１０００を使用して配置されてい
る。また、上側のレイアウトセル群に位置する回路ブロ
ックＧ２のレイアウトセルと回路ブロックＧ３のレイア
ウトセルとの間の接続配線３０９も配線領域１０００を
使用して行なわれている。そのため、配線長が相対的に
長くなり、設計されたＬＳＩの動作速度が遅くなるとい
う問題点があった。
そこで、この発明の目的は効率的な配線を可能にすると
ともに、より高速な動作を可能にする半導体集積回路装
置のレイアウト設計方法を提供することである。
［課題を解決するための手段］ この発明に従った半導体集積回路装置のレイアウト設計
方法は、論理機能単位ごとに予め設計された標準レイア
ウトパターンを用いて所定の論理機能を有する半導体集
積回路装置のレイアウトを設計するものである。この発
明のレイアウト設計方法によれば、まず、所定の論理回
路図が複数個の論理機能単位に分割される。論理機能単
位の各々に対応する標準レイアウトパターンは、第１導
電型のレイアウトパターンと第２導電型のレイアウトパ
ターンとに分割されたレイアウトパターンとして所定の
ライブラリから取出される。第１導電型のレイアウトパ
ターンは論理回路図に従って配置される。第２導電型の
レイアウトパターンは論理回路図に従って配置される。
レイアウトパターンの間を接続する配線パターンは論理
回路図に従って配置される。
［作用］ この発明においては、論理機能単位の各々に対応する標
準レイアウトパターンは第１導電型のレイアウトパター
ンと第２導電型のレイアウトパターンとに分割されてい
る。そのため、同一の列に存在するレイアウトパターン
間の配線は、レイアウトパターン列の間の配線領域を利
用することなく、第１導電型のレイアウトパターンと第
２導電型のレイアウトパターンとの間の領域を利用して
行なわれ得る。したがって、同一列内に存在するレイア
ウトパターン間の配線長を短くすることができる。その
結果、無駄な配線領域を最小限にし、効率的な配線が可
能となる。これにより、設計されたパターン集積回路装
置の動作速度をより高速にすることが可能になる。
［実施例コ 第１図は、この発明にしたがったスタンダードセル方式
によるＬＳＩのレイアウト設計方法の一実施例を示すフ
ローチャートである。第１図を参照して、所定の設計対
象としての論理回路図かＣＡＤシステムに人力される。
この実施例では第８図に示された論理回路図が一例とし
て人力される。
次に、この論理回路図が論理機能単位、すなわち回路ブ
ロック６１〜Ｇ５に分割される。各論理機能単位に対応
するスタンダードセルかライブラリから導電型式ごとの
レイアウトセルとして取出される。言い換えれば、各回
路ブロック６１〜Ｇ５に対応する標準的なレイアウトパ
ターンがｐ型のレイアウトセルとｎ型のレイアウトセル
とに分割されたパターンとしてライブラリから取出され
る。
第２Ａ図は回路ブロックＧ１に対応する導電型式ごとの
レイアウトセルを示す。回路ブロックＧ１に対応する標
準的なレイアウトパターンはｐ型のレイアウトセルＧＩ
Ｐとｎ型のレイアウトセルＧＩＮとに分割されている。
これらのレイアウトセルＧＩＰ、ＧＩＮに対応する等価
回路図は第２Ｂ図に示されている。ｐ型のレイアウトセ
ルＧＩＰは３個のｐチャネルＭＯＳ）ランジスタを含む
。
これらのｐチャネルＭＯＳ）ランジスタのレイアウトパ
ターンは、４個のｐ型不純物領域パターン１０ｐと、３
個のゲート電極パターンとを含んでいる。ｐ型不純物領
域パターン１０ｐは、図において横方向に相互に間隔を
隔てて延在し、かつ所定の幅を有する。ゲート電極パタ
ーンはｐ型不純物領域パターンの間で横方向に相互に間
隔を隔てている。ｎ型のレイアウトセルＧＩＮは横方向
に沿って並んだ３個のｎチャネルＭＯＳ）ランジスタの
レイアウトパターンを含んでいる。このｎチャネルＭＯ
Ｓ）ランジスタのレイアウトパターンも、ｎチャネルＭ
ＯＳトランジスタのレイアウトパターンと同様に４個の
ｎ型不純物領域パターン１０ｎと、３個のゲート電極パ
ターンとを含んでいる。また、ｐ型のレイアウトセルＧ
ＩＰとｎ型のレイアウトセルＧＩＮは、それぞれ、ｐ型
不純物領域パターン１０ｐに接続された電源配線ｖＤｐ
Ｓｎ型不純物領域パターン１０ｎに接続された接地配線
ＧＮＤを含んでいる。電源配線ＶＤＤおよび接地配線Ｇ
ＮＤは、ｐ型不純物領域パターン１０　ｐ　ｓ　ｎ型不
純物領域パターン１ｏｎの延びる方向に沿って延在して
いる。このようにして、回路ブロックＧ１に対応するレ
イアウトセルは、ｐ型しイアウトセルＧＩＰとｎ型しイ
アウトセルＧＩＮとに分割される。
第３Ａ図は回路ブロックＧ２のレイアウトセルとして２
つに分割されたｐ型しイアウトセルＧ２Ｐとｎ型しイア
ウトセルＧ２Ｎとを示す。ｐ型しイアウトセルＧ２Ｐと
ｎ型しイアウトセルＧ２Ｎに対応する等価回路図は第３
Ｂ図に示されている。
第２Ａ図に示されたレイアウトセルと同様に、ｐ型しイ
アウトセルＧ２ＰはｎチャネルＭＯＳトランジスタのレ
イアウトパターンを含む。また、ｎ型しイアウトセルＧ
２ＮもｎチャネルＭＯＳトランジスタのレイアウトパタ
ーンを含む。ｐチャネルＭＯＳ）ランジスタ、ｎチャネ
ルＭＯＳトランジスタのレイアウトパターンはそれぞれ
、ｐ型不純物領域パターン２ＯｐＳｎ型不純物領域パタ
ーン２Ｏｎを含む。
第４Ａ図は回路ブロックＧ３　（Ｇ４）のレイアウトセ
ルとして分割された２つのｐ型レイアウトセル０３Ｐ　
（０４Ｐ）と、ｎ型しイアウトセルＧ３Ｎ　（０４Ｎ）
を示す。ｐ型しイアウトセルＧ３Ｐ　（０４Ｐ）とｎ型
しイアウトセルＧ３Ｎ　（０４Ｎ）の等価回路図は第４
Ｂ図に示されている。第２Ａ図に示されたレイアウトセ
ルと同様に、ｐ型しイアウトセルＧ３Ｐ　（Ｇ４Ｐ）　
、ｎ型しイアウトセルＧ３Ｎ　（Ｇ４Ｎ）はそれぞれ、
複数個のｎチャネルＭＯＳトランジスタ、ｎチャネルＭ
ＯＳトランジスタのレイアウトパターンを含む。ｐチャ
ネルＭＯＳ）ランジスタ、ｎチャネルＭＯＳトランジス
タのレイアウトパターンはそれぞれ、ｐ型不純物領域パ
ターン３０ｐ　（４０ｐ）　、ｎ型不純物領域パターン
３０ｎ　（４０ｎ）　を含ｔ；。
第５Ａ図は回路ブロックＧ５に対応するレイアウトセル
として分割された２つのｐ型しイアウトセルＧ５Ｐとｎ
型しイアウトセルＧ５Ｎとを示す。
ｐ型しイアウトセルＧ５Ｐとｎ型しイアウトセルＧ５Ｎ
に対応する等価回路図は第５Ｂ図に示されている。第２
Ａ図に示されたレイアウトセルと同様にして、ｐ型しイ
アウトセルＧ５Ｐ、ｎ型レイアウトセルＧ５Ｎはそれぞ
れ、複数個のｐチャネルＭＯＳトランジスタのレイアウ
トパターン、ｎチャネルＭＯＳトランジスタのレイアウ
トパターンを含む。ｐチャネルＭＯＳトランジスタのレ
イアウトパターン、ｎチャネルＭＯＳトランジスタのレ
イアウトパターンはそれぞれ、複数個のｐ型不純物領域
パターン５１ｐ、５２ｐ、複数個のｎ型不純物領域パタ
ーン５１ｎ、５２ｎを含む。
以上のように各回路ブロック０１〜Ｇ５に対応するレイ
アウトセルはｐ型のレイアウトセルとｎ型のレイアウト
セルとに分割されてライブラリから取出される。
次に第６Ａ図を参照して、まず、ｐ型しイアウトセルＧ
２ＰＳＧ３ＰおよびＧ４Ｐが上側の領域に配置され、ｐ
型しイアウトセルＧＩＰおよびＧ５Ｐが下側の領域に配
置される。その後、第６Ｂ図を参照して、ｎ型しイアウ
トセルＧ２Ｎ、Ｇ３Ｎおよび０４Ｎがｐ型しイアウトセ
ルＧ２Ｐ、０３Ｐおよび０４Ｐに向かい合うように上側
の領域に配置される。また、ｎ型しイアウトセルＧＩＮ
およびＧ５Ｎかｐ型しイアウトセルＧＩＰおよびＧ５Ｐ
に向かい合うように下側の領域に配置される。
その後、第６Ｃ図に示されるように、レイアウトセル間
のゲート電極配線か行なわれる。すなわち、ｐ型しイア
ウトセルＧ２Ｐとｎ型しイアウトセルＧ２Ｎとの間には
ゲート電極配線２１．２２．２３．２４が施される。ｐ
型しイアウトセルＧ３Ｐとｎ型しイアウトセルＧ３Ｎと
の間にはゲート電極配線３１．３２．３３か施される。
ｐ型しイアウトセルＧ４Ｐとｎ型しイアウトセルＧ４Ｎ
との間にはゲート電極配線４１．４２．４３が施される
。さらに、ｐ型しイアウトセルＧＩＰとｎ型しイアウト
セルＧＩＮとの間にはゲート電極配線１１．１２．１３
が施される。ｐ型しイアウトセルＧ５Ｐとｎ型しイアウ
トセルＧ５Ｎとの間にはゲート電極配線５１．５２．５
３．５４．５５．５６．５７が施される。
第６Ｄ図を参照して、レイアウトセル間の第１配線１０
１〜１２６が、ＣＡＤシステムに入力された、第８図に
示される論理回路図に従フて自動配置配線プログラムに
より形成される。
さらに、第６Ｅ図に示すように、第８図の論理回路図に
従ってＣＡＤシステムの自動配置配線プログラムにより
第１配線間を相互に接続する上層の第２配線２０１〜２
１３が形成される。
最後に、第６Ｆ図に示されるように、上側レイアウトセ
ル群と下側レイアウトセル群との間の配線領域１０００
と、ｎ型レイアウトセル群とｎ型レイアウトセル群との
間の配線領域２０００．３０００とを詰めるためにコン
パクション処理が施される。以上のようにして、この発
明に従ってスタンダードセル方式によるＬＳＩのレイア
ウト設計が行なわれる。
この発明の一実施例によれば、第６Ｆ図に示されるよう
に、上側のレイアウトセル群と下側のレイアウトセル群
との間の配線領域１０００に形成される配線は第１配線
１１３と第２配線２０３．２０７のみである。従来の第
１７Ｄ図と本発明の第６Ｆ図とを比較する。第１７Ｄ図
においては、上側のレイアウトセル群に含まれるレイア
ウトセル間を接続する第１配線３０５．３０９は、上側
のレイアウトセル群と下側のレイアウトセル群との間の
配線領域１０００に形成されている。一方、本発明の第
６Ｆ図においては、第１７Ｄ図の第１配線３０５に対応
する第１配線１０５、第１７Ｄ図の第１配線３０９に対
応する第１配線１０９はそれぞれ、ｎ型レイアウトセル
群とｎ型レイアウトセル群との間の領域２０００に形成
されている。
そのため、上側レイアウトセル群と下側レイアウトセル
群との間の配線領域１０００において無駄な領域を最小
限にすることが可能となる。
また、第６Ｆ図において第１配線１０５はコンタクトホ
ールＣ１、Ｃ２、Ｃ３、Ｃ４を接続するためのものであ
る。第１７Ｄ図を参照すると、第１配線３０５もこれら
のコンタクトホールＣ１、Ｃ２、Ｃ３、Ｃ４を相互に接
続するためのものである。しかしながら、第１７Ｄ図に
おいては回路ブロックＧ２、Ｇ４のレイアウトセルがそ
れぞれ一体的に予め配置されるので、これらのコンタク
ートホール間の接続配線は第２配線３０５ａ、３０５ｂ
を通じて行なわれる。すなわち、コンタクトホールＣ１
、Ｃ２、Ｃ３を相互に接続するために第１配線３０５Ｃ
が形成され、スルーホールＨ１を介して第１配線３０５
Ｃに接続する第２配線３０５ｂが形成される。この第２
配線３０５ｂに回路ブロックＧ２のレイアウトセルの出
力端子Ｑが設けられる。一方、回路ブロックＧ４のレイ
アウトセルにおいてはコンタクトホールＣ４と入力端子
Ｂとを接続するために、第１配線３０５ｄが形成され、
スルーホールＨ２を介して第１配線３０５ｄに接続する
第２配線３０５ａが形成される。
この第２配線３０５ａに回路ブロックＧ４のレイアウト
セルの入力端子Ｂが設けられる。このように、従来のレ
イアウト設計方法によれば、各レイアウトセルに含まれ
るトランジスタ間の接続は、すべて各回路ブロックのレ
イアウトセルに設けられた入力端子または出力端、子を
通じて行なわれる。
そのため、余分な配線が回路ブロックのレイアウトセル
内において形成される。しかしながら、本発明によれば
、第６Ｆ図に示されるように、コンタクトホールＣ１、
Ｃ２、Ｃ３、Ｃ４を接続する配線は第１配線１０５のみ
で行なわれる。このように、本発明によれば、トランジ
スタ間の接続において余分な配線を削除することができ
るのでより高速な動作速度を実現することが可能になる
。
また、同様に第１７Ｄ図においてコンタクトホールＣ５
、Ｃ６、Ｃ７の間を接続するためにスルーホールＨ３を
介して第２配線３０９ａ、スルーホールＨ４を介して第
２配線３０９ｂが形成されている。一方、本発明の第６
Ｆ図においてはこれらのコンタクトホールＣ５、Ｃ６、
Ｃ７を接続するために第１配線１０９のみが形成されて
いる。
同様にトランジスタ間の接続において余分な配線が削除
されている。
このように上側のレイアウトセル群と下側のレイアウト
セル群との間の配線領域１０００を最小限にし、効率的
な配線が可能となる。そのため、所定の論理回路図に対
応するレイアウト設計において占有平面積の削減が可能
となる。また、回路ブロックのレイアウトセル内におい
てトランジスタ間の余分な接続配線を削除することがで
きるので、より高速な動作速度を実現することが可能に
なる。
［発明の効果コ 以上のようにこの発明によれば、スタンダードセル方式
においてレイアウトパターンが第１導電型のレイアウト
パターンと第２導電型のレイアウトパターンとに分割さ
れた形態で配置される。そのため、レイアウトパターン
間の配線が第１導電型のレイアウトパターン群と第２導
電型のレイアウトパターン群との間の領域において行な
われ得る。したがって、無駄な配線領域を最小限にする
ことができ、効率的な配線が可能となる。これにより、
レイアウト設計において占有平面積の削減を図ることが
できる。さらに、トランジスタ間の接続において余分な
配線を削除することができる。
そのため、より高速な動作速度を実現することが可能に
なる。
【図面の簡単な説明】
第１図は、この発明の一実施例による半導体集積回路装
置のレイアウト設計方法を示すフローチャートである。 第２Ａ図は回路ブロックＧ１の分割されたｎ型レイアウ
トセルとｎ型レイアウトセルとを示す平面配置図であり
、第２Ｂ図はそれらのレイアウトセルに対応する等価回
路図である。 第３Ａ図は回路ブロックＧ２の分割されたｎ型レイアウ
トセルとｎ型レイアウトセルとを示す平面配置図であり
、第３Ｂ図はそれらのレイアウトセルに対応する等価回
路図である。 第４Ａ図は回路ブロックＧ３　（Ｇ４）の分割されたｎ
型レイアウトセルとｎ型レイアウトセルを示す平面配置
図であり、第４Ｂ図はそれらのレイアウトセルに対応す
る等価回路図である。 第５Ａ図は回路ブロックＧ５の分割されたｎ型レイアウ
トセルとｎ型レイアウトセルを示す平面配置図であり、
第５Ｂ図はそれらのレイアウトセルに対応する等価回路
図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｂ図、
第６Ｆ図は、第１図のフローチャートに従ったレイアウ
トセルの配置工程およびレイアウトセル間の配線工程を
順に示す平面配置図である。 第７図は、従来の半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。 第８図は、従来およびこの発明の実施例において設計対
象として用いられる論理回路図である。 第９図は、第８図の回路ブロックＧ２を示す内部論理回
路図である。 第１０図は、第８図の回路ブロックＧ５を示す内部論理
回路図である 第１１図は、第８図の論理回路図を論理ゲートレベルで
示す論理回路図である。 第１２図は、第８図の論理回路図をトランジスタレベル
で示す回路図である。 第１３Ａ図は従来のスタンダードセル方式において用い
られる回路ブロックＧｌのレイアウトセルを示す平面配
置図であり、第１３Ｂ図はそのレイアウトセルに対応す
る等価回路図である。 １１４Ａ図は従来のスタンダードセル方式において用い
られる回路ブロックＧ２のレイアウトセルを示す平面配
置図であり、第１４Ｂ図はそのレイアウトセルに対応す
る等価回路図である。 第１５Ａ図は従来のスタンダードセル方式において用い
られる回路ブロックＧ３　（Ｇ４）のレイアウトセルを
示す平面配置図であり、第１５Ｂ図はそのレイアウトセ
ルに対応する等価回路図である。 第１６Ａ図は従来のスタンダードセル方式において用い
られる回路ブロックＧ５のレイアウトセルを示す平面配
置図であり、第１６Ｂ図はそのレイアウトセルに対応す
る等価回路図である。 第１７Ａ図、第１７Ｂ図、第１７Ｃ図、第１７Ｄ図は、
第７図に従った従来のレイアウトセルの配置工程とレイ
アウトセル間の配線工程を順に示す平面配置図である。 図において、ＧＩＰ、Ｇ２Ｐ、Ｇ３Ｐ、Ｇ４Ｐ。 Ｇ５Ｐはｎ型レイアウトセル、ＧＩＮＳＧ２Ｎ。 ０３ＮＳ０４Ｎ、Ｇ５Ｎはｎ型レイアウトセルを示す。 なお、各図中同一符号は同一または相当部分を示す。 （ほか２名） ｔＪ１図 第２Ａ図 第２Ｂ図 ＩＮ 凶　　コ〉り２トＪ・−ノ［ ■　スルー不−ＩＬ。 口　γ“−Ｆ電Ｊ＆　ｌｅ！ 口ｉｔｇｌ線 １１１２色ご縁 蕎　　入力／ｌビン（聴２ｆｆ９） キオタトルト” 第４８図 ０３Ｎ（０４Ｎン ■　　コンフットＷ、−１し ■　　スルーπ・−１し 杉ａ　　勺１−Ｆ電劉しｌ！］Ｃ＃！ 口￥Ｉｆｆ情 置鳩２錠穐 杉矩　　　九カ／出力し°ンα２ｔＪｆ線）Ｘ：捧峠’
−Ｆ。 第７図 第１４８図 図　　コンタクト大、−１Ｌ ■　スト庄、−ル ロ　ＰＴ−［電ＩＣ線 同第１錠線 ｉｊ　　Ｖ）２錠線

Claims (1)

    【特許請求の範囲】
  1. （１）論理機能単位ごとに予め設計された標準レイアウ
    トパターンを用いて所定の論理機能を有する半導体集積
    回路装置のレイアウトを設計する半導体集積回路装置の
    レイアウト設計方法であって、 所定の論理回路図を複数個の前記論理機能単位に分割す
    る工程と、 前記論理機能単位の各々に対応する前記標準レイアウト
    パターンを第１導電型のレイアウトパターンと第２導電
    型のレイアウトパターンとに分割されたレイアウトパタ
    ーンとして所定のライブラリから取出す工程と、 前記論理回路図に従って前記第１導電型のレイアウトパ
    ターンを配置する工程と、 前記論理回路図に従って前記第２導電型のレイアウトパ
    ターンを配置する工程と、 前記論理回路図に従って前記レイアウトパターンの間を
    接続する配線パターンを配置する工程とを備えた、半導
    体集積回路装置のレイアウト設計方法。
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