JP3017789B2 - 半導体集積回路装置のレイアウト設計方法 - Google Patents
半導体集積回路装置のレイアウト設計方法Info
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- G06F30/39—Circuit design at the physical level
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置のレイアウト設計方法
に関し、特にCMOSスタンダードセル方式によるLSIのレ
イアウト設計方法の改善に関するものである。
に関し、特にCMOSスタンダードセル方式によるLSIのレ
イアウト設計方法の改善に関するものである。
［従来の技術］ LSIは、最近の一般的分類方法としてLSIレイアウト設
計の面から、カスタムLSIとセミカスタムLSIとに分類さ
れる。ここで、カスタムLSIとは、ある特定のLSIを設計
するにあたって、LSI全体または内部のブロックがそのL
SI専用に設計されるものをいう。セミカスタムLSIと
は、共通回路として予め設計されているレイアウトパタ
ーンが登録されたライブラリを用いて設計されるものを
いう。この定義によれば、スタンダードセル方式はセミ
カスタムLSIの設計方式に分類される。
計の面から、カスタムLSIとセミカスタムLSIとに分類さ
れる。ここで、カスタムLSIとは、ある特定のLSIを設計
するにあたって、LSI全体または内部のブロックがそのL
SI専用に設計されるものをいう。セミカスタムLSIと
は、共通回路として予め設計されているレイアウトパタ
ーンが登録されたライブラリを用いて設計されるものを
いう。この定義によれば、スタンダードセル方式はセミ
カスタムLSIの設計方式に分類される。
スタンダードセル方式は、標準的な回路ブロックセル
を予め設計してセルライブラリに登録しておき、これを
用いてLSIを設計する方式で、セミカスタムLSIの設計法
の一種である。各回路ブロックセルは、CADシステムの
自動配置配線プログラムにより配置される。ライブラリ
に登録される標準的な回路ブロックセルとしてのスタン
ダードセルは通常、単純な論理ゲートやフリップフロッ
プ等の論理回路が予め設計されたレイアウトパターンで
ある。これらの標準的なレイアウトパターンは、一度設
計され、シュミレーションまたは実験によって正確な動
作が検証されるとデータベースに登録される。これによ
り、セルライブラリが構成される。また、これらの標準
的なレイアウトパターンは幾何学的には高さ一定、幅が
可変の形状を有する。要するに、スタンダードセル方式
によるLSIのレイアウト設計は、ライブラリから標準的
なレイアウトパターンを取出し、CADシステムによって
各レイアウトパターンの配置と配線を行なうものであ
る。
を予め設計してセルライブラリに登録しておき、これを
用いてLSIを設計する方式で、セミカスタムLSIの設計法
の一種である。各回路ブロックセルは、CADシステムの
自動配置配線プログラムにより配置される。ライブラリ
に登録される標準的な回路ブロックセルとしてのスタン
ダードセルは通常、単純な論理ゲートやフリップフロッ
プ等の論理回路が予め設計されたレイアウトパターンで
ある。これらの標準的なレイアウトパターンは、一度設
計され、シュミレーションまたは実験によって正確な動
作が検証されるとデータベースに登録される。これによ
り、セルライブラリが構成される。また、これらの標準
的なレイアウトパターンは幾何学的には高さ一定、幅が
可変の形状を有する。要するに、スタンダードセル方式
によるLSIのレイアウト設計は、ライブラリから標準的
なレイアウトパターンを取出し、CADシステムによって
各レイアウトパターンの配置と配線を行なうものであ
る。
従来のCMOSスタンダードセル方式によるLSIのレイア
ウト設計方法は、たとえば、Neil H.E.Weste et al.
“Principles of CMOS VLSI Design:A System Pe
rspective"pp.193−195に開示されている。以下、従来
のCMOSスタンダードセル方式によるLSIレイアウト設計
の方法について図を参照して説明する。
ウト設計方法は、たとえば、Neil H.E.Weste et al.
“Principles of CMOS VLSI Design:A System Pe
rspective"pp.193−195に開示されている。以下、従来
のCMOSスタンダードセル方式によるLSIレイアウト設計
の方法について図を参照して説明する。
第７図は、従来のスタンダードセル方式によるLSIレ
イアウト設計の方法を示すフローチャートである。第７
図を参照して、まず、設計の対象となる所定の論理回路
図がCADシステムに入力される。ここでは、入力される
論理回路図として第８図に示される論理回路図を一例と
してそのレイアウト設計方法を説明する。
イアウト設計の方法を示すフローチャートである。第７
図を参照して、まず、設計の対象となる所定の論理回路
図がCADシステムに入力される。ここでは、入力される
論理回路図として第８図に示される論理回路図を一例と
してそのレイアウト設計方法を説明する。
第８図に示される論理回路図によれば、データがI1〜
I6から入力され、所定のデータ処理が行なわれた後、OU
Tからデータが出力される。この論理回路図に対する真
理値表は第１表および第２表に示される。
I6から入力され、所定のデータ処理が行なわれた後、OU
Tからデータが出力される。この論理回路図に対する真
理値表は第１表および第２表に示される。
第１表において、不変とは出力状態が変化しない状態
を言う。禁止とはこの組合わせの入力を禁止することを
言う。第２表において、＊印は１あるいは０を示す。
Ｑ、は第１表で示される真理値表の出力がそのまま出
力されることを示す。
を言う。禁止とはこの組合わせの入力を禁止することを
言う。第２表において、＊印は１あるいは０を示す。
Ｑ、は第１表で示される真理値表の出力がそのまま出
力されることを示す。
入力される論理回路図は、回路ブロックG1〜G5から構
成される。回路ブロックG2の内部論理回路図は第９図に
示される。また、回路ブロックG5の内部論理回路図は第
10図に示される。第８図の論理回路図を論理ゲートレベ
ルで示したものは第11図に示される。さらに、第11図の
論理回路図をトランジスタレベルで示した回路図は第12
図に示される。
成される。回路ブロックG2の内部論理回路図は第９図に
示される。また、回路ブロックG5の内部論理回路図は第
10図に示される。第８図の論理回路図を論理ゲートレベ
ルで示したものは第11図に示される。さらに、第11図の
論理回路図をトランジスタレベルで示した回路図は第12
図に示される。
第８図に示される論理回路図がCADシステムに入力さ
れると、その論理回路図は論理機能単位、すなわち回路
ブロックG1〜G5に分割される。これらの回路ブロックG1
〜G5は標準的な回路ブロックセルとして予め設計されて
おり、CADシステムのセルライブラリに各々の回路ブロ
ックセルに対応するレイアウトパターンとして登録され
ている。したがって、各論理機能単位、回路ブロックG1
〜G5に対応するスタンダードセルをライブラリからレイ
アウトセルとして取出される。
れると、その論理回路図は論理機能単位、すなわち回路
ブロックG1〜G5に分割される。これらの回路ブロックG1
〜G5は標準的な回路ブロックセルとして予め設計されて
おり、CADシステムのセルライブラリに各々の回路ブロ
ックセルに対応するレイアウトパターンとして登録され
ている。したがって、各論理機能単位、回路ブロックG1
〜G5に対応するスタンダードセルをライブラリからレイ
アウトセルとして取出される。
回路ブロックG1、G2、G3（G4）、G5に対応するレイア
ウトセルは第13A図、第14A図、第15A図、第16A図に示さ
れている。また、これらの回路ブロックG1、G2、G3（G
4）、G5に対応するトランジスタレベルの回路図は第13B
図、第14B図、第15B図、第16B図に示されている。
ウトセルは第13A図、第14A図、第15A図、第16A図に示さ
れている。また、これらの回路ブロックG1、G2、G3（G
4）、G5に対応するトランジスタレベルの回路図は第13B
図、第14B図、第15B図、第16B図に示されている。
第13A図及び第13B図を参照して、回路ブロックG1はｐ
チャネル型MOSトランジスタT11、T12、T13と、ｎチャネ
ルMOSトランジスタT14、T15、T16とから構成される。各
MOSトランジスタ間は第１配線により接続されている。
入力端子Ａ、Ｂと出力端子は、第１配線にスルーホー
ルを介して接続される上層の第２配線に設けられてい
る。回路ブロックG1に対応するレイアウトセルは、AND
ゲートの論理機能を有する標準的なレイアウトセルであ
る。
チャネル型MOSトランジスタT11、T12、T13と、ｎチャネ
ルMOSトランジスタT14、T15、T16とから構成される。各
MOSトランジスタ間は第１配線により接続されている。
入力端子Ａ、Ｂと出力端子は、第１配線にスルーホー
ルを介して接続される上層の第２配線に設けられてい
る。回路ブロックG1に対応するレイアウトセルは、AND
ゲートの論理機能を有する標準的なレイアウトセルであ
る。
また、第14A図および第14B図を参照して、回路ブロッ
クG2は、ｐチャネルMOSトランジスタT31、T32、T35、T3
6と、ｎチャネルMOSトランジスタT33、T34、T37、T38と
から構成される。各MOSトランジスタのｐ領域、ｎ領域
およびゲート電極配線の間は、コンタクトホールを介し
て第１配線によって接続されている。これらの第１配線
はスルーホールを介して上層の第２配線に接続されてい
る。入力端子Ｒ、Ｓと出力端子Ｑ、は第２配線に設け
られる。図において、ｐチャネルMOSトランジスタT31、
T32、T35、T36の上側には電源配線VDDが設けられてい
る。図において、ｎチャネルMOSトランジスタT33、T3
4、T37、T38の下側には接地配線GNDが設けられている。
このようにして、回路ブロックG2、すなわちフリップ・
フロップ・ゲートの標準的なレイアウトセルが構成され
る。
クG2は、ｐチャネルMOSトランジスタT31、T32、T35、T3
6と、ｎチャネルMOSトランジスタT33、T34、T37、T38と
から構成される。各MOSトランジスタのｐ領域、ｎ領域
およびゲート電極配線の間は、コンタクトホールを介し
て第１配線によって接続されている。これらの第１配線
はスルーホールを介して上層の第２配線に接続されてい
る。入力端子Ｒ、Ｓと出力端子Ｑ、は第２配線に設け
られる。図において、ｐチャネルMOSトランジスタT31、
T32、T35、T36の上側には電源配線VDDが設けられてい
る。図において、ｎチャネルMOSトランジスタT33、T3
4、T37、T38の下側には接地配線GNDが設けられている。
このようにして、回路ブロックG2、すなわちフリップ・
フロップ・ゲートの標準的なレイアウトセルが構成され
る。
さらに、回路ブロックG3、G4、すなわちORゲートの標
準的なレイアウトセルは第15A図に示される。第15A図お
よび第15B図を参照して、回路ブロックG3、G4は、ｐチ
ャネルMOSトランジスタT21、T22、T23と、ｎチャネルMO
SトランジスタT24、T25、T26とから構成される。回路ブ
ロックG1、G2のレイアウトセルと同様にして、各MOSト
ランジスタのｐ領域、ｎ領域およびゲート電極配線の間
はコンタクトホールを介して第１配線によって接続さ
れ、第２配線はスルーホールを介して第１配線に接続さ
れる。第２配線には、入力端子Ａ、Ｂと出力端子が設
けられている。
準的なレイアウトセルは第15A図に示される。第15A図お
よび第15B図を参照して、回路ブロックG3、G4は、ｐチ
ャネルMOSトランジスタT21、T22、T23と、ｎチャネルMO
SトランジスタT24、T25、T26とから構成される。回路ブ
ロックG1、G2のレイアウトセルと同様にして、各MOSト
ランジスタのｐ領域、ｎ領域およびゲート電極配線の間
はコンタクトホールを介して第１配線によって接続さ
れ、第２配線はスルーホールを介して第１配線に接続さ
れる。第２配線には、入力端子Ａ、Ｂと出力端子が設
けられている。
第16A図および第16B図を参照して、回路ブロックG5、
すなわちセレクタ回路はｐチャネルMOSトランジスタT4
1、T42、T43、T44、T49、T51、T52と、ｎチャネルMOSト
ランジスタT45、T46、T47、T48、T50、T53、T54とから
構成される。各MOSトランジスタのｐ領域、ｎ領域およ
びゲート電極配線の間はコンタクトホールを介して第１
配線により接続され、第２配線はスルーホールを介して
第１配線に接続されている。入力端子Ａ、SA、Ｂと出力
端子は第２配線に設けられている。
すなわちセレクタ回路はｐチャネルMOSトランジスタT4
1、T42、T43、T44、T49、T51、T52と、ｎチャネルMOSト
ランジスタT45、T46、T47、T48、T50、T53、T54とから
構成される。各MOSトランジスタのｐ領域、ｎ領域およ
びゲート電極配線の間はコンタクトホールを介して第１
配線により接続され、第２配線はスルーホールを介して
第１配線に接続されている。入力端子Ａ、SA、Ｂと出力
端子は第２配線に設けられている。
以上のように、各回路ブロックG1〜G5のレイアウトセ
ルにおいては、入力端子および出力端子は図において各
レイアウトセルの上側および下側に設けられている。ま
た、第13A図、第14A図、第15A図、第16A図から明らかな
ように、各レイアウトセルは幾何学的に高さｈが一定で
横方向の幅が可変の形状を有する。このレイアウトセル
の形状は、LSIのレイアウト設計時において各レイアウ
トセルの配置を容易にし、かつレイアウトセル間の配線
を容易にするなどのレイアウト設計上の要請による。
ルにおいては、入力端子および出力端子は図において各
レイアウトセルの上側および下側に設けられている。ま
た、第13A図、第14A図、第15A図、第16A図から明らかな
ように、各レイアウトセルは幾何学的に高さｈが一定で
横方向の幅が可変の形状を有する。このレイアウトセル
の形状は、LSIのレイアウト設計時において各レイアウ
トセルの配置を容易にし、かつレイアウトセル間の配線
を容易にするなどのレイアウト設計上の要請による。
これらのレイアウトセルは第８図に示される論理回路
図に従って配置される。このレイアウトセルの配置は第
17A図に示されている。回路ブロックG2、G3、G4のレイ
アウトセルは図において上側に配置され、回路ブロック
G1、G5のレイアウトセルは図において下側に配置され
る。上側に配置されたレイアウトセル群と下側に配置さ
れたレイアウトセル群との間の領域1000は各レイアウト
セル間の配線のために用いられる。
図に従って配置される。このレイアウトセルの配置は第
17A図に示されている。回路ブロックG2、G3、G4のレイ
アウトセルは図において上側に配置され、回路ブロック
G1、G5のレイアウトセルは図において下側に配置され
る。上側に配置されたレイアウトセル群と下側に配置さ
れたレイアウトセル群との間の領域1000は各レイアウト
セル間の配線のために用いられる。
第17B図を参照して、レイアウトセル間の第２配線が
行われる。この第２配線のパターンは、各レイアウトセ
ルの入力端子または出力端子が設けられた第２配線が上
下レイアウトセル群の間の領域1000内に延びるように形
成される。
行われる。この第２配線のパターンは、各レイアウトセ
ルの入力端子または出力端子が設けられた第２配線が上
下レイアウトセル群の間の領域1000内に延びるように形
成される。
その後、第17C図を参照して、レイアウトセル間の第
１配線が行われる。この第１配線のパターンは、第17B
図において形成された第２配線のパターンにスルーホー
ルを介して接続するように形成される。これらの第１配
線および第２配線のパターンの形成は、第８図に示され
る論理回路図に従ってCADシステムの自動配置配線プロ
グラムにより行なわれる。
１配線が行われる。この第１配線のパターンは、第17B
図において形成された第２配線のパターンにスルーホー
ルを介して接続するように形成される。これらの第１配
線および第２配線のパターンの形成は、第８図に示され
る論理回路図に従ってCADシステムの自動配置配線プロ
グラムにより行なわれる。
最後に、第17D図に示すように、上側のレイアウトセ
ル群と下側のレイアウトセル群との間の配線領域1000を
詰めるためにコンパクション処理が行なわれる。このよ
うにして、スタンダードセル方式によるLSIのレイアウ
ト設計が行なわれる。
ル群と下側のレイアウトセル群との間の配線領域1000を
詰めるためにコンパクション処理が行なわれる。このよ
うにして、スタンダードセル方式によるLSIのレイアウ
ト設計が行なわれる。
［発明が解決しようとする課題］ 従来のスタンダードセル方式によるレイアウト設計方
法は以上のように行なわれていたので、同じ列に存在す
るレイアウトセル間の接続配線も、配線領域1000を使用
して行なわれていた。すなわち、第17D図を参照して、
同じ列に存在する回路ブロックG2のレイアウトセルと回
路ブロックG4のレイアウトセルとの間の接続配線305
も、上側レイアウトセル群と下側レイアウトセル群との
間の配線領域1000を使用して配置されている。また、上
側のレイアウトセル群に位置する回路ブロックG2のレイ
アウトセルと回路ブロックG3のレイアウトセルとの間の
接続配線309も配線領域1000を使用して行なわれてい
る。そのため、配線長が相対的に長くなり、設計された
LSIの動作速度が遅くなるという問題点があった。
法は以上のように行なわれていたので、同じ列に存在す
るレイアウトセル間の接続配線も、配線領域1000を使用
して行なわれていた。すなわち、第17D図を参照して、
同じ列に存在する回路ブロックG2のレイアウトセルと回
路ブロックG4のレイアウトセルとの間の接続配線305
も、上側レイアウトセル群と下側レイアウトセル群との
間の配線領域1000を使用して配置されている。また、上
側のレイアウトセル群に位置する回路ブロックG2のレイ
アウトセルと回路ブロックG3のレイアウトセルとの間の
接続配線309も配線領域1000を使用して行なわれてい
る。そのため、配線長が相対的に長くなり、設計された
LSIの動作速度が遅くなるという問題点があった。
そこで、この発明の目的は効率的な配線を可能にする
とともに、より高速な動作を可能にする半導体集積回路
装置のレイアウト設計方法を提供することである。
とともに、より高速な動作を可能にする半導体集積回路
装置のレイアウト設計方法を提供することである。
［課題を解決するための手段］ この発明に従った半導体集積回路装置のレイアウト設
計方法は、論理機能単位ごとに予め設計された標準レイ
アウトパターンを用いて所定の論理機能を有する半導体
集積回路装置のレイアウトを設計するものである。この
発明のレイアウト設計方法によれば、まず、所定の論理
回路図が複数個の論理機能単位に分割される。論理機能
単位の各々に対応する標準レイアウトパターンは、第１
導電型のレイアウトパターンと第２導電型のレイアウト
パターンとに分割されたレイアウトパターンとして所定
のライブラリから取出される。第１導電型のレイアウト
パターンは論理回路図に従って配置される。第２導電型
のレイアウトパターンは論理回路図に従って配置され
る。レイアウトパターンの間を接続する配線パターンは
論理回路図に従って配置される。
計方法は、論理機能単位ごとに予め設計された標準レイ
アウトパターンを用いて所定の論理機能を有する半導体
集積回路装置のレイアウトを設計するものである。この
発明のレイアウト設計方法によれば、まず、所定の論理
回路図が複数個の論理機能単位に分割される。論理機能
単位の各々に対応する標準レイアウトパターンは、第１
導電型のレイアウトパターンと第２導電型のレイアウト
パターンとに分割されたレイアウトパターンとして所定
のライブラリから取出される。第１導電型のレイアウト
パターンは論理回路図に従って配置される。第２導電型
のレイアウトパターンは論理回路図に従って配置され
る。レイアウトパターンの間を接続する配線パターンは
論理回路図に従って配置される。
［作用］ この発明においては、論理機能単位の各々に対応する
標準レイアウトパターンは第１導電型のレイアウトパタ
ーンと第２導電型のレイアウトパターンとに分割されて
いる。そのため、同一の列に存在するレイアウトパター
ン間の配線は、レイアウトパターン列の間の配線領域を
利用することなく、第１導電型のレイアウトパターンと
第２導電型のレイアウトパターンとの間の領域を利用し
て行なわれ得る。したがって、同一列内に存在するレイ
アウトパターン間の配線長を短くすることができる。そ
の結果、無駄な配線領域を最小限にし、効率的な配線が
可能となる。これにより、設計されたパターン集積回路
装置の動作速度をより高速にすることが可能になる。
標準レイアウトパターンは第１導電型のレイアウトパタ
ーンと第２導電型のレイアウトパターンとに分割されて
いる。そのため、同一の列に存在するレイアウトパター
ン間の配線は、レイアウトパターン列の間の配線領域を
利用することなく、第１導電型のレイアウトパターンと
第２導電型のレイアウトパターンとの間の領域を利用し
て行なわれ得る。したがって、同一列内に存在するレイ
アウトパターン間の配線長を短くすることができる。そ
の結果、無駄な配線領域を最小限にし、効率的な配線が
可能となる。これにより、設計されたパターン集積回路
装置の動作速度をより高速にすることが可能になる。
［実施例］ 第１図は、この発明にしたがったスタンダードセル方
式によるLSIのレイアウト設計方法の一実施例を示すフ
ローチャートである。第１図を参照して、所定の設計対
象としての論理回路図がCADシステムに入力される。こ
の実施例では第８図に示された論理回路図が一例として
入力される。次に、この論理回路図が論理機能単位、す
なわち回路ブロックG1〜G5に分割される。各論理機能単
位に対応するスタンダードセルがライブラリから導電型
式ごとのレイアウトセルとして取出される。言い換えれ
ば、各回路ブロックG1〜G5に対応する標準的なレイアウ
トパターンがｐ型のレイアウトセルとｎ型のレイアウト
セルとに分割されたパターンとしてライブラリから取出
される。
式によるLSIのレイアウト設計方法の一実施例を示すフ
ローチャートである。第１図を参照して、所定の設計対
象としての論理回路図がCADシステムに入力される。こ
の実施例では第８図に示された論理回路図が一例として
入力される。次に、この論理回路図が論理機能単位、す
なわち回路ブロックG1〜G5に分割される。各論理機能単
位に対応するスタンダードセルがライブラリから導電型
式ごとのレイアウトセルとして取出される。言い換えれ
ば、各回路ブロックG1〜G5に対応する標準的なレイアウ
トパターンがｐ型のレイアウトセルとｎ型のレイアウト
セルとに分割されたパターンとしてライブラリから取出
される。
第2A図は回路ブロックG1に対応する導電型式ごとのレ
イアウトセルを示す。回路ブロックG1に対応する標準的
なレイアウトパターンはｐ型のレイアウトセルG1Pとｎ
型のレイアウトセルG1Nとに分割されている。これらの
レイアウトセルG1P、G1Nに対応する等価回路図は第2B図
に示されている。ｐ型のレイアウトセルG1Pは３個のｐ
チャネルMOSトランジスタを含む。これらのｐチャネルM
OSトランジスタのレイアウトパターンは、４個のｐ型不
純物領域パターン10pと、３個のゲート電極パターンと
を含んでいる。ｐ型不純物領域パターン10pは、図にお
いて横方向に相互に間隔を隔てて延在し、かつ所定の幅
を有する。ゲート電極パターンはｐ型不純物領域パター
ンの間で横方向に相互に間隔を隔てている。ｎ型のレイ
アウトセルG1Nは横方向に沿って並んだ３個のｎチャネ
ルMOSトランジスタのレイアウトパターンを含んでい
る。このｎチャネルMOSトランジスタのレイアウトパタ
ーンも、ｐチャネルMOSトランジスタのレイアウトパタ
ーンと同様に４個のｎ型不純物領域パターン10nと、３
個のゲート電極パターンとを含んでいる。また、ｐ型の
レイアウトセルG1Pとｎ型のレイアウトセルG1Nは、それ
ぞれ、ｐ型不純物領域パターン10pに接続された電源配
線VDD、ｎ型不純物領域パターン10nに接続された接地配
線GNDを含んでいる。電源配線VDDおよび接地配線GND
は、ｐ型不純物領域パターン10p、ｎ型不純物領域パタ
ーン10nの延びる方向に沿って延在している。このよう
にして、回路ブロックG1に対応するレイアウトセルは、
ｐ型レイアウトセルG1Pとｎ型レイアウトセルG1Nとに分
割される。
イアウトセルを示す。回路ブロックG1に対応する標準的
なレイアウトパターンはｐ型のレイアウトセルG1Pとｎ
型のレイアウトセルG1Nとに分割されている。これらの
レイアウトセルG1P、G1Nに対応する等価回路図は第2B図
に示されている。ｐ型のレイアウトセルG1Pは３個のｐ
チャネルMOSトランジスタを含む。これらのｐチャネルM
OSトランジスタのレイアウトパターンは、４個のｐ型不
純物領域パターン10pと、３個のゲート電極パターンと
を含んでいる。ｐ型不純物領域パターン10pは、図にお
いて横方向に相互に間隔を隔てて延在し、かつ所定の幅
を有する。ゲート電極パターンはｐ型不純物領域パター
ンの間で横方向に相互に間隔を隔てている。ｎ型のレイ
アウトセルG1Nは横方向に沿って並んだ３個のｎチャネ
ルMOSトランジスタのレイアウトパターンを含んでい
る。このｎチャネルMOSトランジスタのレイアウトパタ
ーンも、ｐチャネルMOSトランジスタのレイアウトパタ
ーンと同様に４個のｎ型不純物領域パターン10nと、３
個のゲート電極パターンとを含んでいる。また、ｐ型の
レイアウトセルG1Pとｎ型のレイアウトセルG1Nは、それ
ぞれ、ｐ型不純物領域パターン10pに接続された電源配
線VDD、ｎ型不純物領域パターン10nに接続された接地配
線GNDを含んでいる。電源配線VDDおよび接地配線GND
は、ｐ型不純物領域パターン10p、ｎ型不純物領域パタ
ーン10nの延びる方向に沿って延在している。このよう
にして、回路ブロックG1に対応するレイアウトセルは、
ｐ型レイアウトセルG1Pとｎ型レイアウトセルG1Nとに分
割される。
第3A図は回路ブロックG2のレイアウトセルとして２つ
に分割されたｐ型レイアウトセルG2Pとｎ型レイアウト
セルG2Nとを示す。ｐ型レイアウトセルG2Pとｎ型レイア
ウトセルG2Nに対応する等価回路図は第3B図に示されて
いる。第2A図に示されたレイアウトセルと同様に、ｐ型
レイアウトセルG2PはｐチャネルMOSトランジスタのレイ
アウトパターンを含む。また、ｎ型レイアウトセルG2N
もｎチャネルMOSトランジスタのレイアウトパターンを
含む。ｐチャネルMOSトランジスタ、ｎチャネルMOSトラ
ンジスタのレイアウトパターンはそれぞれ、ｐ型不純物
領域パターン20p、ｎ型不純物領域パターン20nを含む。
に分割されたｐ型レイアウトセルG2Pとｎ型レイアウト
セルG2Nとを示す。ｐ型レイアウトセルG2Pとｎ型レイア
ウトセルG2Nに対応する等価回路図は第3B図に示されて
いる。第2A図に示されたレイアウトセルと同様に、ｐ型
レイアウトセルG2PはｐチャネルMOSトランジスタのレイ
アウトパターンを含む。また、ｎ型レイアウトセルG2N
もｎチャネルMOSトランジスタのレイアウトパターンを
含む。ｐチャネルMOSトランジスタ、ｎチャネルMOSトラ
ンジスタのレイアウトパターンはそれぞれ、ｐ型不純物
領域パターン20p、ｎ型不純物領域パターン20nを含む。
第4A図は回路ブロックG3（G4）のレイアウトセルとし
て分割された２つのｐ型レイアウトセルG3P（G4P）と、
ｎ型レイアウトセルG3N（G4N）を示す。ｐ型レイアウト
セルG3P（G4P）とｎ型レイアウトセルG3N（G4N）の等価
回路図は第4B図に示されている。第2A図に示されたレイ
アウトセルと同様に、ｐ型レイアウトセルG3P（G4P）、
ｎ型レイアウトセルG3N（G4N）はそれぞれ、複数個のｐ
チャネルMOSトランジスタ、ｎチャネルMOSトランジスタ
のレイアウトパターンを含む。ｐチャネルMOSトランジ
スタ、ｎチャネルMOSトランジスタのレイアウトパター
ンはそれぞれ、ｐ型不純物領域パターン30p（40p）、ｎ
型不純物領域パターン30n（40n）を含む。
て分割された２つのｐ型レイアウトセルG3P（G4P）と、
ｎ型レイアウトセルG3N（G4N）を示す。ｐ型レイアウト
セルG3P（G4P）とｎ型レイアウトセルG3N（G4N）の等価
回路図は第4B図に示されている。第2A図に示されたレイ
アウトセルと同様に、ｐ型レイアウトセルG3P（G4P）、
ｎ型レイアウトセルG3N（G4N）はそれぞれ、複数個のｐ
チャネルMOSトランジスタ、ｎチャネルMOSトランジスタ
のレイアウトパターンを含む。ｐチャネルMOSトランジ
スタ、ｎチャネルMOSトランジスタのレイアウトパター
ンはそれぞれ、ｐ型不純物領域パターン30p（40p）、ｎ
型不純物領域パターン30n（40n）を含む。
第5A図は回路ブロックG5に対応するレイアウトセルと
して分割された２つのｐ型レイアウトセルG5Pとｎ型レ
イアウトセルG5Nとを示す。ｐ型レイアウトセルG5Pとｎ
型レイアウトセルG5Nに対応する等価回路図は第5B図に
示されている。第2A図に示されたレイアウトセルと同様
にして、ｐ型レイアウトセルG5P、ｎ型レイアウトセルG
5Nはそれぞれ、複数個のｐチャネルMOSトランジスタの
レイアウトパターン、ｎチャネルMOSトランジスタのレ
イアウトパターンを含む。ｐチャネルMOSトランジスタ
のレイアウトパターン、ｎチャネルMOSトランジスタの
レイアウトパターンはそれぞれ、複数個のｐ型不純物領
域パターン51p,52p、複数個のｎ型不純物領域パターン5
1n,52nを含む。
して分割された２つのｐ型レイアウトセルG5Pとｎ型レ
イアウトセルG5Nとを示す。ｐ型レイアウトセルG5Pとｎ
型レイアウトセルG5Nに対応する等価回路図は第5B図に
示されている。第2A図に示されたレイアウトセルと同様
にして、ｐ型レイアウトセルG5P、ｎ型レイアウトセルG
5Nはそれぞれ、複数個のｐチャネルMOSトランジスタの
レイアウトパターン、ｎチャネルMOSトランジスタのレ
イアウトパターンを含む。ｐチャネルMOSトランジスタ
のレイアウトパターン、ｎチャネルMOSトランジスタの
レイアウトパターンはそれぞれ、複数個のｐ型不純物領
域パターン51p,52p、複数個のｎ型不純物領域パターン5
1n,52nを含む。
以上のように各回路ブロックG1〜G5に対応するレイア
ウトセルはｐ型のレイアウトセルとｎ型のレイアウトセ
ルに分割されてライブラリから取出される。
ウトセルはｐ型のレイアウトセルとｎ型のレイアウトセ
ルに分割されてライブラリから取出される。
次に第6A図を参照して、まず、ｐ型レイアウトセルG2
P、G3PおよびG4Pが上側の領域に配置され、ｐ型レイア
ウトセルG1PおよびG5Pが下側の領域に配置される。その
後、第6B図を参照して、ｎ型レイアウトセルG2N、G3Nお
よびG4Nがｐ型レイアウトセルG2P、G3PおよびG4Pに向か
い合うように上側の領域に配置される。また、ｎ型レイ
アウトセルG1NおよびG5Nがｐ型レイアウトセルG1Pおよ
びG5Pに向かい合うように下側の領域に配置される。
P、G3PおよびG4Pが上側の領域に配置され、ｐ型レイア
ウトセルG1PおよびG5Pが下側の領域に配置される。その
後、第6B図を参照して、ｎ型レイアウトセルG2N、G3Nお
よびG4Nがｐ型レイアウトセルG2P、G3PおよびG4Pに向か
い合うように上側の領域に配置される。また、ｎ型レイ
アウトセルG1NおよびG5Nがｐ型レイアウトセルG1Pおよ
びG5Pに向かい合うように下側の領域に配置される。
その後、第6C図に示されるように、レイアウトセル間
のゲート電極配線が行なわれる。すなわち、ｐ型レイア
ウトセルG2Pとｎ型レイアウトセルG2Nとの間にはゲート
電極配線21、22、23、24が施される。ｐ型レイアウトセ
ルG3Pとｎ型レイアウトセルG3Nとの間にはゲート電極配
線31、32、33が施される。ｐ型レイアウトセルG4Pとｎ
型レイアウトセルG4Nとの間にはゲート電極配線41、4
2、43が施される。さらに、ｐ型レイアウトセルG1Pとｎ
型レイアウトセルG1Nとの間にはゲート電極配線11、1
2、13が施される。ｐ型レイアウトセルG5Pとｎ型レイア
ウトセルG5Nとの間にはゲート電極配線51、52、53、5
4、55、56、57が施される。
のゲート電極配線が行なわれる。すなわち、ｐ型レイア
ウトセルG2Pとｎ型レイアウトセルG2Nとの間にはゲート
電極配線21、22、23、24が施される。ｐ型レイアウトセ
ルG3Pとｎ型レイアウトセルG3Nとの間にはゲート電極配
線31、32、33が施される。ｐ型レイアウトセルG4Pとｎ
型レイアウトセルG4Nとの間にはゲート電極配線41、4
2、43が施される。さらに、ｐ型レイアウトセルG1Pとｎ
型レイアウトセルG1Nとの間にはゲート電極配線11、1
2、13が施される。ｐ型レイアウトセルG5Pとｎ型レイア
ウトセルG5Nとの間にはゲート電極配線51、52、53、5
4、55、56、57が施される。
第6D図を参照して、レイアウトセル間の第１配線101
〜126が、CADシステムに入力された、第８図に示される
論理回路図に従って自動配置配線プログラムにより形成
される。
〜126が、CADシステムに入力された、第８図に示される
論理回路図に従って自動配置配線プログラムにより形成
される。
さらに、第6E図に示すように、第８図の論理回路図に
従ってCADシステムの自動配置配線プログラムにより第
１配線間を相互に接続する上層の第２配線201〜213が形
成される。
従ってCADシステムの自動配置配線プログラムにより第
１配線間を相互に接続する上層の第２配線201〜213が形
成される。
最後に、第6F図に示されるように、上側レイアウトセ
ル群と下側レイアウトセル群との間の配線領域1000と、
ｐ型レイアウトセル群とｎ型レイアウトセル群との間の
配線領域2000,3000とを詰めるためにコンパクション処
理が施される。以上のようにして、この発明に従ってス
タンダードセル方式によるLSIのレイアウト設計が行な
われる。
ル群と下側レイアウトセル群との間の配線領域1000と、
ｐ型レイアウトセル群とｎ型レイアウトセル群との間の
配線領域2000,3000とを詰めるためにコンパクション処
理が施される。以上のようにして、この発明に従ってス
タンダードセル方式によるLSIのレイアウト設計が行な
われる。
この発明の一実施例によれば、第6F図に示されるよう
に、上側のレイアウトセル群と下側のレイアウトセル群
との間の配線領域1000に形成される配線は第１配線113
と第２配線203、207のみである。従来の第17D図と本発
明の第6F図とを比較する。第17D図においては、上側の
レイアウトセル群に含まれるレイアウトセル間を接続す
る第１配線305、309は、上側のレイアウトセル群と下側
のレイアウトセル群との間の配線領域1000に形成されて
いる。一方、本発明の第6F図においては、第17D図の第
１配線305に対応する第１配線105、第17D図の第１配線3
09に対応する第１配線109はそれぞれ、ｐ型レイアウト
セル群とｎ型レイアウトセル群との間の領域2000に形成
されている。そのため、上側レイアウトセル群と下側レ
イアウトセル群との間の配線領域1000において無駄な領
域を最小限にすることが可能となる。
に、上側のレイアウトセル群と下側のレイアウトセル群
との間の配線領域1000に形成される配線は第１配線113
と第２配線203、207のみである。従来の第17D図と本発
明の第6F図とを比較する。第17D図においては、上側の
レイアウトセル群に含まれるレイアウトセル間を接続す
る第１配線305、309は、上側のレイアウトセル群と下側
のレイアウトセル群との間の配線領域1000に形成されて
いる。一方、本発明の第6F図においては、第17D図の第
１配線305に対応する第１配線105、第17D図の第１配線3
09に対応する第１配線109はそれぞれ、ｐ型レイアウト
セル群とｎ型レイアウトセル群との間の領域2000に形成
されている。そのため、上側レイアウトセル群と下側レ
イアウトセル群との間の配線領域1000において無駄な領
域を最小限にすることが可能となる。
また、第6F図において第１配線105はコンタクトホー
ルC1、C2、C3、C4を接続するためのものである。第17D
図を参照すると、第１配線305もこれらのコンタクトホ
ールC1、C2、C3、C4を相互に接続するためのものであ
る。しかしながら、第17D図においては回路ブロックG
2、G4のレイアウトセルがそれぞれ一体的に予め配置さ
れるので、これらのコンタクトホール間の接続配線は第
２配線305a、305bを通じて行なわれる。すなわち、コン
タクトホールC1、C2、C3を相互に接続するために第１配
線305cが形成され、スルーホールH1を介して第１配線30
5cに接続する第２配線305bが形成される。この第２配線
305bに回路ブロックG2のレイアウトセルの出力端子Ｑが
設けられる。一方、回路ブロックG4のレイアウトセルに
おいてはコンタクトホールC4と入力端子Ｂとを接続する
ために、第１配線305dが形成され、スルーホールH2を介
して第１配線305dに接続する第２配線305aが形成され
る。この第２配線305aに回路ブロックG4のレイアウトセ
ルの入力端子Ｂが設けられる。このように、従来のレイ
アウト設計方法によれば、各レイアウトセルに含まれる
トランジスタ間の接続は、すべて各回路ブロックのレイ
アウトセルに設けられた入力端子または出力端子を通じ
て行なわれる。そのため、余分な配線が回路ブロックの
レイアウトセル内において形成される。しかしながら、
本発明によれば、第6F図に示されるように、コンタクト
ホールC1、C2、C3、C4を接続する配線は第１配線105の
みで行なわれる。このように、本発明によれば、トラン
ジスタ間の接続において余分な配線を削除することがで
きるのでより高速な動作速度を実現することが可能にな
る。
ルC1、C2、C3、C4を接続するためのものである。第17D
図を参照すると、第１配線305もこれらのコンタクトホ
ールC1、C2、C3、C4を相互に接続するためのものであ
る。しかしながら、第17D図においては回路ブロックG
2、G4のレイアウトセルがそれぞれ一体的に予め配置さ
れるので、これらのコンタクトホール間の接続配線は第
２配線305a、305bを通じて行なわれる。すなわち、コン
タクトホールC1、C2、C3を相互に接続するために第１配
線305cが形成され、スルーホールH1を介して第１配線30
5cに接続する第２配線305bが形成される。この第２配線
305bに回路ブロックG2のレイアウトセルの出力端子Ｑが
設けられる。一方、回路ブロックG4のレイアウトセルに
おいてはコンタクトホールC4と入力端子Ｂとを接続する
ために、第１配線305dが形成され、スルーホールH2を介
して第１配線305dに接続する第２配線305aが形成され
る。この第２配線305aに回路ブロックG4のレイアウトセ
ルの入力端子Ｂが設けられる。このように、従来のレイ
アウト設計方法によれば、各レイアウトセルに含まれる
トランジスタ間の接続は、すべて各回路ブロックのレイ
アウトセルに設けられた入力端子または出力端子を通じ
て行なわれる。そのため、余分な配線が回路ブロックの
レイアウトセル内において形成される。しかしながら、
本発明によれば、第6F図に示されるように、コンタクト
ホールC1、C2、C3、C4を接続する配線は第１配線105の
みで行なわれる。このように、本発明によれば、トラン
ジスタ間の接続において余分な配線を削除することがで
きるのでより高速な動作速度を実現することが可能にな
る。
また、同様に第17D図においてコンタクトホールC5、C
6、C7の間を接続するためにスルーホールH3を介して第
２配線309a、スルーホールH4を介して第２配線309bが形
成されている。一方、本発明の第6F図においてはこれら
のコンタクトホールC5、C6、C7を接続するために第１配
線109のみが形成されている。同様にトランジスタ間の
接続において余分な配線が削除されている。
6、C7の間を接続するためにスルーホールH3を介して第
２配線309a、スルーホールH4を介して第２配線309bが形
成されている。一方、本発明の第6F図においてはこれら
のコンタクトホールC5、C6、C7を接続するために第１配
線109のみが形成されている。同様にトランジスタ間の
接続において余分な配線が削除されている。
このように上側のレイアウトセル群と下側のレイアウ
トセル群との間の配線領域1000を最小限にし、効率的な
配線が可能となる。そのため、所定の論理回路図に対応
するレイアウト設計において占有平面積の削減が可能と
なる。また、回路ブロックのレイアウトセル内において
トランジスタ間の余分な接続配線を削除することができ
るので、より高速な動作速度を実現することが可能にな
る。
トセル群との間の配線領域1000を最小限にし、効率的な
配線が可能となる。そのため、所定の論理回路図に対応
するレイアウト設計において占有平面積の削減が可能と
なる。また、回路ブロックのレイアウトセル内において
トランジスタ間の余分な接続配線を削除することができ
るので、より高速な動作速度を実現することが可能にな
る。
［発明の効果］ 以上のようにこの発明によれば、スタンダードセル方
式においてレイアウトパターンが第１導電型のレイアウ
トパターンと第２導電型のレイアウトパターンとに分割
された形態で配置される。そのため、レイアウトパター
ン間の配線が第１導電型のレイアウトパターン群と第２
導電型のレイアウトパターン群との間の領域において行
なわれ得る。したがって、無駄な配線領域を最小限にす
ることができ、効率的な配線が可能となる。これによ
り、レイアウト設計において占有平面積の削減を図るこ
とができる。さらに、トランジスタ間の接続において余
分な配線を削除することができる。そのため、より高速
な動作速度を実現することが可能になる。
式においてレイアウトパターンが第１導電型のレイアウ
トパターンと第２導電型のレイアウトパターンとに分割
された形態で配置される。そのため、レイアウトパター
ン間の配線が第１導電型のレイアウトパターン群と第２
導電型のレイアウトパターン群との間の領域において行
なわれ得る。したがって、無駄な配線領域を最小限にす
ることができ、効率的な配線が可能となる。これによ
り、レイアウト設計において占有平面積の削減を図るこ
とができる。さらに、トランジスタ間の接続において余
分な配線を削除することができる。そのため、より高速
な動作速度を実現することが可能になる。
第１図は、この発明の一実施例による半導体集積回路装
置のレイアウト設計方法を示すフローチャートである。 第2A図は回路ブロックG1の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルとを示す平面配置図であり、第
2B図はそれらのレイアウトセルに対応する等価回路図で
ある。 第3A図は回路ブロックG2の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルとを示す平面配置図であり、第
3B図はそれらのレイアウトセルに対応する等価回路図で
ある。 第4A図は回路ブロックG3（G4）の分割されたｐ型レイア
ウトセルとｎ型レイアウトセルを示す平面配置図であ
り、第4B図はそれらのレイアウトセルに対応する等価回
路図である。 第5A図は回路ブロックG5の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルを示す平面配置図であり、第5B
図はそれらのレイアウトセルに対応する等価回路図であ
る。 第6A図、第6B図、第6C図、第6D図、第6E図、第6F図は、
第１図のフローチャートに従ったレイアウトセルの配置
工程およびレイアウトセル間の配線工程を順に示す平面
配置図である。 第７図は、従来の半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。 第８図は、従来およびこの発明の実施例において設計対
象として用いられる論理回路図である。 第９図は、第８図の回路ブロックG2を示す内部論理回路
図である。 第10図は、第８図の回路ブロックG5を示す内部論理回路
図である 第11図は、第８図の論理回路図を論理ゲートレベルで示
す論理回路図である。 第12図は、第８図の論理回路図をトランジスタレベルで
示す回路図である。 第13A図は従来のスタンダードセル方式において用いら
れる回路ブロックG1のレイアウトセルを示す平面配置図
であり、第13B図はそのレイアウトセルに対応する等価
回路図である。 第14A図は従来のスタンダードセル方式において用いら
れる回路ブロックG2のレイアウトセルを示す平面配置図
であり、第14B図はそのレイアウトセルに対応する等価
回路図てある。 第15A図は従来のスタンダードセル方式において用いら
れる回路ブロックG3（G4）のレイアウトセルを示す平面
配置図であり、第15B図はそのレイアウトセルに対応す
る等価回路図である。 第16A図は従来のスタンダードセル方式において用いら
れる回路ブロックG5のレイアウトセルを示す平面配置図
であり、第16B図はそのレイアウトセルに対応する等価
回路図である。 第17A図、第17B図、第17C図、第17D図は、第７図に従っ
た従来のレイアウトセルの配置工程とレイアウトセル間
の配線工程を順に示す平面配置図である。 図において、G1P、G2P、G3P、G4P、G5Pはｐ型レイアウ
トセル、G1N、G2N、G3N、G4N、G5Nはｎ型レイアウトセ
ルを示す。 なお、各図中同一符号は同一または相当部分を示す。
置のレイアウト設計方法を示すフローチャートである。 第2A図は回路ブロックG1の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルとを示す平面配置図であり、第
2B図はそれらのレイアウトセルに対応する等価回路図で
ある。 第3A図は回路ブロックG2の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルとを示す平面配置図であり、第
3B図はそれらのレイアウトセルに対応する等価回路図で
ある。 第4A図は回路ブロックG3（G4）の分割されたｐ型レイア
ウトセルとｎ型レイアウトセルを示す平面配置図であ
り、第4B図はそれらのレイアウトセルに対応する等価回
路図である。 第5A図は回路ブロックG5の分割されたｐ型レイアウトセ
ルとｎ型レイアウトセルを示す平面配置図であり、第5B
図はそれらのレイアウトセルに対応する等価回路図であ
る。 第6A図、第6B図、第6C図、第6D図、第6E図、第6F図は、
第１図のフローチャートに従ったレイアウトセルの配置
工程およびレイアウトセル間の配線工程を順に示す平面
配置図である。 第７図は、従来の半導体集積回路装置のレイアウト設計
方法を示すフローチャートである。 第８図は、従来およびこの発明の実施例において設計対
象として用いられる論理回路図である。 第９図は、第８図の回路ブロックG2を示す内部論理回路
図である。 第10図は、第８図の回路ブロックG5を示す内部論理回路
図である 第11図は、第８図の論理回路図を論理ゲートレベルで示
す論理回路図である。 第12図は、第８図の論理回路図をトランジスタレベルで
示す回路図である。 第13A図は従来のスタンダードセル方式において用いら
れる回路ブロックG1のレイアウトセルを示す平面配置図
であり、第13B図はそのレイアウトセルに対応する等価
回路図である。 第14A図は従来のスタンダードセル方式において用いら
れる回路ブロックG2のレイアウトセルを示す平面配置図
であり、第14B図はそのレイアウトセルに対応する等価
回路図てある。 第15A図は従来のスタンダードセル方式において用いら
れる回路ブロックG3（G4）のレイアウトセルを示す平面
配置図であり、第15B図はそのレイアウトセルに対応す
る等価回路図である。 第16A図は従来のスタンダードセル方式において用いら
れる回路ブロックG5のレイアウトセルを示す平面配置図
であり、第16B図はそのレイアウトセルに対応する等価
回路図である。 第17A図、第17B図、第17C図、第17D図は、第７図に従っ
た従来のレイアウトセルの配置工程とレイアウトセル間
の配線工程を順に示す平面配置図である。 図において、G1P、G2P、G3P、G4P、G5Pはｐ型レイアウ
トセル、G1N、G2N、G3N、G4N、G5Nはｎ型レイアウトセ
ルを示す。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】論理機能単位ごとに予め設計された標準レ
イアウトパターンを用いて所定の論理機能を有する半導
体集積回路装置のレイアウトを設計する半導体集積回路
装置のレイアウト設計方法であって、 所定の論理回路図を複数個の前記論理機能単位に分割す
る工程と、 前記論理機能単位の各々に対応する前記標準レイアウト
パターンを第１導電型のレイアウトパターンと第２導電
型のレイアウトパターンとに分割されたレイアウトパタ
ーンとして所定のライブラリから取出す工程と、 前記論理回路図に従って前記第１導電型のレイアウトパ
ターンを配置する工程と、 前記論理回路図に従って前記第２導電型のレイアウトパ
ターンを配置する工程と、 前記論理回路図に従って前記レイアウトパターンの間を
接続する配線パターンを配置する工程とを備えた、半導
体集積回路装置のレイアウト設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281031A JP3017789B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体集積回路装置のレイアウト設計方法 |
| US07/777,704 US5365454A (en) | 1990-10-18 | 1991-10-17 | Layout designing method for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281031A JP3017789B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体集積回路装置のレイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
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