JPS63187648A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
- Publication number
- JPS63187648A JPS63187648A JP62020166A JP2016687A JPS63187648A JP S63187648 A JPS63187648 A JP S63187648A JP 62020166 A JP62020166 A JP 62020166A JP 2016687 A JP2016687 A JP 2016687A JP S63187648 A JPS63187648 A JP S63187648A
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- JP
- Japan
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- gate
- gate array
- rows
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- Pending
Links
- 235000012431 wafers Nutrition 0.000 abstract description 26
- 238000000034 method Methods 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲート敷き詰め方式のゲートアレイに係り
、１与に、ゲートアレイのマザーウェハ」二に形成され
ろゲート列を、長さの異なるゲート列で構成したゲート
敷き詰め方式のゲートアレイに関するものである。
、１与に、ゲートアレイのマザーウェハ」二に形成され
ろゲート列を、長さの異なるゲート列で構成したゲート
敷き詰め方式のゲートアレイに関するものである。
近年、ゲートアレイによるカスタムＬＳＩの開発が盛ん
に行われている。しかし、このようなカスタムＬＳＩは
、フルカスタムＬＳＩと上ヒ申交して集積度が低く、コ
スト高となる欠点があった。
に行われている。しかし、このようなカスタムＬＳＩは
、フルカスタムＬＳＩと上ヒ申交して集積度が低く、コ
スト高となる欠点があった。
このような欠点を解決するために考えられたのがゲート
敷き詰め方式によるゲートアレイである。
敷き詰め方式によるゲートアレイである。
これは、予め、配線チャンネルを設けずにゲート列を設
けておくものであり、集積度がかなり改善される。この
ようなデート敷き詰め方式のゲートアレイは、例えば、
ｒｌＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔ
ａｔｅ Ｃ４ｒｃｕｉｔｓＪ Ｖ○Ｌ、５Ｃ−２０，１
９８５、（ＰＰ、４６９−４８０）や「日経マイクロデ
バイス」７月号（１９８６）、（ＰＰ、１１１−１２６
）に記載されているように公知である。
けておくものであり、集積度がかなり改善される。この
ようなデート敷き詰め方式のゲートアレイは、例えば、
ｒｌＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔ
ａｔｅ Ｃ４ｒｃｕｉｔｓＪ Ｖ○Ｌ、５Ｃ−２０，１
９８５、（ＰＰ、４６９−４８０）や「日経マイクロデ
バイス」７月号（１９８６）、（ＰＰ、１１１−１２６
）に記載されているように公知である。
第４図は、上記のような従来のゲート敷き詰め方式によ
るゲートアレイのマザーウェハを−ｔａＢ拡大して図示
したものである。図において、１０はチップ、１１は合
わせマーク、１２はＰＭＯＳトランジスタ領域、１３は
ＮＭＯＳトランジスタ領域、１４はスクライブラインで
ある。第４図では、入出力セルおよびパッドを図示して
ないが、これらは、ＰＭＯ３Ｉ−ランジスタ領域１２や
ＮＭＯＳトランジスタ領域１３を使用して形成するもの
である。そして、これらは、チップ１０の周辺に配設す
る場合と、上記のようなゲート敷き詰め方式ではない従
来のゲートアレイ、すなわち、予め、配線チャンネルを
確保しておく方式の様に、入出力セルを固定して配設し
ておく場合との２つの方式がある。また第４図に示した
ような従来のゲート敷き詰め方式によるゲートアレイに
おいては、そのマザーウェハ上に形成されるチップ寸法
（ゲート容量）が全て同一なので、このチップ寸法（ゲ
ート容量）毎にマザーウェハが存在し、マザーウェハ毎
に合わせマーク１１ （製造工程でウェハとレチクルと
の整合をとるためのもので、勿論、電子ビーム直接描画
の時の合わせマークであってもよい。）を設け、ダイバ
イダイ （ｄｉｅ ｂｙ ｃｌｉｅ）で露光を行ってい
た。
るゲートアレイのマザーウェハを−ｔａＢ拡大して図示
したものである。図において、１０はチップ、１１は合
わせマーク、１２はＰＭＯＳトランジスタ領域、１３は
ＮＭＯＳトランジスタ領域、１４はスクライブラインで
ある。第４図では、入出力セルおよびパッドを図示して
ないが、これらは、ＰＭＯ３Ｉ−ランジスタ領域１２や
ＮＭＯＳトランジスタ領域１３を使用して形成するもの
である。そして、これらは、チップ１０の周辺に配設す
る場合と、上記のようなゲート敷き詰め方式ではない従
来のゲートアレイ、すなわち、予め、配線チャンネルを
確保しておく方式の様に、入出力セルを固定して配設し
ておく場合との２つの方式がある。また第４図に示した
ような従来のゲート敷き詰め方式によるゲートアレイに
おいては、そのマザーウェハ上に形成されるチップ寸法
（ゲート容量）が全て同一なので、このチップ寸法（ゲ
ート容量）毎にマザーウェハが存在し、マザーウェハ毎
に合わせマーク１１ （製造工程でウェハとレチクルと
の整合をとるためのもので、勿論、電子ビーム直接描画
の時の合わせマークであってもよい。）を設け、ダイバ
イダイ （ｄｉｅ ｂｙ ｃｌｉｅ）で露光を行ってい
た。
上記ように、従来のゲ・−ト敷き詰め方式によるゲート
アレイのマザーウェハにおいては、全て同一寸法のチッ
プが１つのマザーウェハ上に多数形成されたチップ寸法
固定のものである。したがって、このようなものでは、
チップ寸法毎に、マザーウェハを見込生産しておき、需
要者の要求に合わせて選択し、コンタクト及び配線工程
を施し、所望の回路動作をするチップを実現することに
なる。しかし、ゲートアレイは、開発期間が短いことを
特長の１つにしているため、要求があった時、常に必要
なマザーウェハを利用できるようにしておく必要があり
、そのため、マザーウェハを見込生産し、綿密な在庫管
理を行うため、コスト高になるなど、経済効果の点で問
題があった。
アレイのマザーウェハにおいては、全て同一寸法のチッ
プが１つのマザーウェハ上に多数形成されたチップ寸法
固定のものである。したがって、このようなものでは、
チップ寸法毎に、マザーウェハを見込生産しておき、需
要者の要求に合わせて選択し、コンタクト及び配線工程
を施し、所望の回路動作をするチップを実現することに
なる。しかし、ゲートアレイは、開発期間が短いことを
特長の１つにしているため、要求があった時、常に必要
なマザーウェハを利用できるようにしておく必要があり
、そのため、マザーウェハを見込生産し、綿密な在庫管
理を行うため、コスト高になるなど、経済効果の点で問
題があった。
この発明は、上記のような従来の問題を解決するために
なされたものであり、チップ寸法毎にマザーウェハを不
要とし、必要なマザーウェハを１種類として、ゲートア
レイを安価にし、かつ集積度を向上させることを目的と
したものである。
なされたものであり、チップ寸法毎にマザーウェハを不
要とし、必要なマザーウェハを１種類として、ゲートア
レイを安価にし、かつ集積度を向上させることを目的と
したものである。
Ｃ問題点を解決するための手段及び作用〕上記の目的を
達成するため、この発明は、ゲート敷き詰め方式のゲー
トアレイにおいて、前記ゲートアレイのマザーウェハ上
に形成されるゲート列を、２以上の長さの異なるゲート
列で構成したものである。そして、上記ゲート列の一部
分を、合わせマーク領域にすると共に、この合わせマー
ク領域上をスクライブラインとしたものである。
達成するため、この発明は、ゲート敷き詰め方式のゲー
トアレイにおいて、前記ゲートアレイのマザーウェハ上
に形成されるゲート列を、２以上の長さの異なるゲート
列で構成したものである。そして、上記ゲート列の一部
分を、合わせマーク領域にすると共に、この合わせマー
ク領域上をスクライブラインとしたものである。
このようにすれば、チップ毎にマザーウェハを用意する
必要がな（なり、必要なマザーウェハを１種類にするこ
とができる。
必要がな（なり、必要なマザーウェハを１種類にするこ
とができる。
以下、この発明の実施例を図面に基づいて説明する。第
１図及至第３図は、この発明の実施例であるゲート敷き
詰め方式によるゲートアレイを示す図であり、第１図は
マザーウェハの一部拡大図、第２図は、マザーウェハの
第１図とは異なる部分の一部拡大図、第３図は第１図の
合わせマーク付近の拡大図である。図において、１はチ
ップ、２は合わせマーク領域、３はＰＭＯＳトランジス
タ領域、４はＮＭＯ３）ランジスタｊＦ４域、５はスク
ライブライン、１０はＮ型ウェル、１１はＰ型ウェル、
１２はＰＭＯＳトランジスタの拡散領域、１３はＮＭＯ
Ｓトランジスタの拡散領域、１４はＰＭＯ３ｈランジス
タのゲート電極材、１５はＮＭＯ３）ランジスタのゲー
ト電極材である。
１図及至第３図は、この発明の実施例であるゲート敷き
詰め方式によるゲートアレイを示す図であり、第１図は
マザーウェハの一部拡大図、第２図は、マザーウェハの
第１図とは異なる部分の一部拡大図、第３図は第１図の
合わせマーク付近の拡大図である。図において、１はチ
ップ、２は合わせマーク領域、３はＰＭＯＳトランジス
タ領域、４はＮＭＯ３）ランジスタｊＦ４域、５はスク
ライブライン、１０はＮ型ウェル、１１はＰ型ウェル、
１２はＰＭＯＳトランジスタの拡散領域、１３はＮＭＯ
Ｓトランジスタの拡散領域、１４はＰＭＯ３ｈランジス
タのゲート電極材、１５はＮＭＯ３）ランジスタのゲー
ト電極材である。
図から明らかなように、ＰＭＯＳトランジスタ領域３と
ＮＭＯ３Ｉ−ランジスタ領域４とを交互に設けてゲート
列を構成している。また、１つのゲート列内には、トラ
ンジスタが複数個形成されており、ゲート列の長さは、
長いものと短いものとが交互に形成されている。
ＮＭＯ３Ｉ−ランジスタ領域４とを交互に設けてゲート
列を構成している。また、１つのゲート列内には、トラ
ンジスタが複数個形成されており、ゲート列の長さは、
長いものと短いものとが交互に形成されている。
第１図のＡ、は長いゲート列の長さであり、１２は短い
デート列の長さである。このゲート列の長さら及びβ２
は、単なる１例であって、−１’Ｇ的には、ゲート列の
長さがそれぞれ１１．１２、ｐ、−−−（Ｉ！、＞ｘ２
＞ｘ、・・・）のように、複数種類あってもよい。この
実施例においては、１１の長さを有するゲート列と、β
２の長さを有するゲート列（β１ 〉β２）とを設けた
場合を示しており、長さ１２のゲート列、すなわち、短
いゲート列のうちの幾つかをつぶして合わせマーク２を
配列しである。また、スクライプライン５は、この合わ
せマーク２を配列しである領域を通るように設定するも
のである。
デート列の長さである。このゲート列の長さら及びβ２
は、単なる１例であって、−１’Ｇ的には、ゲート列の
長さがそれぞれ１１．１２、ｐ、−−−（Ｉ！、＞ｘ２
＞ｘ、・・・）のように、複数種類あってもよい。この
実施例においては、１１の長さを有するゲート列と、β
２の長さを有するゲート列（β１ 〉β２）とを設けた
場合を示しており、長さ１２のゲート列、すなわち、短
いゲート列のうちの幾つかをつぶして合わせマーク２を
配列しである。また、スクライプライン５は、この合わ
せマーク２を配列しである領域を通るように設定するも
のである。
次に、上記実施例におけるゲートアレイの製造工程につ
いて説明する。このゲートアレイを製造するには、大別
して２つの工程がある。その１つは、マザーウェハの製
作工程であり、他の１つは、必要な回路を実現するため
のコンタクトや配線加工をするパーソナライズ工程であ
る。これらの工程について次に詳細に説明する。
いて説明する。このゲートアレイを製造するには、大別
して２つの工程がある。その１つは、マザーウェハの製
作工程であり、他の１つは、必要な回路を実現するため
のコンタクトや配線加工をするパーソナライズ工程であ
る。これらの工程について次に詳細に説明する。
（１）マザーウェハの製作工程
先ず、光学的な縮少投影露光において、チップサイズに
関係なく、レチクルの有効面積一杯に合わせを行う。そ
のため、第１図に示した合わせマーク領域２は、１回の
合わせに、Ｘ方向、Ｙ方向で各１個あればよい。しかし
、合わせ装置の種類によっては、３００Ｘ３５０μのエ
リアが必要であり、１つのトランジスタ領域の幅（トラ
ンジスタのゲート幅に依存する）では不足する。このた
め、第２図に示したように、１つの合わせマーク領域２
ｂを、通常の合わせマーク領域２ａより広く必要とする
場合がある。マザーウェハの製作には、数回の合わせが
必要であるため、合わせ領域２としては、通常の工程で
は、１度使用したものもその後の工程で使用することも
あるが、それでも最低３Ｍｉ、Ｘ方向、Ｙ方向あるので
、６領域確保しておく必要がある。この場合、重要なこ
とは、パーソナライズ工程で最初にコンタクトの合わせ
を行うが、その時の合わせマークを、使用しなかった合
わせマーク領域２に適当に配設しておくことである。多
層配線の場合は、この時点で合わせマーク領域２は、全
部使用せずに、第２番目のコンタクトや第３番目のコン
タクト等の合わせのために残しておく必要がある。
関係なく、レチクルの有効面積一杯に合わせを行う。そ
のため、第１図に示した合わせマーク領域２は、１回の
合わせに、Ｘ方向、Ｙ方向で各１個あればよい。しかし
、合わせ装置の種類によっては、３００Ｘ３５０μのエ
リアが必要であり、１つのトランジスタ領域の幅（トラ
ンジスタのゲート幅に依存する）では不足する。このた
め、第２図に示したように、１つの合わせマーク領域２
ｂを、通常の合わせマーク領域２ａより広く必要とする
場合がある。マザーウェハの製作には、数回の合わせが
必要であるため、合わせ領域２としては、通常の工程で
は、１度使用したものもその後の工程で使用することも
あるが、それでも最低３Ｍｉ、Ｘ方向、Ｙ方向あるので
、６領域確保しておく必要がある。この場合、重要なこ
とは、パーソナライズ工程で最初にコンタクトの合わせ
を行うが、その時の合わせマークを、使用しなかった合
わせマーク領域２に適当に配設しておくことである。多
層配線の場合は、この時点で合わせマーク領域２は、全
部使用せずに、第２番目のコンタクトや第３番目のコン
タクト等の合わせのために残しておく必要がある。
（２） バーソナライズ工程
パーソナライズ工程においては、１つのレチクルの有効
面積内に、１個以上のチップが入る場合もあるが、基本
的には、１つのチップ間で合わせが出来るように考える
ｌ・要がある。即ち、各チップで同じ位置に合わせマー
クがくるようにする必要がある。したがって、合わせマ
ーク領域２のパーソナライズ工程に必要なもの（コンタ
クト以降）の位置が、各チップ内で同じところに出現す
ることになる。また、設計段階では、使用可能な合わせ
マーク領域２のピッチを基準に、チップサイズを決定す
ることになる。チップ内の回路配線パターンを実現する
設計は、この合わせマークの領域を回避して行う。合理
的な合わせマークの寸法は、通常、バンドから切り代を
入れた場合、６００μｍかそれ以下が適当であり、これ
はゲーＩ・列の長さく数朋程度）より短いため、ゲート
列の長さを２つ以上に分ける方が設計に使用できるトラ
ンジスタが増加するので良い。また、チップを切断する
時に、数ｍｍもあるゲート列を切るわけにはいかないの
で、ゲート列の長さの短いものを必要とする。例えば、
第１図のように、ゲート列の長さをｌＩ、Ｉ！ｚ （
ｊ！＋ ＞β２ ）とした構成にする必要がある。こ
の場合、合わせマーク２は、長さ！！２の短いゲート列
に設けるものである。
面積内に、１個以上のチップが入る場合もあるが、基本
的には、１つのチップ間で合わせが出来るように考える
ｌ・要がある。即ち、各チップで同じ位置に合わせマー
クがくるようにする必要がある。したがって、合わせマ
ーク領域２のパーソナライズ工程に必要なもの（コンタ
クト以降）の位置が、各チップ内で同じところに出現す
ることになる。また、設計段階では、使用可能な合わせ
マーク領域２のピッチを基準に、チップサイズを決定す
ることになる。チップ内の回路配線パターンを実現する
設計は、この合わせマークの領域を回避して行う。合理
的な合わせマークの寸法は、通常、バンドから切り代を
入れた場合、６００μｍかそれ以下が適当であり、これ
はゲーＩ・列の長さく数朋程度）より短いため、ゲート
列の長さを２つ以上に分ける方が設計に使用できるトラ
ンジスタが増加するので良い。また、チップを切断する
時に、数ｍｍもあるゲート列を切るわけにはいかないの
で、ゲート列の長さの短いものを必要とする。例えば、
第１図のように、ゲート列の長さをｌＩ、Ｉ！ｚ （
ｊ！＋ ＞β２ ）とした構成にする必要がある。こ
の場合、合わせマーク２は、長さ！！２の短いゲート列
に設けるものである。
また、スクライブライン５ （チップ間の境界線）は、
もちろん、合わせマーク領域上にもってくれば、ゲート
列の有効活用ができるものである。
もちろん、合わせマーク領域上にもってくれば、ゲート
列の有効活用ができるものである。
なお、上記の場合は、ゲート列の長さをβ、、１２ Ｃ
１，＞β２）のように長短２種類とした場合について説
明したが、これは、１１．１２．１３−・（β１ 〉β
２〉！！３・・−）のように多数の長さの異なるゲート
列で構成してもよいことは上記のとおりである。
１，＞β２）のように長短２種類とした場合について説
明したが、これは、１１．１２．１３−・（β１ 〉β
２〉！！３・・−）のように多数の長さの異なるゲート
列で構成してもよいことは上記のとおりである。
以上説明したように、この発明によれば、ゲート敷き詰
め方式のゲートアレイにおいて、マザーウェハ上に形成
されるゲート列を長さの異なる２以上のゲート列で形成
したので、次のような効果がある。
め方式のゲートアレイにおいて、マザーウェハ上に形成
されるゲート列を長さの異なる２以上のゲート列で形成
したので、次のような効果がある。
即ち、チップ寸法毎にマザーウェハを用意する必要がな
いため、従来のような綿密な在庫管理も不要となり、安
価なゲートアレイができる。
いため、従来のような綿密な在庫管理も不要となり、安
価なゲートアレイができる。
また長さの短いゲート列上に合わせマークを配設でき、
また、合わせマーク領域上をスクライブラインとしたの
で、ゲート列を有効に活用でき、集積度を向上できる。
また、合わせマーク領域上をスクライブラインとしたの
で、ゲート列を有効に活用でき、集積度を向上できる。
第１図及至第３図はこの発明の実施例であるゲート敷き
詰め方式のゲートアレイを示す図であり、第１図はマザ
ーウェハの一部分を拡大した図、第２図はマザーウェハ
の、第１図とは異なる部分を拡大した図、第３図は第１
図の合わせマーク付近を拡大した図。第４図は従来のゲ
ートアレイを示す図である。 １・−チップ ２・・・合わせマーク領域３・・・
ＰＭＯＳトランジスタ領域 ４、−Ｎ Ｍ ＯＳ Ｉ−ランジスタ領域５−・・スク
ライブライン １０−Ｎ型ウェル １１・−Ｐ型ウェル １２−・・ＰＭＯＳトランジスタの拡散領域１３−−Ｎ
ＭＯ３）ランジスタの拡散領域１４−・・ＰＭＯ３）ラ
ンジスタのゲート電極材１５−・ＮＭＯ３Ｉ−ランジス
タのゲー ト電極材特許出願人 富士ゼロックス株式
会社代理人弁理士 山 谷 晧 榮 第４図
詰め方式のゲートアレイを示す図であり、第１図はマザ
ーウェハの一部分を拡大した図、第２図はマザーウェハ
の、第１図とは異なる部分を拡大した図、第３図は第１
図の合わせマーク付近を拡大した図。第４図は従来のゲ
ートアレイを示す図である。 １・−チップ ２・・・合わせマーク領域３・・・
ＰＭＯＳトランジスタ領域 ４、−Ｎ Ｍ ＯＳ Ｉ−ランジスタ領域５−・・スク
ライブライン １０−Ｎ型ウェル １１・−Ｐ型ウェル １２−・・ＰＭＯＳトランジスタの拡散領域１３−−Ｎ
ＭＯ３）ランジスタの拡散領域１４−・・ＰＭＯ３）ラ
ンジスタのゲート電極材１５−・ＮＭＯ３Ｉ−ランジス
タのゲー ト電極材特許出願人 富士ゼロックス株式
会社代理人弁理士 山 谷 晧 榮 第４図
Claims (3)
- （１）ゲート敷き詰め方式のゲートアレイにおいて、前
記ゲートアレイのマザーウェハ上に形成されるゲート列
を、２以上の長さの異なるゲート列で構成したことを特
徴とするゲートアレイ。 - （２）上記ゲート列の１部分を合わせマーク領域とした
ことを特徴とする特許請求の範囲第１項記載のゲートア
レイ。 - （３）上記合わせマーク領域上をスクライブラインとし
たことを特徴とする特許請求の範囲第２項記載のゲート
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020166A JPS63187648A (ja) | 1987-01-30 | 1987-01-30 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020166A JPS63187648A (ja) | 1987-01-30 | 1987-01-30 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187648A true JPS63187648A (ja) | 1988-08-03 |
Family
ID=12019577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020166A Pending JPS63187648A (ja) | 1987-01-30 | 1987-01-30 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022164A (ja) * | 1988-06-13 | 1990-01-08 | Nec Corp | 集積回路 |
| EP0360596A1 (en) * | 1988-09-20 | 1990-03-28 | Matsushita Electronics Corporation | Semiconductor integrated circuit and manufacturing method thereof |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
-
1987
- 1987-01-30 JP JP62020166A patent/JPS63187648A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022164A (ja) * | 1988-06-13 | 1990-01-08 | Nec Corp | 集積回路 |
| EP0360596A1 (en) * | 1988-09-20 | 1990-03-28 | Matsushita Electronics Corporation | Semiconductor integrated circuit and manufacturing method thereof |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
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