JPH022164A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH022164A JPH022164A JP14618188A JP14618188A JPH022164A JP H022164 A JPH022164 A JP H022164A JP 14618188 A JP14618188 A JP 14618188A JP 14618188 A JP14618188 A JP 14618188A JP H022164 A JPH022164 A JP H022164A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- chip
- integrated circuit
- region
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 11
- 239000008188 pellet Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス集積回路に関し、特に同一の
半導体ウェハー上にマスタースライス法により形成され
た異なる機能、性能をもつ複数種類の半導体チップの中
の少なくとも一つを組み込んで構成されたマスタースラ
イス集積回路に関する。
半導体ウェハー上にマスタースライス法により形成され
た異なる機能、性能をもつ複数種類の半導体チップの中
の少なくとも一つを組み込んで構成されたマスタースラ
イス集積回路に関する。
従来、この種のマスタースライス集積回路は、−枚の半
導体ウェハー上に機能、性能、素子規模の異なる多品種
の半導体チップを形成する場合、半導体基板上に同一の
素子構成をもつ素子領域を形成した後、これを下地に配
線工程において異なる配線パターンを二つ以上組み合わ
せたマスクにより配線する、いわゆるマスタースライス
法により形成していた。
導体ウェハー上に機能、性能、素子規模の異なる多品種
の半導体チップを形成する場合、半導体基板上に同一の
素子構成をもつ素子領域を形成した後、これを下地に配
線工程において異なる配線パターンを二つ以上組み合わ
せたマスクにより配線する、いわゆるマスタースライス
法により形成していた。
例えば、第３図に示すように素子領域が全て同一である
チップ２ａの内部回路３ａとチップ２ｂの内部回路３ｂ
をチップ間領域４を横切る配線５で接続することにより
チップ１個で集積できる素子規模以上のマスタースライ
ス集積回路９を形成している。
チップ２ａの内部回路３ａとチップ２ｂの内部回路３ｂ
をチップ間領域４を横切る配線５で接続することにより
チップ１個で集積できる素子規模以上のマスタースライ
ス集積回路９を形成している。
上述した従来のマスタースライス集積回路は、同一の素
子構成をもった素子領域のチップを単位チップとしてス
クライブ可能としており、複数チップを配線で接続して
一つの集積回路を形成している場合、それぞれの半導体
ペレットに分離するスクライブ工程において複数チップ
間を接続する配線が認識しずらく、スクライブする位置
を間違いやすいという欠点があった。
子構成をもった素子領域のチップを単位チップとしてス
クライブ可能としており、複数チップを配線で接続して
一つの集積回路を形成している場合、それぞれの半導体
ペレットに分離するスクライブ工程において複数チップ
間を接続する配線が認識しずらく、スクライブする位置
を間違いやすいという欠点があった。
本発明は、一種もしくは多種類の素子構成をもったチッ
プを有し、複数チップで集積回路を構成するマスタース
ライス集積回路において、前記複数チップ間を区切る領
域を幅広の導電体で覆うことから成っている。
プを有し、複数チップで集積回路を構成するマスタース
ライス集積回路において、前記複数チップ間を区切る領
域を幅広の導電体で覆うことから成っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体ウェ
ハーの平面図である。
ハーの平面図である。
一つの半導体ウェハー１上には、いわゆるマスタースラ
イス法により同一の素子構成をもつ複数の素子領域が形
成されこれを下地にしてチップ２ａの内部回路３ａとチ
ップ２ｂの内部回路３ｂをチップ間領域４を横切る配線
５で接続することによりチップ１個で集積できる素子規
模以上のマスタースライス集積回路６を形成している。
イス法により同一の素子構成をもつ複数の素子領域が形
成されこれを下地にしてチップ２ａの内部回路３ａとチ
ップ２ｂの内部回路３ｂをチップ間領域４を横切る配線
５で接続することによりチップ１個で集積できる素子規
模以上のマスタースライス集積回路６を形成している。
さらに、内部回路３ａ、３ｂに接続されない幅広の配線
７がチップ間領域４を覆っている為、スクライブ工程に
おいて、これらの集積回路は複数チップで構成されてい
ることを確実に認識でき、スクライブ位置を間違うこと
がない。
７がチップ間領域４を覆っている為、スクライブ工程に
おいて、これらの集積回路は複数チップで構成されてい
ることを確実に認識でき、スクライブ位置を間違うこと
がない。
第２図は本発明の実施例２を示す半導体ウェハーの平面
図である。
図である。
この実施例では電源配線をチップ間を覆う幅広の配線と
しているため、共通インピーダンスを低減するという利
点がある。
しているため、共通インピーダンスを低減するという利
点がある。
以上説明したように本発明は、マスタースライス法によ
って形成された複数チップで構成された集積回路のチッ
プ間を幅広の配線で覆うことにより、スクライブ工程に
おいてスクライブ位置を確実に認識できる効果がある。
って形成された複数チップで構成された集積回路のチッ
プ間を幅広の配線で覆うことにより、スクライブ工程に
おいてスクライブ位置を確実に認識できる効果がある。
第１図は本発明の一実施例を説明する為の半導体ウェハ
ーの平面図、第２図は本発明の第２の実施例を示す半導
体ウェハーの平面図、第３図は従来のマスタースライス
集積回路の一例を説明するための半導体ウェハーの平面
図である。 １・・・・・・半導体ウェハー’２ａ、２ｂ・・・・・
・チップ、３ａ、３ｂ・・・・・・内部回路、４・・・
・・・チップ間領域、５・・・・・・チップ間配線、６
，９・・・・・・マスタースライス集積回路、７・・・
・・・幅広配線、８・・・・・・ポンディングパッド。 代理人 弁理士 内 原 晋 ］ＩＴ￥］
ーの平面図、第２図は本発明の第２の実施例を示す半導
体ウェハーの平面図、第３図は従来のマスタースライス
集積回路の一例を説明するための半導体ウェハーの平面
図である。 １・・・・・・半導体ウェハー’２ａ、２ｂ・・・・・
・チップ、３ａ、３ｂ・・・・・・内部回路、４・・・
・・・チップ間領域、５・・・・・・チップ間配線、６
，９・・・・・・マスタースライス集積回路、７・・・
・・・幅広配線、８・・・・・・ポンディングパッド。 代理人 弁理士 内 原 晋 ］ＩＴ￥］
Claims (1)
- 一種もしくは多種類の素子構成をもったチップを有し、
複数チップで集積回路を構成するマスタースライス集積
回路において、前記チップ間を区切る領域を幅広の導電
体で覆ったことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618188A JPH022164A (ja) | 1988-06-13 | 1988-06-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618188A JPH022164A (ja) | 1988-06-13 | 1988-06-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022164A true JPH022164A (ja) | 1990-01-08 |
Family
ID=15401967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14618188A Pending JPH022164A (ja) | 1988-06-13 | 1988-06-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022164A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197151A (ja) * | 1983-04-22 | 1984-11-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS62156833A (ja) * | 1985-12-28 | 1987-07-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63187648A (ja) * | 1987-01-30 | 1988-08-03 | Fuji Xerox Co Ltd | ゲ−トアレイ |
-
1988
- 1988-06-13 JP JP14618188A patent/JPH022164A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197151A (ja) * | 1983-04-22 | 1984-11-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS62156833A (ja) * | 1985-12-28 | 1987-07-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63187648A (ja) * | 1987-01-30 | 1988-08-03 | Fuji Xerox Co Ltd | ゲ−トアレイ |
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