JPH0758725B2 - 半導体ウェハ - Google Patents
半導体ウェハInfo
- Publication number
- JPH0758725B2 JPH0758725B2 JP958290A JP958290A JPH0758725B2 JP H0758725 B2 JPH0758725 B2 JP H0758725B2 JP 958290 A JP958290 A JP 958290A JP 958290 A JP958290 A JP 958290A JP H0758725 B2 JPH0758725 B2 JP H0758725B2
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- JP
- Japan
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- integrated circuit
- test
- semiconductor wafer
- die sort
- dicing line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Dicing (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体ウェハに係り、特に集積回路パターン
が形成された状態の半導体ウェハに関する。
が形成された状態の半導体ウェハに関する。
（従来の技術） 第３図は、集積回路パターンが形成された状態の従来の
半導体ウェハの一部を示しており、31はダイシングライ
ンの領域、32…は上記ダイシングラインによって個々の
集積回路チップに分割されるチップ領域、33…は各チッ
プ領域32…上に複数個形成されているパッドである。
半導体ウェハの一部を示しており、31はダイシングライ
ンの領域、32…は上記ダイシングラインによって個々の
集積回路チップに分割されるチップ領域、33…は各チッ
プ領域32…上に複数個形成されているパッドである。
半導体集積回路の製造中に、半導体ウェハ上の集積回路
チップの全機能をテストするためにダイソートテストを
行う際、従来は、上記したような個々のチップ領域32…
上に形成されている全パッド33…にダイソートマシンの
プローブカード（図示せず）の測定端子（針）を接触さ
せてテストを行っている。
チップの全機能をテストするためにダイソートテストを
行う際、従来は、上記したような個々のチップ領域32…
上に形成されている全パッド33…にダイソートマシンの
プローブカード（図示せず）の測定端子（針）を接触さ
せてテストを行っている。
しかし、多数の出力パッド33…を有するチップ領域32…
に対してダイソートテストを行う場合には、ダイソート
マシンのプローブカードの測定端子を多数必要とするの
で、その作製が非常に困難になるばかりか、ダイソート
マシンのリレースイッチ等の数が著しく増加するので、
ダイソートマシンの設備負担が著しく大きくなる。
に対してダイソートテストを行う場合には、ダイソート
マシンのプローブカードの測定端子を多数必要とするの
で、その作製が非常に困難になるばかりか、ダイソート
マシンのリレースイッチ等の数が著しく増加するので、
ダイソートマシンの設備負担が著しく大きくなる。
さらに、技術の進歩により集積回路パターンが高密度化
して集積回路チップのサイズはより小さくなるので、多
数のパッドを有する集積回路チップの場合には、パッド
サイズ、パッドピッチも微細化し、ダイソートマシンの
プローブカードの測定端子とパッドとの接触が困難にな
り、ダイソートテストの所用時間が長くなる。
して集積回路チップのサイズはより小さくなるので、多
数のパッドを有する集積回路チップの場合には、パッド
サイズ、パッドピッチも微細化し、ダイソートマシンの
プローブカードの測定端子とパッドとの接触が困難にな
り、ダイソートテストの所用時間が長くなる。
（発明が解決しようとする課題） 上記したように従来の半導体ウェハは、多数のパッドを
有する集積回路チップに対してダイソートテストを行う
場合には、ダイソートマシンのプローブカードの測定端
子を多数必要とし、その作製が非常に困難になり、ダイ
ソートマシンの設備負担が著しく大きくなり、パッドサ
イズ、パッドピッチも微細化し、ダイソートマシンのプ
ローブカードの測定端子とパッドとの接触が困難にな
り、ダイソートテストの所用時間が長くなるという問題
がある。
有する集積回路チップに対してダイソートテストを行う
場合には、ダイソートマシンのプローブカードの測定端
子を多数必要とし、その作製が非常に困難になり、ダイ
ソートマシンの設備負担が著しく大きくなり、パッドサ
イズ、パッドピッチも微細化し、ダイソートマシンのプ
ローブカードの測定端子とパッドとの接触が困難にな
り、ダイソートテストの所用時間が長くなるという問題
がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、多数のパッドを有する集積回路チップであっ
ても、パッドサイズ、パッドピッチにゆとりを持たせる
ことが可能になり、ダイソートマシンのプローブカード
の測定端子とテスト用パッドとの接触が容易になり、ダ
イソートテストの所用時間が短縮し、従来のダイソート
マシンをそのまま使用することができ、ダイソートマシ
ンの設備負担が軽減する半導体ウェハを提供することに
ある。
の目的は、多数のパッドを有する集積回路チップであっ
ても、パッドサイズ、パッドピッチにゆとりを持たせる
ことが可能になり、ダイソートマシンのプローブカード
の測定端子とテスト用パッドとの接触が容易になり、ダ
イソートテストの所用時間が短縮し、従来のダイソート
マシンをそのまま使用することができ、ダイソートマシ
ンの設備負担が軽減する半導体ウェハを提供することに
ある。
［発明の構成］ （課題を解決するための手段） 本発明は、ダイシングラインによって個々の集積回路チ
ップに分割されるチップ領域のうちの少なくとも一部の
チップ領域上に、複数の出力パッドに対して選択的に出
力信号を供給させるための出力切換制御回路を有する所
定の集積回路のパターンが形成された状態の半導体ウェ
ハにおいて、上記所定の集積回路パターンが形成されて
いるチップ領域上で選択的に出力信号が供給される組の
複数の出力パッド毎に、この複数の出力パッドから上記
ダイシングライン領域上までそれぞれ引き出す複数の配
線パターンが形成され、さらに、前記ダイシングライン
上で上記複数の配線パターンを共通に接続する配線パタ
ーンおよびテスト用パッドが形成されていることを特徴
とする。
ップに分割されるチップ領域のうちの少なくとも一部の
チップ領域上に、複数の出力パッドに対して選択的に出
力信号を供給させるための出力切換制御回路を有する所
定の集積回路のパターンが形成された状態の半導体ウェ
ハにおいて、上記所定の集積回路パターンが形成されて
いるチップ領域上で選択的に出力信号が供給される組の
複数の出力パッド毎に、この複数の出力パッドから上記
ダイシングライン領域上までそれぞれ引き出す複数の配
線パターンが形成され、さらに、前記ダイシングライン
上で上記複数の配線パターンを共通に接続する配線パタ
ーンおよびテスト用パッドが形成されていることを特徴
とする。
（作用） 半導体ウェハ上の所定の集積回路のパターンが形成され
たチップ領域毎にダイソートテストを行う際、選択的に
出力信号が供給される組の複数の出力パッド毎に、ダイ
シングライン領域上に形成されているテスト用パッドに
対してダイソートマシンのプローブカードの測定端子を
接触させることにより、テストを行うことが可能にな
る。
たチップ領域毎にダイソートテストを行う際、選択的に
出力信号が供給される組の複数の出力パッド毎に、ダイ
シングライン領域上に形成されているテスト用パッドに
対してダイソートマシンのプローブカードの測定端子を
接触させることにより、テストを行うことが可能にな
る。
従って、ダイシングライン領域上のテスト用パッドのパ
ッドサイズ、パッドピッチをダイシングライン領域幅が
許す限り大きく設定してゆとりを持たせることが可能に
なり、ダイソートマシンのプローブカードの測定端子と
テスト用パッドとの接触が容易になり、ダイソートテス
トの所用時間が短縮する。また、プローブカードの測定
端子数を削減することが可能になり、その作製が容易に
なり、従来のダイソートマシンをそのまま使用すること
ができ、ダイソートマシンの設備負担が軽減する。
ッドサイズ、パッドピッチをダイシングライン領域幅が
許す限り大きく設定してゆとりを持たせることが可能に
なり、ダイソートマシンのプローブカードの測定端子と
テスト用パッドとの接触が容易になり、ダイソートテス
トの所用時間が短縮する。また、プローブカードの測定
端子数を削減することが可能になり、その作製が容易に
なり、従来のダイソートマシンをそのまま使用すること
ができ、ダイソートマシンの設備負担が軽減する。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、集積回路パターンが形成された状態の半導体
ウェハの一部を示しており、11はダイシングラインの領
域、12…は上記ダイシングラインによって個々の集積回
路チップに分割されるチップ領域、13…は各チップ領域
12…上に形成されているパッド（例えば出力パッド）で
ある。ここで、上記チップ領域12…のうちの少なくとも
一部のチップ領域は、複数の出力パッドに対して選択的
に出力信号を供給させるための出力切換制御回路を有す
る所定の集積回路のパターンが形成されているものとす
る。そして、この所定の集積回路パターンが形成されて
いるチップ領域12…上で選択的に出力信号が供給される
組の複数の出力パッド13…（例えば４個の出力パッド13
…で１組をなす場合を図示している。）毎に、この複数
の出力パッドから上記ダイシングライン領域11上までそ
れぞれ引き出す複数の配線パターン14…が形成され、さ
らに、前記ダイシングライン領域11上で上記複数の配線
パターン14…を共通に接続する配線パターン14およびテ
スト用パッド15が形成されている。
ウェハの一部を示しており、11はダイシングラインの領
域、12…は上記ダイシングラインによって個々の集積回
路チップに分割されるチップ領域、13…は各チップ領域
12…上に形成されているパッド（例えば出力パッド）で
ある。ここで、上記チップ領域12…のうちの少なくとも
一部のチップ領域は、複数の出力パッドに対して選択的
に出力信号を供給させるための出力切換制御回路を有す
る所定の集積回路のパターンが形成されているものとす
る。そして、この所定の集積回路パターンが形成されて
いるチップ領域12…上で選択的に出力信号が供給される
組の複数の出力パッド13…（例えば４個の出力パッド13
…で１組をなす場合を図示している。）毎に、この複数
の出力パッドから上記ダイシングライン領域11上までそ
れぞれ引き出す複数の配線パターン14…が形成され、さ
らに、前記ダイシングライン領域11上で上記複数の配線
パターン14…を共通に接続する配線パターン14およびテ
スト用パッド15が形成されている。
上記したような半導体ウェハ上の所定の集積回路のパタ
ーンが形成されたチップ領域12…毎にダイソートテスト
を行う際、テスト用パッド15に対してダイソートマシン
のプローブカード（図示せず）の測定端子を接触させて
テストを行うことが可能になる。従って、ダイシングラ
イン領域11上のテスト用パッド15…のパッドサイズ、パ
ッドピッチをダイシングライン幅が許す限り大きく設定
してゆとりを持たせることが可能になり、ダイソートマ
シンのプローブカードの測定端子とテスト用パッド15…
との接触が容易になり、ダイソートテストの所用時間が
短縮する。また、プローブカードの測定端子数を削減す
ることが可能になり、その作製が容易になり、従来のダ
イソートマシンをそのまま使用することができ、ダイソ
ートマシンの設備負担が軽減する。
ーンが形成されたチップ領域12…毎にダイソートテスト
を行う際、テスト用パッド15に対してダイソートマシン
のプローブカード（図示せず）の測定端子を接触させて
テストを行うことが可能になる。従って、ダイシングラ
イン領域11上のテスト用パッド15…のパッドサイズ、パ
ッドピッチをダイシングライン幅が許す限り大きく設定
してゆとりを持たせることが可能になり、ダイソートマ
シンのプローブカードの測定端子とテスト用パッド15…
との接触が容易になり、ダイソートテストの所用時間が
短縮する。また、プローブカードの測定端子数を削減す
ることが可能になり、その作製が容易になり、従来のダ
イソートマシンをそのまま使用することができ、ダイソ
ートマシンの設備負担が軽減する。
第２図は、第１図の半導体ウェハに対するダイソートテ
スト後にダイシングラインによって個々のチップ領域12
…に分割された状態における一部のパターンを示してい
る。この場合、ダイシングライン領域11上にあった複数
の配線パターン14…部分およびテスト用パッド15…は除
去されているので、個々の集積回路チップが製品化され
た時に支障は生じない。
スト後にダイシングラインによって個々のチップ領域12
…に分割された状態における一部のパターンを示してい
る。この場合、ダイシングライン領域11上にあった複数
の配線パターン14…部分およびテスト用パッド15…は除
去されているので、個々の集積回路チップが製品化され
た時に支障は生じない。
［発明の効果］ 上述したように本発明の半導体ウェハによれば、多出力
パッドを有する集積回路チップであっても、パッドサイ
ズ、パッドピッチにゆとりを持たせることが可能にな
り、ダイソートマシンのプローブカードの測定端子とテ
スト用パッドとの接触が容易になり、ダイソートテスト
の所用時間が短縮し、従来のダイソートマシンをそのま
ま使用することができ、ダイソートマシンの設備負担を
軽減することができる。
パッドを有する集積回路チップであっても、パッドサイ
ズ、パッドピッチにゆとりを持たせることが可能にな
り、ダイソートマシンのプローブカードの測定端子とテ
スト用パッドとの接触が容易になり、ダイソートテスト
の所用時間が短縮し、従来のダイソートマシンをそのま
ま使用することができ、ダイソートマシンの設備負担を
軽減することができる。
第１図は本発明の半導体ウェハの一実施例の一部を示す
パターン図、第２図は第１図の半導体ウェハがダイシン
グラインによって個々の集積回路チップ領域に分割され
た状態における一部を示すパターン図、第３図は従来の
半導体ウェハの一部を示すパターン図である。 11…ダイシングライン、12…チップ領域、13…出力パッ
ド、14…配線パターン、15…テスト用パッド。
パターン図、第２図は第１図の半導体ウェハがダイシン
グラインによって個々の集積回路チップ領域に分割され
た状態における一部を示すパターン図、第３図は従来の
半導体ウェハの一部を示すパターン図である。 11…ダイシングライン、12…チップ領域、13…出力パッ
ド、14…配線パターン、15…テスト用パッド。
Claims (1)
- 【請求項１】ダイシングラインによって個々の集積回路
チップに分割されるチップ領域のうちの少なくとも一部
のチップ領域上に、複数の出力パッドに対して選択的に
出力信号を供給させるための出力切換制御回路を有する
所定の集積回路のパターンが形成された状態の半導体ウ
ェハにおいて、 上記所定の集積回路パターンが形成されているチップ領
域上で選択的に出力信号が供給される組の複数の出力パ
ッド毎に、この複数の出力パッドから上記ダイシングラ
イン領域上までそれぞれ引き出す複数の配線パターンが
形成され、さらに、前記ダイシングライン領域上で上記
複数の配線パターンを共通に接続する配線パターンおよ
びテスト用パッドが形成されていることを特徴とする半
導体ウェハ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP958290A JPH0758725B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体ウェハ |
| DE69105530T DE69105530T2 (de) | 1990-01-19 | 1991-01-16 | Halbleiterscheibe. |
| EP91100434A EP0438127B1 (en) | 1990-01-19 | 1991-01-16 | Semiconductor wafer |
| KR1019910000768A KR940010641B1 (ko) | 1990-01-19 | 1991-01-18 | 반도체 웨이퍼 |
| US07/888,423 US5239191A (en) | 1990-01-19 | 1992-05-27 | Semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP958290A JPH0758725B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体ウェハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214638A JPH03214638A (ja) | 1991-09-19 |
| JPH0758725B2 true JPH0758725B2 (ja) | 1995-06-21 |
Family
ID=11724307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP958290A Expired - Lifetime JPH0758725B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体ウェハ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0438127B1 (ja) |
| JP (1) | JPH0758725B2 (ja) |
| KR (1) | KR940010641B1 (ja) |
| DE (1) | DE69105530T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678904A1 (en) * | 1994-04-12 | 1995-10-25 | Lsi Logic Corporation | Multicut wafer saw process |
| JPH07302773A (ja) * | 1994-05-06 | 1995-11-14 | Texas Instr Japan Ltd | 半導体ウエハ及び半導体装置 |
| EP0767492A3 (en) * | 1995-10-02 | 1998-09-09 | Altera Corporation | Integrated circuit test system |
| US6020758A (en) * | 1996-03-11 | 2000-02-01 | Altera Corporation | Partially reconfigurable programmable logic device |
| JPH09252034A (ja) * | 1996-03-18 | 1997-09-22 | Mitsubishi Electric Corp | 半導体ウエハ，半導体装置及び半導体装置の製造方法 |
| JP2001135597A (ja) * | 1999-08-26 | 2001-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| ATE334479T1 (de) * | 2000-07-21 | 2006-08-15 | Koninkl Philips Electronics Nv | VERFAHREN ZUR HERSTELLUNG INTEGRIERTER SCHALTUNGEN MIT VERBESSERTEN LEITERBAHNEN IN SOGENANNTER ßSÄGEBÜGELß-FORM |
| JP4631572B2 (ja) * | 2005-07-14 | 2011-02-16 | セイコーエプソン株式会社 | 液滴吐出ヘッド |
| JP2013187402A (ja) | 2012-03-08 | 2013-09-19 | Mitsubishi Electric Corp | 半導体ウェハ及びその検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849872A (en) * | 1972-10-24 | 1974-11-26 | Ibm | Contacting integrated circuit chip terminal through the wafer kerf |
| JPH0530361Y2 (ja) * | 1988-02-23 | 1993-08-03 | ||
| JPH01276735A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 集積回路素子ウエハ |
-
1990
- 1990-01-19 JP JP958290A patent/JPH0758725B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-16 DE DE69105530T patent/DE69105530T2/de not_active Expired - Fee Related
- 1991-01-16 EP EP91100434A patent/EP0438127B1/en not_active Expired - Lifetime
- 1991-01-18 KR KR1019910000768A patent/KR940010641B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69105530D1 (de) | 1995-01-19 |
| KR940010641B1 (ko) | 1994-10-24 |
| KR910015039A (ko) | 1991-08-31 |
| EP0438127B1 (en) | 1994-12-07 |
| EP0438127A2 (en) | 1991-07-24 |
| EP0438127A3 (en) | 1992-03-04 |
| DE69105530T2 (de) | 1995-05-04 |
| JPH03214638A (ja) | 1991-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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|
| EXPY | Cancellation because of completion of term | ||
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