JPH01276735A - 集積回路素子ウエハ - Google Patents

集積回路素子ウエハ

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JPH01276735A
JPH01276735A JP63106184A JP10618488A JPH01276735A JP H01276735 A JPH01276735 A JP H01276735A JP 63106184 A JP63106184 A JP 63106184A JP 10618488 A JP10618488 A JP 10618488A JP H01276735 A JPH01276735 A JP H01276735A
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JP
Japan
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pads
integrated circuit
measurement
pad
chip
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Pending
Application number
JP63106184A
Other languages
English (en)
Inventor
Minoru Saito
実 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
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Publication of JPH01276735A publication Critical patent/JPH01276735A/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 °〔産業上の利用分野〕 この発明は半導体ウェハの状態でその特性試験を有利に
行うことのできる半導体集積回路素子ウェハに関する。
〔従来の技術〕
第３図は従来の技術による半導体ウェハを示す平面図で
あって、半導体ウェハの各チップ１は所定の例えば１０
０μｍの幅Ａを持ったダイシングライン２で区画され、
各チップ１の周辺近くには入力及び出力のためのボンデ
ィングパッド３がピッチＢで多数設けられている。ウェ
ハプロセスが完了した半導体ウェハはプローブカード（
プローブボードともいわれる）を使用して各チップの電
気的特性試験を行った後に、前記ダイシングライン２を
グイシングソウで切って各チップに分離する。前記のプ
ローブカードはチップ１の大きさに対応して多数の針を
備え、この針を同時に前記ボンディングパッド３上に接
触させて各チップの特性試験を行う。
〔発明が解決しようとする課題〕
前記のプローブカードの針のピッチは例えば１００μｍ
が限界とされるが、前記ボンディングパッド３のピッチ
Ｂが針の限界ピッチより狭い場合には、触針を変えるた
めに針を持ち上げプローブカードを微小移動させ再接触
させるようにして数度に分割して測定しなければならな
いという問題点がある。そして分割測定の場合でも、針
とボンディングパッド３とを接触させる時には、両者の
相対位置に誤差が存在するために、ボンディングパッド
３のサイズは一辺の長さが例えば６０μｍ以上である必
要があり、多数のボンディングパッドを有するものでは
チップのサイズが大きくなるという問題点がある。
この発明は、針の限界ピッチと相対接触位置誤差とに無
関係にボンディングパッドのピッチとサイズを小さくす
ることができ半導体ウェハの状態でその特性試験を行い
得る集積回路素子ウェハを提供することを目的とする。
〔課題を解決するための手段〕
この発明は前記の目的を達成するために、半導°体つェ
ハに複数個の集積回路をまづ一定間隔に配置形成し、各
集積回路間を前記半導体ウェハから個々の集積回路チッ
プに切断分離するためのダイシングラインとした集積回
路素子ウェハにおいて、各集積回路の複数のボンディン
グパッドを接続し、各集積回路の特性試験に供される測
定パッドを前記ダイシングライン上に設けるように構成
する。
〔作用〕
複数のボンディングパッド３毎に１個の測定パッド４を
設けるのでボンディングパッド３の数より測定パッド数
を小さくすることができ、プローブカードの針の限界ピ
ッチよりピッチＢが、小さくても測定パッドのピッチＣ
を太き（とることができる。従ってウェハの状態でのプ
ローブテストにおいてプローブカードの針を１回で全て
の測定パッド４に接触させ、その状態プローブテストの
試験プログラムを進行させ全てのボンディングパッド３
の試験を１回の触針で完了する。また針とウェハの相対
接触位置誤差に関し、測定パッド４のサイズは充分大き
くでき、ボンディングパッド３のサイズは無関係となる
のでボンディングパッド３のサイズを縮小してチップサ
イズを縮小できる。ボンディングパッド３の引出配線５
による短絡個所はプローブテスト後のダイシングによる
切除領域７にあって、ボンディングパッド３はチップ化
後は独立し、また測定パッド４はダイシングライン２に
位置させるのでチップサイズの増大にはならない。
〔実施例〕
第１図はこの発明の実施例に係る半導体ウェハの平面図
であり、第２図は異る実施例に係る半導体ウェハの平面
図である。
第１図において、半導体ウェハの各チップ１を区画する
ダイシングライン２の近傍には測定パッド４が設けられ
、この測定パッド４の各１には引出配線５によって複数
のボンディングパッド３が接続されている。図示の左端
の測定パッド４には２個のボンディングパッド３が、左
から２番目の測定パッド４には３個のボンディングパッ
ド３が接続され、それぞれ引出配線５が短絡個所６ａを
備えている。図示の右端の測定パッド４には上方のチッ
プ１と下方のチップ１との各１のボンディングパッド３
が各１の引出配線５で接続され、この場合には測定パッ
ド４そのものが短絡個所６ｂとなっている。前記短絡個
所６（６ａ、６ｂ）は全て、後述するプローブテスト後
にダイシングソウで各チップに分離する時にダイシング
ソウにより切除される切除領域７に配置されているので
、ダイシング後には測定パッド４で相互に接続されてい
たボンディングパッド３は電気的に独立する。
前記の半導体ウェハの特性試験においては、各チップ１
毎の隣り合う測定パッド４のピッチＣは図示のものでは
ボンディングパッド３のピッチＢの約３倍になり、１個
の測定パッドにＮ個のボンディングパッド３を接続する
とすれば、ＣはＢの約Ｎ倍に大きくなる。従ってピッチ
Ｂがプローブカードの針の限界ピッチより小さくてもピ
ッチＣは針の限界ピッチより充分大きくすることができ
、半導体ウェハの状態で各チッププローブカードの針を
１回で全ての測定パッド４に接触させる。そしてその状
態でプローブカード側の試験プログラムを進行させて、
全てのボンディングパッド３の試験を完了する。
第２図においては、隣接するボンディングパッド３ａと
３ｂとを多層配線により異る測定パッド４に接続する。
この構造によれば隣接するボンディングパッド３ａ、３
ｂはプローブテストにおいても独立しているのでショー
トテストが行える。
〔発明の効果〕
この発明は半導体ウェハに複数個の集積回路をまづ一定
間隔に配置形成し、各集積回路間を前記半導体ウェハか
ら個々の集積回路チップに切断分離するためのダイシン
グラインとした集積回路素子ウェハにおいて、各集積回
路の複数のボンディングパッドを接続し、各集積回路の
特性試験に供される測定パッドを前記ダイシングライン
上に設けるように構成したので、半導体ウェハの状態で
各チップにプローブカードの針を接触させて行うプロー
ブテストにおいて、針の限界ピッチと相対接触位置誤差
に関してボンディングパッドのピッチとサイズが無関係
となり、ボンディングパッドのピンチとサイズを縮小す
ることができてチップサイズを縮小できるという効果が
あり、しがも触針を１回行うだけでプローブテストの試
験プログラムを進行させて１チップ分の試験を完了させ
るのでプローブテストが早くなるという効果がある。
そして測定パッドをダイシングラインに配置してチップ
サイズを増大させることがなく、チップ化後には短絡個
所が切除されて各ボンディングパッドは本来の独立した
ものになるので、デバイスの回路構成には何ら影響しな
い。
【図面の簡単な説明】
第１図はこの発明の実施例に係る半導体ウェハの平面図
であり、第２図は異る実施例に係る半導体ウェハの平面
図であり、第３図は従来の技術に係る半導体ウェハの平
面図である。 １・・・チップ、２・・・ダイシングライン、３・・・
ボンディングパッド、４・・・測定パッド。

Claims (1)

    【特許請求の範囲】
  1. １）半導体ウェハに複数個の集積回路をまづ一定間隔に
    配置形成し、各集積回路間を前記半導体ウェハから個々
    の集積回路チップに切断分離するためのダイシングライ
    ンとした集積回路素子ウェハにおいて、各集積回路の複
    数のボンディングパッドを接続し、各集積回路の特性試
    験に供される測定パッドを前記ダイシングライン上に設
    けることを特徴とする集積回路素子ウェハ。
JP63106184A 1988-04-28 1988-04-28 集積回路素子ウエハ Pending JPH01276735A (ja)

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JP63106184A JPH01276735A (ja) 1988-04-28 1988-04-28 集積回路素子ウエハ

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JP63106184A JPH01276735A (ja) 1988-04-28 1988-04-28 集積回路素子ウエハ

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JPH01276735A true JPH01276735A (ja) 1989-11-07

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ID=14427127

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JP63106184A Pending JPH01276735A (ja) 1988-04-28 1988-04-28 集積回路素子ウエハ

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Cited By (6)

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