CN116666358A - 具有序列号的安全芯片 - Google Patents

Abstract

一种包括半导体芯片的电子器件，半导体芯片包括形成在半导体芯片中的多个结构，其中半导体芯片是半导体芯片集合的成员，半导体芯片集合包括半导体芯片的多个子集，并且半导体芯片是仅一个子集的成员。半导体芯片的多个结构包括对于半导体芯片集合中的所有半导体芯片都相同的公共结构的集合以及非公共结构的集合，子集中的半导体芯片的非公共结构不同于每个其他子集中的半导体芯片的非公共结构。至少非公共结构的第一部分和公共结构的第一部分形成第一非公共电路，并且每个子集中的半导体芯片的第一非公共电路不同于每个其他子集中的半导体芯片的非公共电路。

Description

具有序列号的安全芯片

本申请是申请日为2017年12月22日、申请号为201780085713.4、发明名称为“具有序列号的安全芯片”的申请的分案申请。

技术领域

本发明涉及包括半导体芯片的电子器件。更具体地，本发明涉及包括半导体芯片的电子器件，该半导体芯片包括公共部分和形成唯一(unique)电路的唯一部分。本发明还涉及基于挑战响应过程的用于在包括这些电子器件的多个远程终端与主机系统之间进行认证的系统、用于该系统的远程终端以及用于在该系统中进行认证的方法。

背景技术

在半导体工业中，通常以形成在硅晶圆(通常称为半导体芯片)上的集成电路的形式，光刻系统用于创建(即，制造)电子器件。作为制造工艺的一部分，光刻利用可重复使用的光学掩模以将表示期望电路结构的图案的图像投影到硅晶圆上。掩模用于重复地在硅晶圆的不同部分上以及在后续晶圆上成像相同的电路结构，使得从每个晶圆制造出一系列相同的芯片，每个芯片具有相同的电路设计。

与安全相关的各种技术(诸如数据安全、安全通信、可追溯性、认证、防伪等)越来越需要具有唯一电路或代码的唯一芯片或者其他唯一硬件特征，以实现芯片多样化。这种唯一芯片是已知的，并且通常以模糊的方式实施安全相关操作，要求芯片真正独一无二。已知的唯一芯片通常是在芯片制造后实现的，例如通过使用传统的基于掩模的光刻技术制造一系列相同的芯片，然后在制造之后中断芯片中的特定连接或者在检查和控制特定特征之后评估芯片的唯一性。在该工艺中使用的掩模的生产成本很高，而且为每个芯片制造唯一掩模显然太昂贵了，因此基于掩模的光刻被认为不适合制造唯一芯片。

半导体芯片可被创建以包含预定的数据或代码，即以可读数据的形式，通常使用掩模ROM(MROM)、可擦除可编程只读存储器(EPROM)或电可擦除可编程只读存储器(EEPROM)。MROM变型使用基于掩模的光刻来创建ROM，包括永久存储在ROM中的数据，在用唯一代码创建芯片时具有基于掩模的光刻的上述缺点。EPROM和EEPROM允许在稍后阶段将数据写入ROM，但这会不利地使对代码的控制远离制造工艺并引入安全风险。

已知具有嵌入式序列号或其他预定值的半导体芯片。这些类型的芯片ID(芯片标识)可以在创建芯片时在芯片中被硬编码。

为了创建唯一芯片，建议使用无掩模光刻。无掩模光刻不使用硬掩模，而是将代表电路设计的期望图案以设计布局数据文件(诸如GDSII或OASIS文件，包含将转移到将通过无掩模光刻系统曝光的目标(例如，晶圆)的电路设计布局)的形式输入无掩模光刻系统。

在本发明申请人的WO 2010/134026中公开了无掩模光刻和数据输入系统。WO2010/134026通过引用全部引入本文。所公开的无掩模系统使用诸如电子束流(beamlet)的带电粒子束流将图案直接写在晶圆上。由于用于曝光每个芯片的期望图案被表示为数据而不是掩模，因此变得可以利用该系统来制造唯一芯片。输入至曝光系统的代表将被创建的唯一电子器件或芯片的图案数据可以通过使用不同的设计布局数据输入文件(例如，用于将被创建的每个唯一电子器件的GDSII或OASIS输入文件)来实现唯一性。

均转让给本发明的申请人的WO 2011/117253和WO 2011/051301通过引用全部引入本文，公开了可使用带电粒子光刻系统创建的电子器件或芯片的各种示例。

发明内容

本发明解决现有技术的问题，并根据本发明的一个方面提供包括半导体芯片的电子器件。所述半导体芯片可包括形成在半导体芯片中的多个结构。半导体芯片可以是半导体芯片集合的成员，其中半导体芯片集合包括半导体芯片的多个子集，并且该半导体芯片是其中仅一个子集的成员。半导体芯片的子集均可以包括仅单个芯片，使得集合中的每个芯片都是唯一的，或者每个子集可以包括例如两个芯片，使得每个芯片具有单个相同的备用芯片。半导体芯片集合可以由具有用于执行相同功能的单一设计的芯片组成，芯片均具有相同的输入和输出端子并且被设计用于相同系统中的操作，但是芯片的每个子集包括与集合中的所有其他芯片中形成的电路不同的非公共电路。

该半导体芯片可包括形成于半导体芯片中的多个结构。半导体芯片的多个结构包括对集合中的所有半导体芯片相同的公共结构的集合以及对该子集中的所有半导体芯片相同但与集合中不在该子集中的所有半导体芯片不同的非公共结构的集合。至少非公共结构的第一部分和公共结构的第一部分形成第一非公共电路，其中每个子集的半导体芯片的第一非公共电路不同于每个其他子集中的半导体芯片的非公共电路。非公共结构的至少第二部分适于存储或生成唯一地识别第一非公共电路的第一预定值。

在一个实施例中，通过自动读取装置可从半导体芯片外读取第一预定值。可以通过自动读取装置(例如，使用非接触传感器)、光学读取装置(例如，使用嵌入在芯片上层的小QR码的光学扫描)或电子读取装置(例如，使用探针或通过接收来自芯片的输出信号)从半导体芯片外读取第一预定值。例如，第一预定值可以是序列号、密钥(诸如公钥)、帐号、网络地址(诸如媒体访问控制(MAC)地址或互联网协议(IP)地址)或识别码。

第一预定值可以从非公共结构的第二部分的结构中读取，例如通过使用用于扫描该结构的光学或其他适当的传感器检测该结构的形状。非公共结构的第二部分的形状可用于存储第一预定值，例如通过以小条码或QR码、或者光学可识别的金属线、通孔或电路的集合的形状形成金属层。该层优选在半导体芯片的中间层或较低层中(即，不在顶层中)，或者该结构可形成在多于一个的层上。

第二非公共电路可由半导体芯片的非公共结构的第二部分和半导体芯片的公共结构的第二部分形成，其中每个子集的半导体芯片的第二非公共电路不同于每个其他子集中的半导体芯片的非公共电路。第二非公共电路可包括只读存储器电路，其可以利用预先存储在只读存储器电路中的第一预定值来制造。第一预定值可通过只读存储器电路中的存储器单元元件的存在或不存在或者通过存储器单元元件的连接或断开来存储。在使用传统ROM结构的情况下，连接存储器矩阵的字线和位线的存储器单元元件(诸如晶体管或二极管等)的预定元件可以在芯片制造工艺期间形成或不形成(或形成具有可变结构)或者连接或断开，以产生存储第一预定值的ROM。以这种方式，可以在制造工艺期间形成具有预存储值的只读存储器电路。这种类型的ROM(例如，在芯片制造工艺期间制造的结构中存储预定值，第一预定值在半导体芯片的集合中可以是唯一的)可通过使用无掩模光刻来实现。

第二非公共电路可包括适于生成第一预定值的逻辑电路。第一预定值可通过逻辑电路中存在或不存在互连件或者逻辑电路中存在或不存在电路元件来存储，使得第一预定值被有效地存储在逻辑电路的结构中。这种存储电路或逻辑电路可包括晶体管和互连件，其中互连件或晶体管可在芯片制造工艺期间形成或不形成(或形成具有可变结构)或者连接或断开，以产生生成第一预定值的逻辑电路。一种便利的方法是利用存储器或逻辑电路中的通孔，其中在制造工艺期间形成或不形成通孔，以提供将存储预定值的存储器电路或者将生成预定值的逻辑电路。以这种方式，存储器或逻辑电路可以在制造工艺期间预先存储第一预定值。

第一非公共电路可包括适于响应于输入而生成第二预定值的逻辑电路。例如，输入可以是挑战，而第二预定值是与挑战和半导体芯片唯一相关联的响应。第一非公共电路还可以包括只读存储器电路，该只读存储器电路利用预先存储在第一非公共电路中的第二预定值来制造。第二预定值可以与第一预定值相同，使得其中一个可用作另一个的检查，或者它们可以被不同的读取传感器使用。例如，第一预定值可以是光学可读的，而第二预定值是电可读的。备选地，这两个值可以不同。

半导体芯片的第一预定值可以不同于半导体芯片集合的每个其他半导体芯片的预定值，并且半导体芯片的非公共结构集合也可以不同于半导体芯片集合的每个其他半导体芯片的非公共结构集合。

第一非公共电路可包括对于该子集中的所有半导体芯片相同但对于集合中的不在该子集中的所有半导体芯片不同的存储器或逻辑电路，其中第一预定值唯一地识别第一非公共电路。

半导体芯片的公共结构和非公共结构可以互连以形成一个或多个电子电路。电子器件可包括至少一个输入端子和至少一个输出端子，并且第二非公共电路可连接至输入和输出端子，其中第一预定值可以从输出端子电子地读取。电子器件可包括用于接收挑战的至少一个输入端子和用于输出响应的至少一个输出端子，并且电子电路可形成连接至至少一个输入端子和至少一个输出端子的挑战响应电路，挑战响应电路适于基于施加于至少一个输入端子的挑战在至少一个输出端子处生成响应，挑战和响应具有预定关系。由挑战响应电路生成的响应可取决于施加于至少一个输入端子的挑战和第一预定值。

多个结构可形成在半导体芯片的三个或更多个层中，包括包含非公共结构的一个或多个非公共层，至少一个公共层形成在一个或多个非公共层上方，其中至少一个公共层包含公共结构但不包含非公共结构。任选地，所有非公共结构可以形成在半导体芯片的仅一层上。半导体芯片还可以包括位于一个或多个非公共层下方的至少第二公共层，第二公共层包括公共结构但不包括非公共结构。以这种方式，包括非公共结构的层可“隐埋”在其他层下方，使得在没有芯片的昂贵反向工程的情况下难以确定结构。非公共结构可包括以下至少一种：多个层的金属层之间的连接；多个层的接触层中的栅极与金属层之间的连接；多个层的局部互连层中的连接；以及多个层中的一层的晶体管或二极管的P或N掺杂扩散区域。

一个或多个公共层的非公共结构可使用无掩模光刻工艺形成(诸如使用带电粒子多束流光刻系统的曝光)，并且公共层可使用基于掩模的光刻工艺形成。使用无掩模光刻工艺形成非公共结构能够形成具有非常高的信息存储密度的第一和第二非公共电路，其密度远高于使用印刷电路、熔丝、一次性可编程电路和存储器等的方法。这种非常高的信息密度能够使非公共电路存储非常长的预定值，诸如非常长的密钥或许多较长的密钥。非公共结构和电路在使用非掩模光刻时可实现的非常小的特征尺寸(例如，特征尺寸小于50nm)能够使非公共电路的面积较小和/或分布在多个层上。这使其难以通过检查芯片或者通过芯片的反向工程来发现存储在非公共电路的电路布局的非公共电路中的数据，这不同于先前已知的技术。

根据本发明的一个方面，提出了基于挑战响应过程用于在多个远程终端和主机系统之间进行认证的系统。每个远程终端均可以包括如上所述的电子器件。

根据本发明的一个方面，提出了适用于上述系统的远程终端。

根据本发明的一个方面，提出了在上述系统中进行认证的方法。该方法可以包括：向多个用户分配远程终端，将来自主机系统的挑战发送至远程终端中的一个远程终端，从远程终端接收响应，以及如果响应与挑战具有预定关系，则对远程终端进行认证。

在制造时与无掩模光刻曝光联合应用光学光刻，可以使用光刻或带电粒子多束光刻创建相同部分。目标电子器件的唯一部分尤其使用带电粒子多束光刻技术来创建。用于控制带电粒子光刻系统中的束流的图案数据可被设计为包括可用于创建多个芯片的公共芯片设计部分和用于创建唯一芯片的唯一芯片设计部分。在曝光诸如晶圆的目标之前，唯一芯片设计部分可具体添加至图案数据。这可以是唯一图案数据的形式或者用于创建唯一图案数据的信息的形式。

有利地，根据该方法创建安全设备的方法能够使唯一设计数据保持受光刻系统操作员的控制，并且使唯一设计数据的曝光时间最小化，由此形成主要的、新的测量和制造方法，其能够在使用已知的基于无掩模曝光的制造方法制造唯一电子器件时应用安全性。有利的附加效果是，所需的处理能力和存储器可保持较低水平，因为公共芯片设计部分可被重新用于创建多个芯片，其中，利用已知的、直接的方式创建唯一芯片将要求用于使用无掩模(通常为基于带电粒子的光刻)制造唯一芯片的已知方法制造的每个唯一芯片设计的容量和处理时间。

如上文所述以及在下文的实施例中所述，包括半导体芯片的电子器件可包括唯一(非公共)电子电路，以在依赖电路装置唯一性的安全系统中提供功能。例如，电子器件可用于安全通信或交易系统，以提供认证服务，其中半导体芯片的第一非公共电路包括数据存储电路(诸如掩模ROM)，其利用预先存储的值制造并且适于输出包括唯一地识别电子器件的ID号或代码的值。第二非公共电路可以包括逻辑或密码电路，其适于接收输入值(例如，挑战输入)并响应于输入生成唯一输出，其与ID一起相对于安全系统对电子器件进行认证。

在另一示例中，电子器件可用于设备管理系统，其中第一非公共电路如上述示例应用以输出唯一地识别电子器件的ID号或代码，并且第二非公共电路适于响应于输入生成输出，以能够实现电子器件的电路具有功能或特征，或者能够实现在电子器件上运行或者在另一器件上运行的软件的功能或特征。第二非公共电路可适于应用电子器件特有的解密算法，或者应用电子器件特有的解密密钥来对输入进行解密，并且可以根据特定芯片的算法或密钥来加密输入。

在另一示例中，电子器件可用于密码数据存储系统，其中第一非公共电路如上述示例应用以输出唯一地识别电子器件的ID号或代码，并且第二非公共电路适于在输入处接收数据并对接收到的数据执行加密，以及输出加密数据，其中由电子器件应用以加密数据的密钥和/或加密算法对于电子器件是特有的。

在另一示例中，电子器件可用于通信网络，其中第一和/或第二非公共电路包括数据存储电路，其利用预先存储的值制造并适于输出唯一地识别网络上的电子器件的值(诸如媒体访问控制(MAC)地址或互联网协议(IP)地址)。这种电子器件也可用于制造设施，其中第一和/或第二非公共电路包括数据存储电路，其利用预先存储的值制造并适于输出用于使电子器件与其中放置电子器件的个性化设备(诸如智能ID芯片放在护照或银行卡中，或者具有密钥的芯片放在个性化通信设备中)唯一匹配的一个或多个值(诸如ID码或密钥)。电子器件可适于响应挑战，以输出预先存储的值并被将电子器件放入个性化设备的机器读取。

在另一示例中，电子器件可用于序列号与密钥的安全匹配。利用无掩模光刻技术写入的芯片层的信息密度非常高，例如能够使第一非公共电路存储第一预定值，诸如序列号(其较短且易于通信和挑战)，并且第二非公共电路存储非常长的密钥或许多较长的密钥。非常长的密钥的可能性例如允许使用一次性填充(OTP)加密，这要求密钥与被发送的消息的长度相同，并且不可能中断。当使用无掩模光刻技术时可以实现的非常小的特征尺寸也使得非常难以通过芯片的检查或反向工程来检索密钥。

本发明的各个方面和实施例在以下说明书和权利要求书中进一步定义。

下文将进一步详细描述本发明的实施例。然而，应理解，这些实施例不解释为限制本发明的保护范围。

附图说明

现在将参照附图仅通过示例描述实施例，在附图中对应的参考符号表示对应的部分，其中：

图1示出了本发明示例性实施例的简化唯一芯片和具有多个唯一芯片的晶圆；

图2示出了带电粒子多束流光刻系统的示例性实施例的简化示意图；

图3是示出示例性无掩模光刻系统的概念图；

图4A-图4D是根据本发明的光刻系统的网络架构的示例性实施例的示意图；

图5示出了使用实线光栅化的数据路径的实施例的示例性功能流程图；

图6示出了根据本发明的示例性实施例的创建唯一芯片的工艺；

图7示出了根据本发明另一示例性实施例的创建唯一芯片的工艺；

图8示出了根据本发明另一示例性实施例的创建唯一芯片的工艺；

图9示出了根据本发明另一示例性实施例的用于组合用于创建唯一芯片的基于掩模的光刻和无掩模光刻的方法；

图10示出了根据本发明另一示例性实施例的具有唯一部分的唯一芯片，唯一部分包括唯一电路和相关联的唯一预定值；

图11示出了根据本发明另一示例性实施例的具有存储独立预定值的层的唯一芯片；以及

图12A-图12D示出了根据本发明另一示例性实施例的使用传统工艺和无掩模光刻工艺形成的导电通孔。

这些附图仅用于说明的目的，并且不用作权利要求所限定的范围或保护的限制。

具体实施方式

在以下示例中，对“芯片”或“半导体芯片”的示例参考表示在半导体晶圆上制造的集成电路。然而，应当理解，本发明不仅限于芯片，而且更普遍地适用于具有个性化的电子器件的创造，例如唯一特征。电子器件可以包括具有一个或多个输入和输出的芯片或其他类型的电子电路，并且用于存储数据或处理输入以生成特定输出。

使用带电粒子多束流光刻在诸如半导体晶圆的目标上写入图案的工艺在本文中也称作电子束或电子束曝光。这些曝光方法是无掩模曝光方法，其中将要在目标上曝光的图案被实施在(通常)流至光刻系统的数据中，而不是实施在预定掩模中。用于在曝光期间写入目标(诸如晶圆)的带电粒子/电子束在本文也被称为束流。

个性化芯片在本文称为“唯一”芯片。这表示相对于其它芯片利用唯一电路结构设计和制造的芯片，使得唯一芯片功能不同于其它芯片。这种唯一芯片通常是具有相同目的且相同一般功能但具有略微不同电路的大芯片集合中的一个芯片。例如，芯片集合可包括具有特定数据存储容量的只读存储器(ROM)，该集合中的每个芯片被制造而使其在ROM中存储预定的数据值，其中芯片集合中的每个芯片的数据值是不同的。在另一示例中，芯片集合可包括用于在提供有预定输入值生成预定输出值的电路，其中当提供有相同的输入值时，芯片集合中的每个芯片的输出值不同，或者其中芯片集合中的每个芯片相对于输入值生成输出值的唯一组合。

应该注意，不排除芯片集合中的多个芯片可具有相同设计的可能性，例如，创建在具有相同设计的芯片损坏时使用的备用芯片，或者出于一些其他原因创建相同芯片的批次。因此，芯片集合可以被划分为子集，其中每个子集中的芯片被设计为相同，但它们被设计为不同于每个其他子集中的芯片。被设计为与每个其他芯片不同的唯一芯片可以被称为真正唯一的芯片，即子集的大小为1。

芯片的唯一部分、形成为唯一芯片一部分的唯一结构以及用于创建唯一芯片的一部分的唯一设计数据在本文也被称为非公共部分、非公共结构和非公共设计数据。

图1示出了形成在半导体晶圆24上的唯一芯片100的示例性简化图。唯一芯片100包括公共部分101以及唯一或非公共的部分102。公共部分101可在晶圆24上创建的其他芯片中复制，使得多个芯片具有相同的公共部分101。唯一部分102可以与晶圆24上创建的所有其他芯片都不同。这在图1的顶部示出，其中晶圆24被示出为包含唯一芯片100和39个其他的唯一芯片，每个唯一芯片都具有不同的个性化区域。公共部分101和唯一部分102的组合可产生用于唯一芯片100的完整电路。

唯一部分102可通过针对晶圆24上的每个芯片选择并写入特定的具体结构(诸如互连线、导电通孔、晶体管和二极管的端子、晶体管和二极管的有源区域等)的唯一组合来实现，使得晶圆上的每个芯片具有唯一结构。芯片通常是由多个导电、绝缘和半导体材料的层形成，并且多次曝光操作用于在这些层内形成预定结构。

晶圆上的每个芯片通常具有导电通孔，用于在芯片的不同导电(金属)层之间进行电气连接，如图1中间部分的黑点所示。晶圆24上的每个芯片可具有不同的通孔组合，通过在芯片的唯一部分102中的每个可能通孔位置处形成或不形成通孔，为每个芯片在层之间创建电气互连的不同集合，使得每个芯片都具有电性不同的电路。

晶圆上的每个芯片通常具有一层或多层半导体材料，其中添加有P或N型掺杂物以形成在芯片中形成的有源电路元件(诸如晶体管或二极管)的有源区域。晶圆24上的每个芯片可具有通过掺杂或不掺杂或改变芯片的唯一部分102中的每个有源电路元件的掺杂而形成的有源电路元件的不同组合，使得每个芯片具有电性不同的电路。

备选地或附加地，金属层之间的其他连接、金属层和栅极之间的连接(例如，在接触层中)、局部互连层中的连接或者电路的其他特征可以选择性地以每个芯片的唯一组合形成以实现唯一部分102。

公共部分101可使用光刻或带电粒子多束光刻创建。唯一部分102通常使用带电粒子多束光刻来创建。此外，用于控制带电粒子光刻系统中的束流的图案数据可被设计为包括用于晶圆上的多个芯片的公共芯片设计部分和用于个性化区域的唯一部分。由于背景部分所述的原因，不期望一次生成包括公共芯片设计部分和唯一芯片设计部分的图案数据。因此，在曝光前的预处理阶段(即，接近晶圆的实际图案化)的后期，光刻系统适于能够将唯一芯片设计部分插入到图案数据中。这将参照图4A-图4D以及图5更加详细地进行解释。

图2示出了带电粒子多束流光刻机1的示例性实施例的简化示意图，其可用于实施无掩模图案写入器。这种光刻机适当地包括生成多个束流的束流发生器、将所述束流图案化为调制束流的束流调制器以及用于将所述束流投射到目标表面的束流投影器。例如，目标是晶圆。束流发生器通常包括源和至少一个孔径阵列。束流调制器通常是具有消隐偏转器阵列和光束停止阵列的束流消隐器。束流投影器通常包括扫描偏转器和投影透镜系统。

在图2所示的实施例中，光刻机1包括用于产生均匀的、扩展的电子束4的电子源3。光束能量优选保持在相对较低的约1至10keV的范围内。为了实现这一点，加速电压优选较低，相对于地电位的目标，电子源优选保持在约-1至-10kV之间，尽管也可以使用其他设置。

来自电子源3的电子束4可通过双八极体，随后通过准直器透镜5，用于准直电子束4。应理解，准直器透镜5可以是任何类型的准直光学系统。随后，电子束4可撞击分束器，该分束器在一个适当的实施例中为孔径阵列6A。孔径阵列6A可阻挡光束的一部分，并且可允许多个子光束20穿过孔径阵列6A。孔径阵列优选包括具有穿孔的板。因此，可以产生多个平行的电子子光束20。

第二孔径阵列6B可从每个子光束创建多个束流7。束流也被称为电子束。系统可生成大量的束流7，优选约10,000至1,000,000个束流，当然也可以使用更多或更少的束流。应注意，其他已知方法也可用于生成准直束流。这允许对子光束进行操作，这对系统操作运行是有益的，尤其是当束流的数量增加到5,000个以上时。例如，这种操作通过聚光透镜、准直器或透镜结构(其将子光束会聚在光轴上，例如在投影透镜的平面中)执行。

聚光透镜阵列21(或聚光透镜阵列的集合)可包括在创建孔径阵列6A的子光束后面，用于将子光束20朝向光束停止阵列10中的对应开口聚焦。第二孔径阵列6B可从子光束20中生成束流7。束流创建孔径阵列6B优选包括为与束流消隐器阵列9组合。例如，二者均可以组装在一起以便形成子部件。在图2中，孔径阵列6B从每个子光束20中产生三个束流7，在对应开口处撞击波束停止阵列10，使得三个束流通过终端模块22中的投影透镜系统投射到目标上。实际上，对于终端模块22中的每个投影透镜系统，孔径阵列6B可产生更多量的束流。在一个实施例中，可以从每个子光束中生成49个束流(以7x7阵列布置)并且通过单个投影透镜系统引导，尽管每个子光束的束流数量可增加到200个或更多个。

通过子光束20的中间级从光束4逐步生成束流7的优点是：可以使用相对有限数量的子光束20并且在相对远离目标的位置处执行主要的光学操作。这种操作中的一个操作是将子光束会聚到对应于一个投影透镜系统的点。优选地，操作与会聚点之间的距离大于会聚点与目标之间的距离。更合适地，将静电投影透镜与其组合使用。这种会聚操作使系统能够满足减小光斑尺寸、增大电流和减小点扩散的要求，从而在高级节点，具体是在临界尺寸小于90nm的节点处进行可靠的带电粒子光束光刻。

接下来，束流7可穿过调制器9的阵列。该调制器9的阵列可包括具有多个消隐器的束流消隐器阵列，它们能够偏转一个或多个电子束流7。更具体地，消隐器可以是设置有第一和第二电极的静电偏转器，第二电极是接地电极或公共电极。束流消隐器阵列9与光束停止阵列10组成调制设备。基于束流控制数据，调制装置8可以为电子束流7添加图案。该图案可通过终端模块22内的部件投射到目标24上。

在本实施例中，光束停止阵列10包括用于允许束流通过的孔径阵列。基本形式的光束停止阵列可包括设置有穿孔(通常为圆孔，尽管也可使用其他形状)的衬底。在一个实施例中，光束停止阵列8的衬底由具有规则间隔的穿孔阵列的硅晶圆形成，并且可以涂有金属表面层以防止表面充电。在一个实施例中，金属可以是不形成天然氧化皮(诸如CrMo)的类型。

在一个实施例中，光束停止阵列10的通道可与束流消隐器阵列9中的孔对齐。束流消隐器阵列9和束流停止阵列10通常一起操作以阻止或使束流7通过。如果束流消隐器阵列9使偏转束流，则其将不会通过束流停止阵列10中的相应孔径，而是将会被束流阻止阵列10的衬底阻挡。但是，如果束流消隐器阵列9不偏转束流，则其将通过束流停止阵列10中的相应孔径，然后将作为斑点投射到目标24的目标表面13上。

光刻机1可进一步包括用于向束流消隐器阵列9提供束流控制数据(例如，以图案位图数据的形式)的数据路径。束流控制数据可使用光纤传输。来自每个光纤端的调制光束可以投射到束流消隐器阵列9的光敏元件上。每束光束可保持用于控制耦合至光敏元件的一个或多个调制器的图案数据的一部分。

随后，电子束流7可进入终端模块。在下文中，术语“束流”是指调制束流。这种调制束流有效地包括时间顺序部分。这些顺序部分中的一些可具有较低强度且优选具有零强度，即在光束停止处停止的部分。一些部分可具有零强度，以在后续扫描周期内允许将束流定位到起始位置。

终端模块22优选构造为可插入、可更换单元，其包括各种部件。在本实施例中，终端模块可包括光束停止阵列10、扫描偏转器阵列11和投影透镜布置12，尽管并非所有这些都需要包括在终端模块中，并且它们可以不同地布置。

在通过束流停止阵列10之后，调制束流7可穿过扫描偏转器阵列11，该阵列在X和/或Y方向(基本垂直于未偏转束流7的方向)上为每个束流7提供偏转。在该实施例中，偏转器阵列11可以是能够施加相对较小的驱动电压的扫描静电偏转器。

接下来，束流可穿过投影透镜布置12，并且可以投射到目标平面中的目标(通常是晶圆)的目标表面24上。对于光刻应用，目标通常包括设置有带电粒子敏感层或光刻胶层的晶圆。投影透镜布置12可聚焦束流，例如产生直径约10-30纳米的几何光斑。例如，这种设计中的投影透镜布置12提供约100-500次的缩小。在该优选实施例中，投影透镜布置12有利地靠近目标表面定位。

在一些实施例中，光束保护器可位于目标表面24和聚焦投影透镜布置12之间。光束保护器可以是设置有所需孔径的箔或板，用于在光刻胶颗粒可到达光刻机中的任何敏感元件之前吸收从晶圆释放的光刻胶颗粒。备选地或附加地，扫描偏转阵列9可设置在投影透镜布置12和目标表面24之间。

大致来说，投影透镜布置12将束流7聚焦到目标表面24。因此，其进一步确保单个像素的光斑大小是正确的。扫描偏转器11可使束流7在目标表面24之上偏转。因此，需要确保目标表面24上像素的位置在微尺度上是正确的。具体地，扫描偏转器11的操作需要确保像素很好地融入像素网格，像素网格最终构成目标表面24上的图案。应理解，目标表面上像素的宏观定位能够由目标24下方的晶圆定位系统适当地使能。

这种高质量投射可与获得提供可再现结果的光刻机有关。通常，目标表面24包括位于衬底顶部的光刻胶膜。部分光刻胶膜可通过施加带电粒子(即，电子)的束流进行化学改性。如此，膜的被辐射部分可或多或少地溶解在显影剂中，从而在晶圆上形成光刻胶图案。随后可将晶圆上的光刻胶图案转移至底层，即通过实施半导体制造领域已知的蚀刻和/或沉积步骤执行此操作。显然，如果辐射不均匀，则光刻胶可能无法以均匀的方式显影，从而导致图案中的错误。此外，许多这种光刻机利用多个束流。偏转步骤不应导致辐射差。

图3示出了示例性带电粒子光刻系统1A的概念图，该系统分为三个高级子系统：晶圆定位系统25、电子光学柱20和数据路径30。晶圆定位系统25沿x方向将晶圆24移动到电子光学柱20的下方。晶圆定位系统25可设置有来自数据路径子系统30的同步信号，以使晶圆与由电子光学柱20生成的电子束流对准。电子光学柱20可包括图2所示的带电粒子多束流光刻机1。还可以使用图案位图数据经由数据路径子系统30控制波束消隐器阵列9的切换。

在图4A-图4D中示出了用于具有形成数据路径子系统30的控制和数据接口的光刻系统301A-301D的数据路径子系统30的示例性实施例。这些示图示出了具有三个接口的层级布置：集群接口303、集群元件接口305和光刻子系统接口307。示出了多个光刻子系统316，每个子系统都包括如图2所示的带电粒子多束流光刻机1。可以仅具有光刻子系统316。

例如，子系统316包括晶圆负载子系统(WLS)、晶圆定位子系统(WPS)、用于生成电子束流的照射光学子系统(ILO)、用于将光束交换数据流式传输(streaming)至光刻元件的图案流式子系统(PSS)、用于接通和断开电子束流的光束切换子系统(BSS)、用于将束流投射到晶圆上的投射光学子系统(POS)、光束测量子系统(BMS)和计量子系统(MES)。

每个子系统316都可独立操作，并且可以包括用于存储指令的存储器和执行指令的计算机处理器。存储器和处理器可在每个子系统中实施为客户端插件(PIC)315。例如，子系统的适当实施方式可包括运行Linux操作系统的个人计算机。子系统可包括用于存储它们的操作系统的硬盘或非易失性存储器，使得每个子系统从该磁盘或存储器启动。下文讨论的这些和其他特征能够实现以下设计：每个子系统可以是自治单元，可被设计、构件和测试为独立单元，而无需考虑其他子系统施加的约束。例如，每个子系统可设计有足够的存储器和处理能力，以在其操作周期内正确地执行子系统的功能，而无需考虑其他子系统对存储器和处理能力的需求。在系统的开发和升级期间，当这些需求不断变化时，这一点尤其有利。通过这种设计，可以增加总的所需存储器和处理能力，并且这些部件的冗余需要在每个子系统中实施。然而，简化设计可实现更快的开发和更简单的升级。

子系统316可设计为经由控制网络420接收命令，并且可独立于其他子系统执行命令，报告命令执行结果并在请求时传输任何结果执行数据。

子系统316可设计为自治单元，但设计为从中央磁盘或存储器启动，例如在数据网络集线器上。这减少了每个子系统中各个硬盘或非易失性存储器的可靠性问题和成本，并允许通过更新中央位置的子系统的启动映像更容易地升级子系统的软件。

集群接口303可包括用于光刻集群前端306和一个或多个主机系统302之间和/或集群前端306和一个或多个操作员控制台304之间的通信接口。

集群元件接口305可包括用于集群前端306与包括元件控制单元312和/或数据网络集线器314的光刻元件网络之间的通信接口。元件控制单元312可经由链路406与数据网络集线器314通信，其中从元件控制单元312到数据网络集线器314的通信优选是单向的。

光刻子系统接口307可包括元件控制单元312和光刻子系统316之间以及数据网络集线器314和光刻子系统316之间的接口。子系统316可经由控制网络420与元件控制单元312通信，并且子系统316可经由数据网络421与数据网络集线器314通信。

操作员接口和与更高级别主机监控和自动化计算机的接口可以不具有对应光刻元件，而是在集群前端306处。

优选地，数据路径320直接将图案流转换器319连接至负责调制或切换带电粒子光束的子系统。图案流转换器319可将图案数据流式传输至光刻子系统316，以控制带电粒子光束的调制和切换。图案数据通常以位图格式流式传输至相关子系统，因为数据量对于子系统的本地存储来说太大。

子系统316可经由控制网络连接至元件控制单元312，也称为支持子系统控制或SUSC。元件控制单元312可包括用于控制光刻子系统316的操作的存储器和计算机处理器。

在图4A和图4B的示例中，从图案流转换器319流式传输至光刻子系统316的图案数据可包括用于公共芯片设计部分的数据和用于唯一芯片设计部分的数据。在图4A中，唯一芯片设计部分可添加到图案数据处理单元318中的图案数据。在图4B中，唯一芯片设计部分可添加到图案流转换器319中的图案数据。

在图4C和图4D的示例中，从图案流转换器319流式传输到光刻子系统316的图案数据可包括用于公共芯片设计部分的数据。在图4C中，在元件控制单元312的控制下，通过光刻子系统316可将唯一芯片设计部分添加至图案数据。在图4D中，在主机系统302的控制下，通过光刻子系统316可将唯一芯片设计部分添加到图案数据。

在图4A-图4D中，图案流转换器319可经由控制网络420被元件控制单元312所控制。此外，图案流转换器319可以是光刻子系统316的一部分。

图5示出了使用实线光栅化的数据路径的实施例的示例性功能流程图。在图3中，功能流程图分为四个部分：3010用于表示底层数据输出/输入的数据格式；3020示出包括数据输出/输入(平行四边形)和功能元件(矩形)的流程；3030用于表示在覆盖功能元件处执行的工艺步骤；以及3040用于表示通常执行工艺步骤的频率，例如，每个设计一次3041、每个晶圆一次3042或每个场一次3043。罗马数字I、II和III表示何时向数据路径提供特征数据集和/或选择数据。

工艺的输入可以是GDS-II设计布局数据2007或者限定公共芯片设计部分的任何其他合适格式的设计布局，诸如OASIS数据格式。如底部的箭头3041所示，图案数据处理系统318可以每个设计一次地预处理GDS-II文件(1022)。

优选地，预处理1022不涉及唯一芯片设计部分，使图案数据预处理系统318位于安全性较低的环境中。出于安全原因，期望使唯一芯片设计部件的曝光时间最小化。安全方面很重要，因为芯片的唯一性将通常用于数据安全、可追溯性和防伪应用。虚线框内的工艺(即，从软件处理1071A直到硬件处理1073)通常在光刻机1、1A处执行，能够实现更安全的操作环境。通过在稍后阶段插入唯一芯片设计部分，可以使光刻系统301A-301D内使用代码的时间量最小化。

唯一芯片设计部分可以在由罗马数字I、II和III表示的功能流程的各个阶段插入到图案数据中。

在处理设计布局数据输入(在本示例中为GDSII输入，由罗马数字I表示)时，可将唯一芯片设计部分插入图案数据。在此阶段，图案数据处理通常以基于矢量的数据格式执行。由于该操作通常在位于不太安全的环境中的图案数据处理单元318处执行，所以在该阶段I处插入唯一芯片设计部分是最不优选的。

更优选地，可在如罗马数字II表示的软件处理阶段1071A或者在由罗马数字III表示的流式传输阶段1071B执行将唯一芯片设计部分插入图案数据。S/W处理阶段1071A通常每个晶圆执行一次，如从下往上数第二个箭头3042所示。如第三个箭头3043所示，流式传输阶段1071B通常每个场执行一次或每个芯片执行一次。

S/W处理阶段1071A和流式传输阶段1071B可在图案流转换器319处实施。功能流程右侧的硬件处理阶段1073通常涉及通过包括公共芯片设计部分和唯一芯片设计部分的图案数据2009控制的消隐器。

GDS-II格式图案数据可进行离线处理1022，通常包括邻近效应校正、抗加热校正和/或智能边界(共同绘制为3031)。得到的校正矢量图案数据2008可以是矢量格式，并且可以包括剂量信息，示为3011。这种离线处理1022通常针对给定图案设计、针对一批或多批晶圆执行一次。如罗马数字I所示，在该阶段插入唯一芯片设计部分的情况下，离线处理1022可需要更频繁地执行，多达每个晶圆一次或者设置每个场或芯片一次。

接下来，可执行矢量工具输入数据2008的在线处理以光栅化矢量数据2008，从而生成图案系统流转换器(PSS)位图数据3021，例如4位灰度位图格式3012。

该处理通常在软件中执行。唯一芯片设计部分可在此阶段添加，如罗马数字II所示。然后，图案流转换器319可处理PSS格式数据3021以生成消隐(空白，blanker)格式数据2009，可能包括涉及如前面对位图数据的光束位置校准、场大小调整和/或场位置调整的X和/或Y方向上的全部或部分像素移位的校正，共同绘制为3032。除入口点II外，如罗马数字III所示，可在该阶段添加唯一设计部分。该处理可按场执行。随后可将消隐格式图案数据2009传送至光刻系统用于晶圆曝光(3022)。

如图5所示，光栅化可在流式传输阶段1071B执行，其通常涉及在硬件中执行的实时处理。光束位置校准、场大小调整和/或场位置调整3032的校正可在矢量格式PSS格式数据3021上执行，然后光栅化可将其转换为消隐格式2009。当对矢量数据进行校正时，可进行X和Y方向上的全像素偏移和子像素偏移。

优选执行GDSII输入2007的预处理1022，以能够在稍后阶段插入唯一芯片设计部分。在此，位空间可保留在中间图案数据内，或者占位符可添加至在稍后阶段将插入唯一芯片设计数据的中间向量格式数据。有利地，除上述的安全优势外，这避免了在每个唯一芯片的晶圆的每次曝光之前需要再生大量图案数据的需求，而这种需求将需要非常高的CPU功率和非常大量的存储器。

在图4A-图4D中，集群前端306和SUSC 312之间的通信402可被设计用于将工艺程序(PPS)传送到SUSC 312。为此，可使用基于JavaScript对象表示法(JSON)的协议。该协议优选提供用于创建工艺作业(PJ)、传送PP文件和任何相关参数的指令，以指示SUSC 312基于PP创建PJ。附加命令可包括中止和取消指令。

从SUSC 312到集群前端306的通信可包括确认消息、进度报告以及错误和警报消息。

SUSC 312和光刻子系统316之间横跨控制网络420的通信401优选仅使用元件控制单元协议来严格控制，以确保网络中的准实时性能。SUSD 314和集群前端306之间的通信405可被设计用于从SUSD 314中检索PJ结果、作业跟踪和数据记录。超文本传输协议(HTTP)可用于该通信链接。

光刻子系统316和SUSD 314之间的通信403可被设计用于从子系统316单向收集数据。数据可使用各种协议进行通信，诸如系统日志、HDF5、UDP等。

可使用用户数据报协议(UDP)发送大容量数据，以发送数据，而不需要握手、错误检查和校正的大开销。由于得到非常低的传输开销，因此可将数据视为实时接收。

层级数据格式HDF5可用于传输和存储高频数据。HDF5非常适合存储和组织大量的数字数据，但通常不用于UDP环境。也可以使用其他数据格式，诸如CSV或TCP，特别是对于低级别(低容量)数据。

可使用PP控制光刻子系统316的操作，其可以包括将被执行的操作序列。元件控制单元312可加载PP，并且可根据主机系统302或操作员通过操作员控制台304的要求安排(schedule)和执行PP。

工艺程序(PP)和工艺作业(PJ)可基于SEMI标准，例如，SEMI E30：“制造设备的通信和控制的通用模型(GEM)”、SEMI E40：“处理管理的标准”、SEMI E42：“配方管理标准：概念、行为和消息服务“和/或SEMI E139：“配方和参数管理(RaP)的规范”。PP可起到配方的作用，例如在SEMI E40标准中定义的作用。尽管SEMI标准规定了许多关于如何处理配方的要求，但这些标准可能相互矛盾，使得优选避免使用配方。备选地，可以所谓的二进制大对象(BLOB)的形式使用可编辑和未格式化的PP。

PP可以是确定晶圆的处理环境并且可以经受运行或处理周期之间的变化的指令、设置和参数的集合的预先计划和可重复使用的部分。PPS可通过光刻工具设计者设计或者通过工具作业生成。

用户可将PP上传至光刻系统。PP可用于创建PJ。PJ可指定将通过光刻子系统316应用于晶圆或晶圆集合的处理。PJ可限定在处理指定晶圆集合时使用的PP，并且可以包括来自PP(可选地来自用户)的参数。PJ可以是由用户或主机系统启动的系统活动。

PP不仅可用于控制晶圆的处理，而且还可用于服务动作、校准功能、光刻元件测试、修改元件设置、更新和/或升级软件。优选地，除了PP中规定的以外不发生子系统行为，特定允许的附加类别除外，诸如模块或子系统通电期间的自动初始化、子系统的周期性和无条件行为(只要这些行为不影响PJ执行)以及对意外断电、紧急或EMO激活的响应。

PP可划分为多个步骤。大多数步骤包括命令并识别将要执行该命令的子系统。步骤还可以包括执行该命令时使用的参数和参数约束。PP还可以包括安排参数，以指示何时执行步骤，例如并行、顺序或同步执行。

为了执行PJ的命令步骤，元件控制单元312可将PJ中指示的命令发送至PJ的相关步骤中指示的子系统。元件控制单元312可监控定时并且可以接收来自子系统的结果。

在图4A的示例中，图案数据处理系统318可被配置为从唯一数据发生器330接收唯一芯片设计数据430，并将唯一芯片设计数据插入图案数据。

在图4B的示例中，图案流转换器319可被配置为从唯一数据发生器330接收唯一芯片设计数据430，并将唯一芯片设计数据插入图案数据。

在图4C的示例中，元件控制单元312可被配置为从唯一数据发生器330接收唯一芯片设计数据430，并控制将唯一芯片设计数据插入图案数据。唯一芯片设计数据可传输至具有工艺作业的光刻子系统316。

在图4D的示例中，主机系统302可被配置为从唯一数据发生器330接收唯一芯片设计数据430，并控制将唯一芯片设计数据插入图案数据。唯一芯片设计数据可传输至具有工艺作业的光刻子系统316。

通常，唯一芯片设计数据430可以是能够直接插入图案数据的格式。备选地，唯一芯片设计数据430包括能够生成被插入图案数据中的数据的信息。

唯一芯片设计数据430可通过唯一数据发生器330基于从外部供应者340接收的秘密数据440来生成。备选地，秘密数据可以在唯一数据发生器330内生成。秘密数据440可通过唯一数据发生器330加密和解密。秘密数据440可包括密钥和/或秘密ID。

唯一数据发生器330可实现为黑盒设备。唯一芯片设计数据430可由黑盒设备生成。黑盒设备可以是无掩模光刻曝光系统外的源，并且优选位于晶圆厂的制造部分内。黑盒可以被第三方拥有，例如IP块所有者或制造芯片的所有者或密钥管理基础设施所有者。有利地，黑盒可位于靠近光刻机操作的晶圆厂内，从而使唯一芯片设计数据的公开曝光最小化。这与已知的芯片制造解决方案相反，在已知解决方案中，用于个性化芯片的黑盒通常位于晶圆厂外，并且用于在创建之后个性化芯片。

黑盒设备可包括ID/密钥管理器和唯一数据发生器330，其与唯一芯片设计数据430的创建进行协作。ID/密钥管理器可以从制造数据库接收产品ID/序列号信息，也可以从位于无掩模光刻曝光系统外的密钥管理服务接收ID/密钥对的批次。产品ID/序列号信息和ID/密钥对的批次可用于控制唯一芯片设计数据430的生成。此外，产品ID/序列号信息可用于在创建工艺中跟踪芯片，以能够使芯片在创建后与它们的ID/序列号匹配。备选地或附加地，产品ID/序列号信息可用于通过未示出但本身已知的工艺将ID/序列号包括在芯片中或上。

图6示出了根据本发明示例性实施例的创建唯一芯片的方法。在该实施例中，可使用光刻(使用掩模)来创建芯片的相同部分，并且可使用带电粒子多束流光刻(不使用掩模)来创建芯片的个性化(唯一)部分。基于掩模的光刻是用于制造芯片的常规方法，并且目前已经在典型晶圆厂使用传统光刻设备能够实现低成本和高产量的生产。然而，使用基于掩模的光刻技术来制造唯一芯片是不切实际的，因为这要求大量的(昂贵)掩模，每个都有不同的图案。例如使用带电粒子多束流光刻系统的无掩模光刻是尚未广泛商业化的新技术，但仍不能实现与基于掩模系统相同的高产量。

使用基于掩模和无掩模光刻的组合，可以实现低成本和高产量的唯一芯片生产。可以使用各种方法来组合基于掩模的光刻和无掩模光刻，以创建唯一芯片。下文参照图6至图8讨论一些示例。这些示例示出了用于制造用于互连芯片的两个导电层的导电通孔的唯一图案的工艺。然而，芯片被个性化以创建唯一芯片的部分可以是除通孔层以外的层。例如，半导体层可通过改变晶体管或二极管的有源区掺杂来在每个芯片中创建晶体管和二极管的唯一布置来个性化。即使在削刮芯片并分析每一层时，这种掺杂变化也很难检测到，因为半导体层中掺杂物的量的变化很难检测，使得芯片很难进行反向工程。在其他示例中，接触层可通过在金属层和栅极之间形成唯一的连接布置来个性化，或者金属层可以通过在电路元件之间形成唯一的连接布置来个性化，或者这些示例可与选择性地形成在每个芯片的唯一组合中的电路的其他特征组合使用，以实现唯一芯片。

在图6的工艺开始时，如图6A所示，晶圆可包括底部金属层201(其先前已被图案化以形成导电连接线)以及顶部具有光刻胶205(例如，KrF光刻胶)的绝缘层202(例如，SiO2)。

如图6B所示，对于相同部分(例如，公共部分101)的创建，光刻胶205可经受基于掩模的曝光，例如使用KrF激光器，然后进行显影步骤，其中由掩模限定的图案从光刻胶层205移除。如图6C所示，在蚀刻和剥离步骤中，这些图案可被蚀刻到绝缘层202中，然后去除光刻胶。

接下来，如图6D所示，可在被蚀刻和剥离的绝缘层上施加导电层207。例如，如图6D所示，可使用利用钨的化学气相沉积(CVD-W)。如图6E所示，如通过掩模曝光所限定的，化学机械平面化(CMP)可用于去除多余的导电材料，使得晶圆具有底部金属层201和包括绝缘材料的层202，其中导电材料存在于期望形成导电通孔的位置。

接下来，为了创建唯一部分102，晶圆可接收一个或多个用于蚀刻绝缘层202的蚀刻阻挡膜。例如，如图6F所示，旋转碳(SOC)膜203和含硅抗反射涂层(SiARC)硬掩模204(顶部上形成电子束光刻胶206)覆盖绝缘层202，包括从基于掩模的光刻阶段蚀刻的部分。如图6G所示，光刻胶206可经受无掩模电子束曝光，然后进行显影步骤，其中从光刻胶206去除通过电子束曝光的图案。如图6H所示，在蚀刻和剥离步骤中，这些图案可以被蚀刻到蚀刻阻挡膜203和204中，并且可以去除光刻胶。接下来，如图6I所示，可以在绝缘层202中蚀刻在蚀刻阻挡膜203、204中创建的图案，并且可以剥离膜203、204。

接下来，如图6J所示，可将导电层207施加在被蚀刻和剥离的绝缘层202上。例如，可使用具有钨的化学气相沉积(CVD-W)。如图6K所示，化学机械平坦化(CMP)可去除多余的导电材料，使得如通过掩模曝光和无掩模曝光所限定的，所得到的晶圆具有底部金属层201和包括绝缘材料的层202，其中导电材料存在于期望形成导电通孔的位置。通过掩模曝光限定的导电通孔的位置对于使用相同掩模制造的芯片集合中的每个芯片而言均是相同的。然而，通过无掩模曝光限定的导电通孔的位置对于芯片集合中的每个芯片可以不同，使得集合中的每个芯片都具有唯一的通孔集合。

在图6的工艺之后，上部金属层可沉积在绝缘层202之上，并且被图案化以创建导电连接线的第二集合，使得绝缘层202中形成的通孔用作底部金属层201和上部金属层之间的电连接。由于芯片集合中的每个芯片都具有唯一的通孔布置，因此每个芯片都可被设计为具有唯一电路。

在图6的实施例中，可需要两个CMP步骤。由CMP步骤引起的凹陷和双重侵蚀效应会影响包括通孔的导电材料的绝缘层的厚度。这会对芯片的模拟和射频性能产生负面影响。图7示出了用于创建唯一芯片的改进方法，其中只需要单个CMP步骤。

图7示出了根据本发明另一示例性实施例的创建唯一芯片的方法。在该实施例中，可使用基于掩模的光刻来创建芯片的相同部分(例如，公共部分101)，并且可使用无掩模带电粒子多束流光刻来创建芯片的个性化部分(例如，唯一部分102)。

在图7的工艺开始时，如图7A所示，晶圆可包括底部金属层201(其先前已被图案化以形成导电连接线)以及位于蚀刻阻挡膜203和204(例如，SOC+SiARC HM)和光刻胶205(例如，KrF光刻胶)下方的绝缘层202(例如，SiO2)。有利地，蚀刻阻挡膜203和204可用于基于掩模的光刻和无掩模带电粒子多束流光刻阶段，从而消除了在光刻阶段进行CMP步骤的需要，这将在下文进行进一步的解释。

如图7B所示，为了创建相同部分，光刻胶205可经受掩模曝光，例如使用KrF激光，随后进行显影步骤，其中可从光刻胶205去除由掩模限定的图案。如图7C所示，在蚀刻和剥离步骤中，这些图案可以被蚀刻到SOC 204中，并且去除光刻胶。

接下来，为了创建唯一部分，如图7D所示，晶圆可接收电子束光刻胶206，覆盖蚀刻阻挡膜203和204，包括来自光刻阶段的被蚀刻部分。如图7E所示，光刻胶206可经受电子束曝光，随后进行显影步骤，其中可从光刻胶206去除由电子束限定的图案。如图7F所示，在蚀刻和剥离步骤中，可以将这些图案蚀刻到蚀刻阻挡膜203、204中，并且去除光刻胶206。接下来，如图7G所示，在基于掩模的光刻阶段和无掩模带电粒子多束流光刻阶段中在蚀刻阻挡膜203、204中创建的图案可被蚀刻到绝缘层202中，并且膜可以剥离膜203，204。

接下来，如图7H所示，对于芯片的相同部分和唯一部分，可在被蚀刻和剥离的绝缘层202上施加导电层207。例如，可使用具有钨的化学气相沉积(CVD-W)。如图7I所示，化学机械平坦化(CMP)可去除多余的导电材料，使得晶圆具有底部金属层201和包括绝缘材料的层202，其中导电材料位于在由掩模曝光和无掩模曝光限定的位置处。

如参考图6所述，上部金属层可沉积在绝缘层202之上并被图案化以创建导电连接线的第二集合，使得形成在绝缘层202中的通孔用作底部和上金属层之间的电气连接。由于芯片集合中的每个芯片都具有唯一的通孔布置，因此每个芯片都可以生成有唯一电路。

图8示出了根据本发明另一示例性实施例的创建唯一芯片的方法。在本实施例中，可使用无掩模带电粒子多束流光刻来创建芯片的所有或部分的相同部分(例如，公共部分101)以及芯片的唯一部分102。

在图8的工艺开始时，如图8A所示，晶圆可包括底部金属层201(其先前已被图案化以形成导电连接线)以及位于蚀刻阻挡膜203和204(例如，SOC+SiARC HM)和电子束光刻胶206(例如，KrF光刻胶)下方的绝缘层202(例如，SiO2)。

如图8B所示，光刻胶206可经受电子束曝光，随后进行显影步骤，其中可从光刻胶层206去除通过电子束限定的图案。如图8C所示，在蚀刻和剥离步骤中，这些图案可被蚀刻到蚀刻阻挡膜203、204和光刻胶206中。如图8D所示，随后可将图案蚀刻到绝缘层202中，并且剥离蚀刻阻挡膜203、204。

接下来，如图8E所示，针对芯片的相同部分和唯一部分，可将导电层207施加于被蚀刻和剥离的绝缘层202上。例如，可以使用具有钨的化学气相沉积(CVD-W)。如图8F所示，化学机械平坦化(CMP)可去除多余的导电材料，使得晶圆具有底部金属层201以及包括绝缘材料的层，其中导电材料形成在由电子束限定的位置处。

用于为唯一芯片的生产组合基于掩膜的光刻和无掩膜的光刻的使用的有利方法是将芯片的个性化部分布置在芯片的单层上，例如布置在单个通孔层、接触层、其他金属层或半导体层上。然后，可使用无掩模/电子束光刻曝光包含个性化结构(例如，通孔、接触件、连接线、晶体管等)的整个层，而所有其他层则使用基于掩模的传统光刻曝光。

这在图9所示的实施例中示出，图9示出了唯一芯片的各个层。在该示例中，芯片可以被认为在芯片的不同区域中具有公共部分101和唯一部分102。这些部分101、102由多层组成，并且在公共部分101中形成的结构(诸如互连线、通孔、晶体管和二极管的端子、晶体管和二极管的有源区域等)可形成诸如逻辑电路和数据存储电路(存储器)的电路或者数据存储结构。公共部分101中形成的结构是公共结构，它们在芯片集合的每个芯片中都是相同的。公共部分101的公共结构在图9中被示为201a、202a、208a、209a、201c、202c、208c和209c。唯一(非公共)部分102中形成的结构可以在芯片集合的每个芯片中相同的公共结构(在图9中示为201b、208b和209b)和每个芯片唯一的非公共结构(在图9中示为202b)的混合。

在该示例中，层201、208和209使用基于掩模的光刻曝光，并且被设计为对集合中的每个芯片都相同，即，这些层包括对芯片集合中的所有芯片都相同的公共结构(201a-c、208a-c和209a-c)。因此，由这些公共结构形成的电路在每个芯片中都是相同的。

层202使用无掩模光刻进行曝光，并且对于芯片集合中的每个芯片都是不同的。应注意，层202在公共部分101内的部分包含对于每个芯片都相同的公共结构(202a和202c)，而层202在唯一部分102内的部分包含对于每个芯片都唯一的非公共结构(202b)。以这种方式，可以在唯一部分102中创建每个芯片的唯一电路(也被称为非公共电路)。例如，芯片可具有晶体管、二极管和连接线，它们对于每个芯片都是相同的，但是层202中的导电通孔的唯一布置使得对于每个芯片在唯一部分102中形成唯一电路。

应注意，芯片的个性化部分也可以在使用无掩模光刻曝光的芯片的两层或更多层上形成，而其余层则使用基于掩模的光刻曝光。

芯片包含个性化结构的层(例如，图9的非公共结构202b)优选具有形成在个性化层上方的一个或多个其他层，并且可以具有形成在个性化层下方的一个或多个其他层。这使得更加难以通过非破坏性检查来确定芯片的个性化部分的结构，特别是在个性化层上方的多层和/或上覆层包括难以在检查期间穿透的结构或材料的情况下。这也适用于当个性化结构形成在多层上时，使得至少一个个性化层优选具有一个或多个上覆层，并且可以在下方具有一个或多个其他层。

上文使用芯片的个性化部分包括使用无掩模光刻形成的导电通孔的唯一布置的示例描述了图6至图8的实施例。如图12A-图12D所示的示例所示，通过合并使用无掩模光刻工艺生产的相邻导电通孔以有效地形成更大的单个通孔，可以进一步改进唯一芯片的结构。图12A示出了使用传统的基于掩模的光刻工艺形成的多个圆形通孔217a、217b的侧视图，以及图12B示出了其俯视图，以在两个金属层211a、211b之间形成电连接。由于传统光刻中使用的光学系统的限制，这些通孔合并成单个更大的椭圆形通孔实际上难以实现。使用无掩模带电粒子光刻系统，这些约束不存在，并且如分别示出侧视图和俯视图的图12C和图12D所示，例如通过曝光紧挨的两个通孔217c、217d使得它们合并形成双通孔，可以产生连接金属层211a、211b的更大椭圆单通孔217e。这种双通孔能够使两个金属层之间的连接更加可靠，可以传导更多的电流，并且进一步改进唯一芯片。

在图6和图7的实施例中，如结合图4A-图5所讨论的，芯片的唯一部分或包含个性化特征/结构的层可基于包括公共芯片设计部分和唯一芯片设计部分的图案数据生成。公共芯片设计部分的尺寸可取决于使用光刻创建的芯片相同部分的尺寸。当使用光刻曝光相同部分的大部分时，图案数据中的公共芯片设计部分可以较小。在芯片的唯一部分仅具有或大部分具有唯一特征的情况下，图案数据仅包括唯一芯片设计部分。

在图8的实施例中，如结合图4A-图5所讨论的，图案数据可包括用于创建芯片的相同部分的公共芯片设计部分和用于创建芯片的唯一部分的唯一芯片设计部分。在图9的实施例中，如结合图4A-图5所讨论的，图案数据可包括用于创建各层的相同部分的公共芯片设计部分和用于创建各层的唯一部分的唯一芯片设计部分。

可使用无掩模光刻曝光系统将在芯片中嵌入预定值(诸如序列号或任何其他种类的识别码)，使得可以通过自动化手段从芯片电子地、光学地或磁性地读取。在以下示例中，序列号被用作预定值的非限制性示例。

图10示出了唯一芯片的实施例，唯一芯片具有多层并且包括可使用上述任何方法形成的公共部分101和唯一部分102。在该示例中，唯一部分包括位于层102上的第一部分102a和第二部分102b，其中第一部分102a存储与第二部分102b唯一关联的预定值。

在一个实施例中，第一部分102a形成存储序列号的掩模ROM，而第二部分形成当提供有预定输入值时生成预定输出值的电路，其中当提供有相同的输入值时，输出值对于芯片集合的每个芯片都是不同的，或者其中芯片集合的每个芯片生成输出值相对于输入值的唯一组合。存储在第一部分102a中的序列号与通过第二部分102b形成的电路唯一关联。序列号可以从芯片的输出中读取，使得可以通过读取序列号来识别唯一芯片。可以向芯片的电路提供输入值，并且可以从芯片读取由电路生成的输出值。然后，可以评估从芯片读取的序列号和输出值，以安全地确定关于该芯片的其他信息的身份。

电子可读序列号可从芯片中读取，例如经由通过连接至芯片的电子电路的一个或多个端口或管脚读取，或者例如连接至芯片的电子电路的NFC或蓝牙接口无线地读取。光学可读序列号可写在芯片的金属层上。金属层的形状可用于对序列号进行编码，例如以小条码或QR码的形式、或者金属线、通孔或电路装置的光学可识别集合的形式。图11示出了示例性半导体芯片100的层的俯视图，其具有在唯一部分102c中存储序列号的形状，在该示例中为可光学读取的QR码的形式。具有QR码的部分102c可形成如图10所示的第一部分102a的一部分、或者由如图10所示的第二部分102b形成的电路的一部分。可使用扫描芯片表面的光学读取器来读取这种可读序列号，因此可能穿透芯片的一个或多个上部层以访问嵌入式芯片层上的序列号。写在由一个或多个其他芯片层覆盖的芯片层上的光学可读序列号可以使用可穿透芯片的读取器(诸如电子显微镜或x射线机)来读取。

芯片中可嵌入多个序列号或识别码。多个序列号可写在同一芯片层上(例如，同一金属层)或不同的芯片层上。可以从芯片电子地读取一个或多个序列号，同时可以从芯片光学地读取一个或多个其他序列号。多个序列号可以是不同的序列号、相同格式的相同序列号的副本或不同格式的相同序列号的副本。格式的非限制性示例包括：大小、表示序列号的方式、相同序列号的加密和未加密形式。

序列号可用于在唯一芯片和软件代码之间创建唯一关联。软件代码可以仅通过唯一芯片中的正确或可验证的序列号来访问或使用。优选地，软件代码嵌入在芯片中，例如，利用相同的无掩模光刻曝光系统创建的ROM被用于嵌入序列号。软件代码可以在芯片外部。

序列号可用于与嵌入在芯片中的挑战响应电路装置相联系的授权处理，优选使用相同无掩模光刻曝光系统创建的芯片被用于嵌入序列号。序列号可从芯片中读取，并用于例如从数据库中获取挑战和响应对。该响应是对挑战的预期响应，并且应该被安全存储。在使用无掩模光刻曝光系统制造芯片时，该挑战和响应对可以是预先定义的并且与序列号相联系。向芯片发送挑战会触发挑战响应电路装置来输出响应，其可与预期响应进行比较。在匹配响应的情况下，可以授权或认证芯片或使用该芯片的设备或软件。当通信序列号时，任何已知补救措施针对中间人攻击，可附加地应用去向/来自芯片的挑战和响应。

预定值可以是用于公钥-私钥加密方案的公钥或私钥。公钥和私钥都可以存储在芯片中，用于公钥-私钥加密方案。公钥和/或私钥可以使用嵌入在芯片中的嵌入式加密或其他数学函数从一个或多个嵌入的预定值中得到。优选地，嵌入式功能使用与用于创建预定值相同的无掩模光刻曝光系统来创建。私钥可嵌入在使用与用于创建预定值相同的无掩模光刻曝光系统在芯片中创建的解密电路中。

序列号可用于使能芯片中的嵌入功能或软件的部分。嵌入式功能或软件可以使用与创建序列号相同的无掩模光刻曝光系统来创建。根据序列号，嵌入功能或软件的不同部分可被激活。序列号和要被激活的部分之间可具有唯一关系。备选地，可以将一系列序列号绑定至要被激活的部分。序列号可与唯一加密的矢量结合使用，用于根据唯一加密的矢量启动芯片功能。例如，可以创建护照芯片，其中软件被嵌入用于多个国家，并且其中根据序列号激活仅用于一个国家的软件。因此，可以创建用于多个国家的包含软件的MROM，其中序列号用于激活特定国家的相关软件部分。

具有嵌入式序列号的芯片可与计算机存储器一起使用，其中计算机存储器使用该序列号进行加密。没有芯片的存储器不能加密，因此无法访问。将芯片与另一芯片交换会导致存储器变得不可加密，因此无法访问。

芯片可用作用于数据个性化的ROM掩模。因此，可以将个性化的、可能唯一的数据写在芯片上，而不需要昂贵的非易失性存储器。

综上，本公开涉及如下条款。

条款1.一种电子器件，包括半导体芯片，所述半导体芯片包括形成在所述半导体芯片中的多个结构：其中所述半导体芯片是半导体芯片集合中的成员，其中所述半导体芯片集合包括半导体芯片的多个子集，并且所述半导体芯片是所述多个子集中的仅一个子集的成员；其中所述半导体芯片的所述多个结构包括对于所述半导体芯片集合中的所有半导体芯片都相同的公共结构的集合以及非公共结构的集合，其中所述子集中的所述半导体芯片的非公共结构不同于每个其他子集中的半导体芯片的非公共结构；其中至少所述非公共结构的第一部分和所述公共结构的第一部分被互连以形成第一非公共电路，并且其中所述子集中的所述半导体芯片的第一非公共电路不同于每个其他子集中的半导体芯片的非公共电路；并且其中所述非公共结构的至少第二部分适于存储或生成唯一地识别所述第一非公共电路的第一预定值。

条款2.根据条款1所述的电子器件，其中通过自动读取装置，诸如通过自动电磁、光学或电子读取装置，可从所述半导体芯片外读取所述第一预定值。

条款3.根据条款1或2所述的电子器件，其中所述第一预定值可从所述非公共结构的所述第二部分的结构中读取，和/或其中所述非公共结构的所述第二部分的形状存储所述第一预定值。

条款4.根据条款1至3中任一项所述的电子器件，其中第二非公共电路由所述半导体芯片的所述非公共结构的所述第二部分和所述半导体芯片的所述公共结构的第二部分形成，并且其中每个子集的半导体芯片的所述第二非公共电路不同于每个其他子集中的半导体芯片的非公共电路。

条款5.根据条款4所述的电子器件，其中所述第二非公共电路包括以下项中至少一项：只读存储器电路，利用预先存储在所述只读存储器电路中的所述第一预定值来制造；逻辑电路，其中所述逻辑电路适于生成所述第一预定值。

条款6.根据条款1至5中任一项所述的电子器件，其中所述半导体芯片的所述非公共结构的集合不同于所述半导体芯片集合中的每个其他半导体芯片的非公共结构的集合。

条款7.根据条款1至6中任一项所述的电子器件，其中所述第一非公共电路包括以下项中至少一项：逻辑电路，适于响应于输入生成第二预定值；只读存储器电路，利用预先存储在所述第一非公共电路中的第二预定值来制造。

条款8.根据条款4所述的电子器件，其中所述电子器件包括至少一个输入端子和至少一个输出端子，并且所述第二非公共电路连接至该输入端子和输出端子，并且其中可从所述输出端子电子地读取所述第一预定值。

条款9.根据条款1至8中任一项所述的电子器件，其中所述电子器件包括用于接收挑战的至少一个输入端子和用于输出响应的至少一个输出端子，并且所述第一非公共电路形成连接至所述至少一个输入端子和所述至少一个输出端子的挑战响应电路，其中所述挑战响应电路适于基于施加于所述至少一个输入端子的挑战在所述至少一个输出端子处生成响应，所述挑战和所述响应具有预定关系。

条款10.根据条款9所述的电子器件，其中由所述挑战响应电路生成的所述响应取决于施加于所述至少一个输入端子的所述挑战和所述第一预定值。

条款11.根据条款1至10中任一项所述的电子器件，其中所述多个结构形成在所述半导体芯片的三个或更多个层上，包括包含所述非公共结构的一个或多个非公共层以及位于所述一个或多个非公共层上方的至少一个公共层，所述至少一个公共层包含所述公共结构但不包含所述非公共结构。

条款12.根据条款11所述的电子器件，其中所有所述非公共结构形成在所述半导体芯片的仅一层中。

条款13.根据条款11所述的电子器件，其中所述半导体芯片包括位于所述一个或多个公共层下方的至少第二公共层，所述第二公共层包含公共结构但不包含非公共结构。

条款14.根据条款1至10中任一项所述的电子器件，其中所述多个结构形成在所述半导体芯片的多个层中，并且所述非公共结构包括以下项中至少一项：所述多个层的金属层之间的连接；所述多个层的接触层中的栅极与金属层之间的连接；所述多个层的局部互连层中的连接；以及所述多个层中的一层的晶体管或二极管的P或N掺杂扩散区域。

条款15.根据条款11所述的电子器件，其中所述一个或多个公共层的所述非公共结构使用带电粒子多束流光刻系统形成，并且所述公共层使用基于掩模的光刻工艺形成。

条款16.根据条款15所述的电子器件，其中基于来源于唯一数据发生器的芯片设计数据形成所述非公共结构的集合，所述唯一数据发生器诸如是黑盒设备。

条款17.根据条款1至16中任一项所述的电子器件，其中所述半导体芯片集合均由单个晶圆形成。

条款18.一种系统，用于基于挑战响应过程在多个远程终端和主机系统之间进行认证，其中每个所述远程终端均包括根据条款1至17中任一项所述的电子器件。

条款19.一种远程终端，适用于根据条款18所述的系统。

条款20.一种方法，用于在根据条款18所述的系统中进行认证，所述方法包括：向多个用户分配所述远程终端；将来自所述主机系统的挑战发送至所述远程终端中的一个远程终端；接收来自所述远程终端的响应；以及如果所述响应与所述挑战具有预定关系，则对所述远程终端进行认证。

Claims (14)

1.一种电子器件，包括半导体芯片，所述半导体芯片包括形成在所述半导体芯片中的多个结构：

其中所述半导体芯片是半导体芯片集合中的成员，其中所述半导体芯片集合包括半导体芯片的多个子集，并且所述半导体芯片是所述多个子集中的仅一个子集的成员；

其中所述半导体芯片的所述多个结构包括对于所述半导体芯片集合中的所有半导体芯片都相同的公共结构的集合以及非公共结构的集合，其中所述子集中的所述半导体芯片的非公共结构不同于每个其他子集中的半导体芯片的非公共结构；

其中所述非公共结构的第一部分和所述公共结构的第一部分形成第一非公共电路，并且其中所述子集中的所述半导体芯片的所述第一非公共电路不同于每个其他子集中的半导体芯片的非公共电路；

其中所述非公共结构的第二部分适于具有唯一地识别所述第一非公共电路的形状。

2.根据权利要求1所述的电子器件，其中所述非公共结构的所述第二部分的所述形状存储第一预定值，通过自动读取装置，诸如通过自动电磁、光学或电子读取装置，可从所述半导体芯片外读取所述第一预定值。

3.根据权利要求1所述的电子器件，其中所述非公共结构的所述第二部分的所述形状通过电路元件的存在或不存在或者电路元件之间的互连的存在或不存在来存储第一预定值。

4.根据权利要求1所述的电子器件，其中所述非公共结构的所述第二部分的所述形状通过存储器单元元件的存在或不存在或者存储器单元元件的连接或断开来存储第一预定值。

5.根据权利要求1所述的电子器件，其中所述非公共结构的所述第二部分的所述形状由一组金属线、通孔或电路形成。

6.根据权利要求1所述的电子器件，其中所述非公共结构的所述第二部分的所述形状由金属层形成，并且所述形状表示条形码或QR码。

7.根据权利要求1至6中任一项所述的电子器件，其中第二非公共电路由所述半导体芯片的所述非公共结构的所述第二部分和所述半导体芯片的所述公共结构的第二部分形成，其中所述电子设备包括至少一个输入端子和至少一个输出端子，并且所述第二非公共电路被连接至所述输入端子和所述输出端子，并且其中由所述非公共结构的所述第二部分的所述形状表示的第一预定值能够从所述输出端子电子地读取。

8.根据权利要求7所述的电子器件，其中所述第二非公共电路包括以下项中至少一项：

只读存储器电路，利用预先存储在所述只读存储器电路中的所述第一预定值来制造；

逻辑电路，其中所述逻辑电路适于生成所述第一预定值。

9.根据权利要求1至6中任一项所述的电子器件，其中所述半导体芯片的所述非公共结构的集合不同于所述半导体芯片集合中的每个其他半导体芯片的非公共结构的集合。

10.根据权利要求1至6中任一项所述的电子器件，其中所述第一非公共电路包括以下项中至少一项：

逻辑电路，适于响应于输入生成第二预定值；

只读存储器电路，利用预先存储在所述第一非公共电路中的第二预定值来制造。

11.根据权利要求1至6中任一项所述的电子器件，其中所述电子器件包括用于接收挑战的至少一个输入端子和用于输出响应的至少一个输出端子，并且所述第一非公共电路形成连接至所述至少一个输入端子和所述至少一个输出端子的挑战响应电路，

其中所述挑战响应电路适于基于施加于所述至少一个输入端子的挑战在所述至少一个输出端子处生成响应，所述挑战和所述响应具有预定关系。

12.根据权利要求11所述的电子器件，其中由所述挑战响应电路生成的所述响应取决于施加于所述至少一个输入端子的所述挑战和所述第一预定值。

13.根据权利要求10所述的电子器件，其中所述多个结构形成在所述半导体芯片的三个或更多个层上，包括包含所述非公共结构的一个或多个非公共层以及位于所述一个或多个非公共层上方的至少一个公共层，所述至少一个公共层包含公共结构但不包含非公共结构。

14.一种用于制造根据权利要求1至13中任一项所述的电子器件的方法，包括：

基于源自唯一数据生成器的芯片设计数据形成所述非公共结构的集合；以及

在所述半导体芯片的多个层中形成所述多个结构，

其中所述非公共结构包括以下项中至少一项：所述多个层的金属层之间的连接；所述多个层的接触层中的栅极与金属层之间的连接；所述多个层的局部互连层中的连接；以及所述多个层中的一层的晶体管或二极管的P或N掺杂扩散区域。