KR20210063461A - 일련번호를 갖는 보안 칩 - Google Patents
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Abstract
내부에 형성된 다수의 구조를 포함하는 반도체 칩을 포함하고 있는 전자 디바이스로서, 상기 반도체 칩은 반도체 칩 세트의 부재이고, 상기 반도체 칩 세트는 다수의 반도체 칩 서브-세트를 포함하고 있으며, 상기 반도체 칩은 상기 서브-세트들 중 단 하나의 서브-세트의 부재이고; 상기 반도체 칩의 다수의 구조는 세트의 상기 모든 반도체 칩에 대해 동일한 공용 구조 세트 및 비공용 구조 세트를 포함하고 있으며, 상기 서브-세트의 상기 반도체 칩의 상기 비공용 구조는 모든 다른 서브-세트 내의 상기 반도체 칩의 상기 비공용 구조와 상이하고; 상기 비공용 구조의 제 1 부분과 상기 공용 구조의 제1 부분은 서로 연결되어 제 1 비공용 회로를 형성하고, 상기 서브-세트의 상기 반도체 칩의 상기 제 1 비공용 회로는 모든 다른 서브-세트 내의 상기 반도체 칩의 비공용 회로와 상이하며; 상기 비공용 구조의 제 2 부분은 상기 제 1 비공용 회로를 고유하게 식별하는 형상(shape)을 가지기 위해 조정(adapted)되는, 전자 디바이스를 개시한다.
Description
본 발명은 반도체 칩을 포함하는 전자 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 공용 부분 및 고유 회로를 형성하는 고유 부분을 갖는 반도체 칩을 포함하는 전자 디바이스에 관한 것이다. 본 발명은 또한 시도-응답 절차에 기초한, 이러한 전자 디바이스를 포함하는 다수의 원격 터미널과 호스트 시스템 간의 인증을 위한 시스템, 이러한 시스템에서 사용하기 위한 원격 터미널, 및 이러한 시스템에서의 인증 방법에 관한 것이다.
반도체 산업에서, 리소그래피 시스템은 통상적으로 반도체 칩으로 지칭되는, 전형적으로 실리콘 웨이퍼 상에 형성된 집적 회로의 형태의 전자 디바이스를 생성, 즉 제조하기 위하여 사용된다. 포토리소그래피는 재사용 가능한 광학 마스크를 사용하여 제조 공정의 일부로서 원하는 회로 구조를 나타내는 패턴의 이미지를 실리콘 웨이퍼 상으로 투영한다. 이 마스크는 반복적으로 사용되어 동일한 회로 구조를 실리콘 웨이퍼의 다른 부분들에 그리고 후속 웨이퍼 상에 이미지화하며, 그 결과 동일한 회로 설계를 각각 갖는 일련의 동일한 칩들이 각 웨이퍼로부터 제조된다.
데이터 보안, 안전한 통신, 추적성, 인증, 위조 방지 등과 같은 보안과 관련된 다양한 기술은 칩의 다양성을 위하여 고유 회로 또는 코드를 갖는 고유 칩, 또는 다른 고유 하드웨어 특징부의 증가하는 필요성을 창출한다. 이러한 고유 칩은 공지되어 있으며 흔히 칩이 진정으로 고유해야 한다는 명확하지 않은 방식으로 보안 관련 작동을 실행한다. 공지된 고유 칩은 전형적으로 칩의 제조 후에, 예를 들어 일반적인 마스크-기반 포토리소그래피를 사용하여 일련의 동일한 칩들을 제조하고 또한 제조 후에 칩 내의 특정 연결을 파괴시킴으로써, 또는 그 후에 특정 특징부의 검사 및 제어시 칩의 고유성을 평가함으로써 실현된다. 이 공정에서 사용되는 마스크는 생산 비용이 비싸고, 각 단일 칩을 위하여 고유 마스크를 제조하는 것은 분명히 지나치게 비싸며, 이러한 이유로 마스크 기반 포토리소그래피는 고유 칩 제조에 적합하지 않은 것으로 간주된다.
반도체 칩은 설정된 데이터 또는 코드를 포함하도록, 즉 전형적으로 마스크 ROM (MROM), 소거 가능한 프로그램 가능한 판독 전용 메모리(EPROM) 또는 전기적 소거 가능한 프로그램 가능한 판독 전용 메모리(EEPROM)를 이용하여 판독 가능한 데이터의 형태로 생성될 수 있다. MROM 변형은 마스크-기반 리소그래피를 이용하여, ROM에 영구적으로 저장된 데이터를 포함하는, 고유 코드를 갖는 칩을 생성할 때 마스크-기반 리소그래피의 위에서 확인된 단점을 갖는 ROM을 생성한다. EPROM 및 EEPROM은 데이터가 나중 단계에서 ROM에 서입되는 것을 허용하지만, 이는 불리하게는 코드에 대한 통제를 제조 공정에서 벗어나게 하며 보안 위험을 초래한다.
내장된 일련번호 또는 다른 설정값을 갖는 반도체 칩이 공지되어 있다. 이러한 유형의 칩-ID (칩 식별)는 칩을 생성할 때 칩 내에서 하드코드(hardcode)될 수 있다.
고유 칩을 생성하는 목적을 위하여 마스크리스(maskless) 리소그래피를 이용하는 것이 제안되어 왔다. 마스크리스 리소그래피로는 하드 마스크가 사용되지 않으며, 대신 회로 설계를 나타내는 요구되는 패턴이 마스크리스 리소그래피 시스템에 의하여 노광될 타겟, 예를 들어 웨이퍼로 전사될 회로 설계 레이아웃을 포함하는 GDSⅡ 또는 OASIS 파일과 같은 설계 레이아웃 데이터 파일 형태로 마스크리스 리소그래피 시스템으로 입력된다.
마스크리스 리소그래피 및 데이터 입력 시스템이 본 발명의 출원인 명의의 WO 2010/134026호에 개시되어 있다. WO 2010/134026호는 이에 의하여 그 전체가 참고로 원용된다. 개시된 마스크리스 시스템은 전자 빔렛과 같은 하전 입자 빔렛을 이용하여 패턴을 웨이퍼 상으로 직접 서입(write)한다. 각 칩을 노광하기 위한 원하는 패턴이 마스크 대신에 데이터로 나타나기 때문에, 고유 칩을 제조하기 위하여 이러한 시스템을 이용하는 것이 가능해진다. 생성될 고유 전자 디바이스 또는 칩을 나타내는, 노광 시스템에 입력되는 패턴 데이터는 생성될 각 고유 전자 디바이스에 대하여 상이한 설계 레이아웃 데이터 입력 파일, 예를 들어, GDSⅡ 또는 OASIS 입력 파일을 이용하여 고유하게 만들어질 수 있다.
모두 본 발명의 출원인에 양도되고 그에 의하여 그 전체가 참고로 원용되는 WO 2011/117253호 및 WO 2011/051301호는 하전 입자 리소그래피 시스템을 이용하여 생성될 수 있는 전자 디바이스 또는 칩의 다양한 예를 개시하고 있다.
본 발명은 종래 기술의 문제점을 다루고 있으며, 본 발명의 양태에 따른 반도체 칩을 포함하는 전자 디바이스를 제공한다.
반도체 칩은 반도체 칩 내에 형성된 다수의 구조를 포함할 수 있다. 반도체 칩은 반도체 칩 세트의 부재일 수 있으며, 여기서 반도체 칩 세트는 다수의 반도체 칩 서브-세트를 포함하고 있고, 반도체 칩은 서브-세트들 중 단 하나의 서브-세트의 부재이다. 반도체 칩 서브-세트들 각각은 단지 하나의 칩을 포함할 수 있으며, 따라서 세트의 모든 칩은 고유하며, 또는 각 서브-세트는 예를 들어 2개의 칩을 포함할 수 있으며, 따라서 각 칩은 하나의 예비 칩을 갖는다. 반도체 칩 세트는 모두 동일한 기능을 수행하기 위하여 단일 설계를 갖는 칩들로 구성될 수 있으며, 모든 칩은 동일한 입력 및 출력 터미널을 가지며 동일 시스템에서 작동하도록 설계되지만 칩의 각 서브-세트는 세트의 모든 다른 칩에 형성된 회로와는 다른 비공용 회로를 포함하고 있다.
반도체 칩은 반도체 칩 내에 형성된 다수의 구조를 포함할 수 있다. 반도체 칩의 다수의 구조는 세트의 모든 반도체 칩에 대해 동일한 공용 구조 세트 및 서브-세트의 모든 반도체 칩에 대해 동일하며 서브-세트에 있지 않은 세트의 모든 반도체 칩과는 다른 비공용 구조 세트를 포함하고 있다. 비공용 구조의 적어도 제1 부분과 공용 구조의 제1 부분은 제1 비공용 회로를 형성하며, 여기서 각 서브-세트의 반도체 칩의 제1 비공용 회로는 모든 다른 서브-세트 내의 반도체 칩의 비공용 회로와 상이하다. 비공용 구조의 적어도 제2 부분은 제1 비공용 회로를 고유하게 식별하는 제1 설정값을 저장 또는 생성하도록 조정되어 있다.
실시예에서, 제1 설정값은 자동화된 판독 수단에 의하여 반도체 칩 외부로부터 판독 가능하다. 제1 설정값은 (예를 들어, 비접촉 센서를 이용하는) 자동화된 전자기 판독 수단, (예를 들어, 칩의 상부막 내의 내장된 작은 QR 코드의 광학 스캔을 이용하는) 광학 판독 수단, 또는 (예를 들어, 프로브 니들을 이용하는 또는 칩으로부터의 출력 신호를 수신하는 것에 의한) 전자 판독 수단에 의하여 반도체 칩 외부로부터 판독 가능할 수 있다. 제1 설정값은, 예를 들어 일련번호, 공개 키와 같은 암호 키, 계좌 번호, 매체 접근 제어(MAC) 또는 인터넷 프로토콜(IP) 어드레스와 같은 네트워크 어드레스 또는 식별 코드일 수 있다.
제1 설정값은, 예를 들어 구조를 스캐닝하기 위하여 광학 또는 다른 적절한 센서를 이용하여 구조의 형상을 검출함으로써 비공용 구조의 제2 부분의 구조로부터 판독 가능할 수 있다. 예를 들어 금속막을 작은 바코드 또는 QR 코드, 또는 광학적으로 식별 가능한 금속 라인, 비아 또는 회로의 세트의 형상으로 형성함으로써 비공용 구조의 제2 부분의 형상은 제1 설정값을 저장하기 위해 사용될 수 있다. 이 막은 바람직하게는 중간막 또는 하부 막에 있거나, 즉 반도체 칩의 최상부 막에 있지 않으며, 또는 구조는 다수의 막 상에 형성될 수 있다.
제2 비공용 회로는 반도체 칩의 비공용 구조의 제2 부분 및 반도체 칩의 공용 구조의 제2 부분으로부터 형성될 수 있으며, 여기서 각 서브-세트의 반도체 칩의 제2 비공용 회로는 모든 다른 서브-세트 내의 반도체 칩의 비공용 회로와 상이하다. 제2 비공용 회로는 판독 전용 메모리 회로를 포함할 수 있으며, 판독 전용 메모리 회로는 자체에 사전 저장된 제1 설정값을 갖고 제조될 수 있다. 제1 설정값은 판독 전용 메모리 회로의 메모리 셀 요소의 존재 또는 비존재에 의하여 또는 메모리 셀 요소의 연결 또는 분리에 의하여 저장될 수 있다. 종래의 ROM 구조가 이용되는 경우, 메모리 매트릭스의 워드 라인과 비트 라인을 연결하는 메모리 셀 요소 (예를 들어, 트랜지스터 또는 다이오드 등) 중 설정된 메모리 셀 요소는 칩 제조 공정 중에 형성되거나 형성되지 않거나 (또는 가변 구조를 갖고 형성되거나) 또는 연결 또는 분리되어 제1 설정값을 저장하는 ROM을 생성할 수 있다. 이렇게 하여, 미리 저장된 값을 갖는 판독 전용 메모리 회로가 제조 공정 중에 형성될 수 있다. 예를 들어, 제1 설정값이 반도체 칩 세트 중에서 고유한 것일 수 있는, 칩 제조 공정 중에 만들어진 구조에 설정값이 저장된 이러한 유형의 ROM이 마스크리스 리소그래피의 이용에 의해 실현 가능하게 만들어진다.
제2 비공용 회로는 제1 설정값을 생성하도록 조정된 논리 회로를 포함할 수 있다. 제1 설정값은 논리 회로 내의 상호연결부의 유무 또는 논리 회로의 회로 요소의 유무에 의하여 저장될 수 있으며, 따라서 제1 설정값은 논리 회로의 구조에 효과적으로 저장된다. 이러한 메모리 회로 또는 논리 회로는 트랜지스터 및 상호연결부를 포함할 수 있으며, 여기서 상호연결부 또는 트랜지스터는 칩 제조 공정 중에 형성되거나 형성되지 않거나 (또는 가변 구조를 갖고 형성될 수 있거나), 연결되거나 분리되어, 제1 설정값을 생성하는 논리 회로를 형성할 수 있다. 한 편리한 방법은 메모리 또는 논리 회로에서 비아를 사용하는 것이며, 여기서 제조 공정 중에 비아가 형성되거나 형성되지 않아 설정값을 저장할 메모리 회로 또는 설정값을 생성할 논리 회로를 제공한다. 이렇게 하여, 메모리 또는 논리 회로는 제조 공정 중에 제1 설정값을 미리 저장할 수 있다.
제1 비공용 회로는 입력에 응답하여 제2 설정값을 생성하도록 조정된 논리 회로를 포함할 수 있다. 예를 들어, 입력은 시도(challenge)일 수 있으며, 제2 설정값은 시도 및 반도체 칩과 고유하게 연관된 응답이다. 제1 비공용 회로는 또한 제1 비공용 회로에 사전 저장된 제2 설정값을 갖고 제조된 판독 전용 메모리 회로를 포함할 수 있다. 제2 설정값은 제1 설정값과 동일할 수 있으며, 따라서 한 설정값이 다른 설정값의 체크(check)로서 사용될 수 있거나, 이들이 판독 센서와 함께 사용될 수 있다. 예를 들어, 제1 설정값은 광학적으로 판독 가능할 수 있는 반면에, 제2 설정값은 전자적으로 판독 가능하다. 대안적으로 두 값은 상이할 수 있다.
반도체 칩의 제1 설정값은 반도체 칩 세트의 모든 다른 반도체 칩의 소정 값과 상이할 수 있으며, 또한 반도체 칩의 비공용 구조 세트는 반도체 칩 세트의 모든 다른 반도체 칩의 비공용 구조 세트와 다를 수 있다.
제1 비공용 회로는 서브-세트의 모든 반도체 칩에 대해 동일하고 서브-세트에 있지 않은 세트의 모든 반도체 칩과는 상이한 메모리 또는 논리 회로를 포함할 수 있으며, 여기서 제1 설정값은 제1 비공용 회로를 고유하게 식별한다.
반도체 칩의 공용 구조와 비공용 구조는 상호 연결되어 하나 이상의 전자 회로를 형성할 수 있다. 반도체 디바이스는 적어도 하나의 입력 터미널과 적어도 하나의 출력 터미널을 포함하고 있으며, 제2 비공용 회로는 입력 터미널과 출력 터미널에 연결될 수 있고, 여기서 제1 설정값은 출력 터미널로부터 전자적으로 판독 가능하다. 전자 디바이스는 시도(challenge)를 수신하기 위한 적어도 하나의 입력 터미널 및 응답을 출력하기 위한 적어도 하나의 출력 터미널을 포함할 수 있으며, 전자 회로는 적어도 하나의 입력 터미널과 적어도 하나의 출력 터미널에 연결된 시도-응답 회로를 형성할 수 있고, 여기서 시도-응답 회로는 적어도 하나의 입력 터미널에 인가된 시도에 기초하여 적어도 하나의 출력 터미널에서 응답을 생성하기에 적합하며, 시도와 응답은 설정 관계를 갖는다. 시도-응답 회로에 의하여 생성된 응답은 적어도 하나의 입력 터미널에 인가된 시도와 제1 설정값 모두에 좌우될 수 있다.
다수의 구조는 비공용 구조를 포함하는 하나 이상의 비공용 막을 포함하는, 반도체 칩의 3개 이상의 막 내에 형성될 수 있으며, 적어도 하나의 공용 막은 하나 이상의 비공용 막 위에 형성되고, 여기서 적어도 하나의 공용 막은 공용 구조를 포함하지만, 비공용 구조는 포함하지 않는다. 선택적으로, 모든 비공용 구조는 반도체 칩의 단지 하나의 막 상에 형성될 수 있다. 반도체 칩은 또한 하나 이상의 비공용 막 아래에 적어도 제2 공용 막을 포함할 수 있으며, 제2 공용 막은 공용 구조를 포함하지만 비공용 구조는 포함하지 않는다. 이렇게 하여, 비공용 구조를 포함하는 막(들)은 칩의 고가의 역설계 없이 구조를 결정하는 것을 더 어렵게 만드는 다른 막 아래에 "매립(buried)"될 수 있다. 비공용 구조는 다수의 막 중 금속막들 사이의 연결부; 다수의 막 중 금속막과 콘택트 막 내의 게이트 사이의 연결부; 다수의 막 중 국부적인 상호연결막 내의 연결부; 및 다수의 막 중 하나의 막의 트랜지스터 또는 다이오드의 P- 또는 N-도프된 확산 영역 중 적어도 하나를 포함할 수 있다.
하나 이상의 공용 막의 비공용 구조는 하전 입자 멀티-빔렛 리소그래피 시스템을 이용하여 노광하는 것과 같이, 마스크리스 리소그래피 공정을 이용하여 형성될 수 있으며, 공용 막은 마스크-기반 리소그래피 공정을 이용하여 형성될 수 있다. 비공용 구조를 형성하기 위한 마스크리스 리소그래피 공정의 사용은 매우 높은 정보 저장 밀도, 인쇄 회로, 퓨즈, 일회용(one-time) 프로그램 가능한 회로 및 메모리 등을 이용하는 이전 방법보다 훨씬 더 높은 밀도를 갖는 제1 및 제2 비공용 회로를 형성하는 것을 가능하게 한다. 이 매우 높은 정보 밀도는 비공용 회로가 매우 긴 설정값, 예를 들어 매우 긴 암호 키 또는 많은 긴 암호 키를 저장하는 것을 가능하게 한다. 마스크리스 리소그래피를 사용할 때 가능한 비공용 구조 및 회로의 매우 작은 특징부(feature) 크기(예를 들어, 50 ㎚ 미만의 특징부 크기)는 비공용 회로가 면적 면에서 작아지고 및/또는 다중 막에 걸쳐 분포되는 것을 가능하게 한다. 이는 이전에 알려진 기술과 달리, 칩의 검사에 의하여 또는 칩의 역설계에 의하여 비공용 회로의 회로 레이아웃의 비공용 회로에 저장된 데이터를 발견하는 것을 훨씬 더 어렵게 만든다.
본 발명의 양태에 따르면, 시도-응답 절차에 기초하여 다수의 원격 터미널과 호스트 시스템 간의 인증을 위한 시스템이 제안된다. 원격 터미널 각각은 위에서 설명된 전자 디바이스를 포함할 수 있다.
본 발명의 양태에 따르면, 위에서 설명된 시스템에서 사용하기에 적합한 원격 터미널이 제안된다.
본 발명의 양태에 따르면, 위에서 설명된 시스템에서의 인증을 위한 방법이 제안된다. 본 방법은 원격 터미널을 다수의 사용자에게 분배하는 것, 시도를 호스트 시스템으로부터 원격 터미널 중 하나에 전송하는 것, 원격 터미널로부터 응답을 수신하는 것, 및 응답이 시도와 설정된 관계를 갖는다면 원격 터미널을 인증하는 것을 포함할 수 있다.
제조시 마스크리스 리소그래피 노광과 함께 광학 리소그래피가 적용된 경우, 포토리소그래피 또는 하전 입자 멀티-빔렛 리소그래피를 이용하여 동일한 부분이 생성될 수 있다. 타겟, 특히 전자 디바이스의 고유 부분은 하전 입자 멀티-빔렛 리소그래피를 이용하여 생성된다. 하전 입자 리소그래피 시스템 내에서 빔렛을 제어하기 위해 사용되는 패턴 데이터는 다수의 칩의 형성에 사용될 수 있는 공용 칩 설계 부분 및 고유 칩의 형성에 사용될 수 있는 고유 칩 설계 부분을 포함하도록 설계될 수 있다. 고유 칩 설계 부분은 특히 웨이퍼와 같은 타겟을 노광하기 직전에 패턴 데이터에 추가될 수 있다. 이는 고유 패턴 데이터의 형태이거나 고유 패턴 데이터를 생성하기 위해 사용된 정보의 형태일 수 있다.
유리하게는, 본 방법에 따른 보안 디바이스를 생성하는 방법은 고유 설계 데이터가 리소그래피 시스템의 조작자의 제어 하에 유지되는 것을 가능하게 하며, 고유 설계 데이터의 노출 시간이 최소화되고, 이런 이유로 공지된 마스크리스 노광 기반 제조 방법을 사용하여 고유 전자 디바이스를 제조할 때 보안 적용을 가능하게 하는 주요한 새로운 측정 및 제조 방법을 형성한다. 유리한 부가적인 효과는 공용 칩 설계 부분이 다수의 칩의 생성을 위하여 재사용될 수 있고 여기서 고유 칩을 생성하는 공지되고 간단한 방식을 이용하는 것이 마스크리스, 일반적으로 하전 입자 기반 리소그래피를 이용하여 고유 칩을 생산하는 공지된 방법을 이용하여 제조된 각 고유 칩 설계에 대한 용량 및 처리 시간을 요구할 것이라는 점에서 요구되는 처리 능력 및 메모리가 낮게 유지될 수 있다는 것이다.
위에서 설명된 바와 같이 그리고 밑에서 설명된 실시예에서의 반도체 칩을 포함하는 전자 디바이스는 고유 (비공용) 전기 회로를 포함하여 회로의 고유성에 의존하는 보안 시스템에서 기능을 제공할 수 있다. 예를 들어, 전자 디바이스는 인증 서비스를 제공하기 위해 보안 통신 또는 거래 시스템에서 사용될 수 있으며, 여기서 반도체 칩의 제1 비공용 회로는 사전 저장된 값을 갖고 제조되고 또한 전자 디바이스를 고유하게 식별하는 ID 번호 또는 코드를 포함하는 값을 출력하도록 조정된 마스크 ROM과 같은 데이터 저장 회로를 포함하고 있다. 제2 비공용 회로는 입력값 (예를 들어, 시도 입력)을 수신하고 ID와 함께 전자 디바이스를 보안 시스템에 인증하는 입력에 응답하여 고유 출력을 생성하도록 조정된 논리 회로 또는 암호 회로를 포함할 수 있다.
다른 예에서, 전자 디바이스는 장비 관리 시스템에서 사용될 수 있으며, 이 전자 디바이스에서 제1 비공용 회로는 위의 예에서와 같이 전자 디바이스를 고유하게 식별하는 ID 번호 또는 코드를 출력하도록 조정되어 있고, 제2 비공용 회로는 입력에 응답하여 출력을 생성하도록 조정되어 있어 전자 디바이스의 회로의 기능 또는 특징을 인에이블(enable)시키거나, 전자 디바이스에서 구동하거나 다른 디바이스에서 구동하는 소프트웨어의 기능 또는 특징을 인에이블시킨다. 제2 비공용 회로는 전자 디바이스에 특정한 복호화 알고리즘을 적용하거나 전자 디바이스에 특정한 복호화 키를 적용하도록 조정되어 있어 입력을 해독할 수 있으며, 입력은 특정 칩의 알고리즘 또는 키에 따라 암호화될 수 있다.
다른 예에서, 전자 디바이스는 암호 데이터 저장 시스템에서 사용될 수 있으며, 이 전자 디바이스에서 제1 비공용 회로는 위의 예에서와 같이 전자 디바이스를 고유하게 식별하는 ID 번호 또는 코드를 출력하도록 조정되어 있고, 제2 비공용 회로는 입력시 데이터를 수신하고 수신된 데이터의 암호화를 수행하며 암호화된 데이터를 출력하도록 조정되어 있으며, 여기서 데이터를 암호화하기 위해 전자 디바이스에 의하여 적용된 암호화 키 및/또는 암호화 알고리즘은 전자 디바이스에 고유하다.
다른 예에서, 전자 디바이스는 통신 네트워크에서 사용될 수 있으며, 이 전자 디바이스에서 제1 및/또는 제2 비공용 회로는 사전 저장된 값을 갖고 제조되고 네트워크 상에서 전자 디바이스를 고유하게 식별하는, 매체 접근 제어(MAC) 어드레스 또는 인터넷 프로토콜(IP) 어드레스와 같은 값을 출력하도록 조정된 데이터 저장 회로를 포함하고 있다. 이러한 전자 디바이스는 또한 제조 설비에서 사용될 수 있으며, 이 전자 디바이스에서 제1 및/또는 제2 비공용 회로는 미리 저장된 값을 갖고 제조되고 전자 디바이스를 맞춤형 디바이스와 고유하게 일치시키기 위하여, ID 코드 또는 암호 키와 같은 하나 이상의 값을 출력하도록 조정된 데이터 저장 회로를 포함하고 있으며, 전자 디바이스(예를 들어, 맞춤형 통신 디바이스에 위치된 암호 키를 갖는 여권 또는 은행 카드 또는 선박(ship) 에 배치된 스마트 ID 칩)는 맞춤형 디바이스 내에 위치되어야 한다. 전자 디바이스는 시도에 응답하도록 조정되어 전자 디바이스를 맞춤형 디바이스 내로 위치시키는 기계에 의하여 사전 저장된 값(들)을 출력하고 판독할 수 있다.
다른 예에서, 전자 디바이스는 일련번호(들)를 암호 키(들)와 안전하게 일치시키기 위해 사용될 수 있다. 마스크리스 리소그래피로 서입된 칩 막(들)의 매우 높은 정보 밀도는, 예를 들어 제1 비공용 회로가 (더 짧고 통신 및 시도하기 쉬운) 일련번호와 같은 제1 설정값을 저장하는 것을 가능하게 하며 또한 제2 비공용 회로가 매우 긴 비밀 암호 키 또는 많은 긴 암호 키를 저장하는 것을 가능하게 한다. 매우 큰 암호 키의 가능성은, 예를 들어 키가 전송되고 있는 메시지와 동일한 길이가 되는 것을 요구하고 중단되는 것이 불가능할 수 있는 일회용 패드(OTP) 암호화를 사용하는 것을 허용한다. 마스크리스 리소그래피를 사용할 때 가능한 작은 특징부 크기는 또한 칩의 검사 또는 역설계에 의하여 암호 키를 검색(retrieve)하는 것을 매우 어렵게 만든다.
본 발명의 다양한 양태 및 실시예가 상세한 설명 및 청구 범위에서 추가로 한정된다.
이하, 본 발명의 실시예가 더 상세하게 설명될 것이다. 그러나, 이 실시예는 본 발명의 보호의 범위를 제한하는 것으로서 해석되지 않을 수 있다는 것이 인식되어야 한다.
실시예는 대응하는 참조 기호들이 대응하는 부분들을 나타내고 있는 첨부된 개략적인 도면을 참조하여 오직 예로서 지금 설명될 것이며, 여기서:
도 1은 본 발명의 예시적인 실시예의 간략화된 고유 칩 및 다수의 고유 칩을 갖는 웨이퍼를 보여주고 있다.
도 2는 하전 입자 멀티-빔렛 리소그래피 시스템의 예시적인 실시예의 간략화된 개략적인 도면을 보여주고 있다.
도 3은 예시적인 마스크리스 리소그래피 시스템을 보여주고 있는 개념도이다.
도 4a 내지 도 4d는 본 발명에 따른 리소그래피 시스템에 대한 네트워크 아키텍처의 예시적인 실시예의 개략적인 도면이다.
도 5는 실제-라인 래스터화(real-line rasterization)를 사용하는 데이터 경로의 실시예의 예시적인 기능 흐름도를 보여주고 있다.
도 6은 본 발명의 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 7은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 9는 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하기 위하여 마스크-기반 리소그래피와 마스크리스 리소그래피를 조합하는 방법을 보여주고 있다.
도 10은 본 발명의 다른 예시적인 실시예에 따른, 고유 회로 및 관련된 고유의 설정값을 포함하는 고유 부분을 갖는 고유 칩을 보여주고 있다.
도 11은 본 발명의 다른 예시적인 실시예에 따른, 고유 설정값을 저장하는 막을 갖는 고유 칩을 보여주고 있다.
도 12a 내지 도 12d는 종래 공정 및 본 발명의 다른 예시적인 실시예에 따른 마스크리스 리소그래피 공정을 이용하여 형성된 전도 비아를 보여주고 있다.
도면은 오직 예시적인 목적을 위하여 의도되며, 청구범위에 의하여 한정된 바와 같은 범위 또는 보호의 제한으로서의 역할을 하지 않는다.
도 1은 본 발명의 예시적인 실시예의 간략화된 고유 칩 및 다수의 고유 칩을 갖는 웨이퍼를 보여주고 있다.
도 2는 하전 입자 멀티-빔렛 리소그래피 시스템의 예시적인 실시예의 간략화된 개략적인 도면을 보여주고 있다.
도 3은 예시적인 마스크리스 리소그래피 시스템을 보여주고 있는 개념도이다.
도 4a 내지 도 4d는 본 발명에 따른 리소그래피 시스템에 대한 네트워크 아키텍처의 예시적인 실시예의 개략적인 도면이다.
도 5는 실제-라인 래스터화(real-line rasterization)를 사용하는 데이터 경로의 실시예의 예시적인 기능 흐름도를 보여주고 있다.
도 6은 본 발명의 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 7은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다.
도 9는 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하기 위하여 마스크-기반 리소그래피와 마스크리스 리소그래피를 조합하는 방법을 보여주고 있다.
도 10은 본 발명의 다른 예시적인 실시예에 따른, 고유 회로 및 관련된 고유의 설정값을 포함하는 고유 부분을 갖는 고유 칩을 보여주고 있다.
도 11은 본 발명의 다른 예시적인 실시예에 따른, 고유 설정값을 저장하는 막을 갖는 고유 칩을 보여주고 있다.
도 12a 내지 도 12d는 종래 공정 및 본 발명의 다른 예시적인 실시예에 따른 마스크리스 리소그래피 공정을 이용하여 형성된 전도 비아를 보여주고 있다.
도면은 오직 예시적인 목적을 위하여 의도되며, 청구범위에 의하여 한정된 바와 같은 범위 또는 보호의 제한으로서의 역할을 하지 않는다.
다음의 예에서, 반도체 웨이퍼 상에 제조된 집적 회로를 지칭하는 "칩" 또는 "반도체 칩"에 대한 참조가 이루어진다. 그러나, 본 발명은 칩에 한정되지 않으며, 개별화된, 예를 들어 고유 특징부를 갖는 전자 디바이스의 생성에 보다 일반적으로 적용되는 것으로 이해되어야 한다. 전자 디바이스는 하나 이상의 입력부와 출력부를 가지며 데이터를 저장하거나 특정 출력을 생성하기 위해 입력을 처리하는 기능을 하는 칩 또는 다른 유형의 전자 회로를 포함할 수 있다.
반도체 웨이퍼와 같은 타겟에 패턴을 서입하기 위하여 하전 입자 멀티-빔렛 리소그래피를 이용하여 수행되는 공정이 또한 본 명세서에서 전자 빔(electron beam) 또는 e-빔 노광으로서 지칭된다. 이 노광 방법은 마스크리스 노광 방법이며, 여기서 타겟 상에서 노광될 패턴은 사전 한정된 마스크로 구현되는 것이 아니라 리소그래피 시스템으로 (통상적으로) 스트림 처리(streamed) 되는 데이터로 구현된다. 노광 중에 웨이퍼와 같은 타겟을 서입하기 위해 사용되는 하전 입자/전자 빔이 또한 본 명세서에서 빔렛(beamlet)으로 지칭된다.
개별화된 칩은 본 명세서에서 "고유(unique)" 칩으로 지칭된다. 이는 다른 칩과 관련하여 고유 회로 구조를 갖고 설계되고 제조된 칩을 의미하며, 따라서 고유 칩은 다른 칩과는 상이하게 작동한다. 이러한 고유 칩은 전형적으로 동일한 목적과 동일한 일반적인 기능을 갖고 있으나 약간 다른 회로를 갖는 많은 칩 세트 중 하나의 칩이다. 예를 들어, 칩 세트는 특정 데이터 저장 용량을 갖는 판독 전용 메모리(ROM)를 포함할 수 있으며, 세트의 각 칩은 ROM에 설정 데이터 값을 저장하도록 제조되며, 여기서 데이터 값은 칩 세트의 모든 칩마다 상이하다. 다른 예에서, 칩 세트는 설정 입력값이 제공될 때 설정 출력값을 생성하기 위한 회로를 포함할 수 있으며, 여기서 출력값은 동일한 입력값이 제공될 때 칩 세트의 모든 칩마다 상이하거나, 또는 칩 세트의 각 칩은 입력값에 대한 출력값의 고유 조합을 생성한다.
예를 들어, 동일한 설계를 갖는 칩이 손상된 경우에 사용하기 위한 예비 칩을 생성하기 위해, 또는 일부 다른 이유로 동일한 칩의 배치(batch)를 생성하기 위해 칩 세트 중 하나 이상의 칩이 동일한 설계를 가질 수 있다는 가능성이 배제되지 않는다는 점이 주목되어야 한다. 따라서, 칩 세트는 서브-세트들로 분할될 수 있으며, 각 서브-세트 내의 칩들은 동일하게 설계되지만, 모든 다른 서브-세트 내의 칩과는 다르게 설계된다. 모든 다른 칩과 다르도록 설계된 고유 칩은 진정으로 고유한 칩으로 지칭될 수 있으며, 즉 서브-세트 크기는 1(one)이다.
칩의 고유 부분, 고유 칩의 부분으로서 형성된 고유 구조 및 고유 칩의 부분을 생성하기 위해 사용된 고유 설계 데이터는 또한 본 명세서에서 비공용(non-common) 부분, 비공용 구조 및 비공용 설계 데이터로 지칭된다.
도 1은 반도체 웨이퍼(24) 상에 형성된 고유 칩(100)의 예시적인 간략화된 도면을 보여주고 있다. 고유 칩(100)은 공용 부분(101) 및 고유 또는 비공용 부분(102)을 포함하고 있다. 공용 부분(101)은 웨이퍼(24) 상에서 생성된 다른 칩에서 복제될 수 있으며, 그 결과 다수의 칩이 동일한 동일 공용 부분(101)을 갖게 된다. 고유 부분(102)은 웨이퍼(24) 상에서 생성된 다른 모든 칩과 다를 수 있다. 이는 도 1의 최상부에 도시되어 있으며, 여기서 웨이퍼(24)는 고유 칩(100) 및 39개의 다른 고유 칩을 포함하고 있는 것으로 나타나 있고, 각의 고유 칩은 상이한 개별화된 영역을 갖고 있다. 공용 부분(101)과 고유 부분(102)의 조합은 고유 칩(100)에 대한 완전한 회로를 초래할 수 있다.
고유 부분(102)은 웨이퍼(24) 상의 각 칩에 대하여 어떤 특정 구조들 (예를 들어, 상호연결 라인, 전도 비아, 트랜지스터와 다이오드의 터미널, 트랜지스터와 다이오드의 활성 영역 등)의 고유 조합을 선택하고 서입함으로써 실현될 수 있으며, 따라서 웨이퍼 상의 각 칩은 고유 구조를 갖는다. 칩은 전형적으로 전도, 절연 및 반도체 물질의 다중 막으로 형성되며, 다중 노광 작동이 사용되어 이 막 내에 미리 한정된 구조를 형성한다.
도 1의 중간 부분에 검은 점들로 도시된 바와 같이, 웨이퍼 상의 각 칩은 전형적으로 칩의 상이한 전도 (금속) 막들 사이에 전기적 연결부를 이루기 위한 전도 비아를 갖고 있다. 칩의 고유 부분(102)의 각 가능한 비아 위치에서 비아를 형성하거나 형성하지 않음으로써 웨이퍼(24) 상의 각 칩은 형성된 비아의 상이한 조합을 가져 각 칩에 대한 막들 사이에 상이한 전기적 상호연결부 세트를 생성할 수 있으며, 따라서 칩들 각각은 전기적으로 상이한 회로를 갖는다.
웨이퍼 상의 각 칩은 전형적으로 칩에 형성된, 트랜지스터 또는 다이오드와 같은 능동 회로 요소의 활성 영역을 형성하기 위해 첨가된 P- 또는 N-형 도펀트를 갖는 반도체 물질의 하나 이상의 막을 갖고 있다. 웨이퍼(24) 상의 각 칩은 칩의 고유 부분(102) 내의 각 능동 회로 요소의 도핑을 도핑 또는 비도핑 또는 변화시킴으로써, 형성된 능동 회로 요소들의 상이한 조합을 가질 수 있으며, 따라서 칩 각각은 전기적으로 상이한 회로를 갖는다.
대안적으로 또는 부가적으로, 금속막들 사이의 다른 연결부, 금속막과 예를 들어 콘택트 막 내의 게이트 간의 연결부, 국부적인 상호연결막 내의 연결부, 또는 회로의 다른 특징부가 각 칩을 위한 고유 조합으로 선택적으로 형성되어 고유 부분(102)을 실현할 수 있다.
공용 부분(101)은 포토리소그래피 또는 하전 입자 멀티-빔 리소그래피를 이용하여 생성될 수 있다. 고유 부분(102)은 전형적으로 하전 입자 멀티-빔 리소그래피를 이용하여 생성된다. 또한, 하전 입자 리소그래피 시스템에서 빔렛을 제어하기 위해 사용된 패턴 데이터는 웨이퍼 상의 다수의 칩을 위해 사용된 공용 칩 설계 부분 및 개별화된 영역을 위하여 사용된 고유 부분을 포함하도록 설계될 수 있다. 배경 부분에서 설명된 이유로, 공용 칩 설계 부분과 고유 칩 설계 부분을 포함하는 패턴 데이터를 한번에 생성하는 것은 바람직하지 않다. 따라서, 리소그래피 시스템은 노광 전의 전처리 단계 내의 후반 단계, 즉 웨이퍼의 실제 패터닝에 아주 가까운 후반 단계에서 패턴 데이터 내로의 고유 칩 설계 부분의 삽입이 가능하도록 조정되어 있다. 이는 도 4a 내지 도 4d 및 도 5와 함께 더 상세하게 설명될 것이다.
도 2는 마스크리스 패턴 라이터를 실행하는데 사용될 수 있는 하전 입자 멀티-빔렛 리소그래피 기계(1)의 예시적인 실시예의 간략화된 개략적인 도면을 보여주고 있다. 이러한 리소그래피 기계는 적절하게는 다수의 빔렛을 생성하는 빔렛 생성기, 상기 빔렛을 변조된 빔렛으로 패터닝하는 빔렛 변조기 및 상기 빔렛을 타겟의 표면 상으로 투영하기 위한 빔렛 투영기를 포함하고 있다. 타겟은 예를 들어 웨이퍼이다. 빔렛 생성기는 전형적으로 소스 및 적어도 하나의 개구 어레이를 포함하고 있다. 빔렛 변조기는 전형적으로 블랭킹 편향기와 빔 멈춤 어레이를 갖는 빔렛 블랭커(beamlet blanker)이다. 빔렛 투영기는 전형적으로 스캐닝 편향기 및 투영 렌즈 시스템을 포함하고 있다.
도 2에 나타나 있는 실시예에서, 리소그래피 기계(1)는 균질의 팽창 전자 빔(4)을 생성하기 위한 전자 소스(3)를 포함하고 있다. 빔 에너지는 바람직하게는, 약 1 내지 10 keV의 범위에서 상대적으로 낮게 유지된다. 이를 이루기 위하여, 가속 전압은 바람직하게는 낮으며, 전자 소스는 바람직하게는 접지 전위에서의 타겟에 대하여 약 -1 내지 -10㎸ 사이에서 유지된다. 하지만, 다른 설정이 또한 이용될 수 있다.
전자 소스(3)로부터의 전자 빔(4)은 이중 8중극(double octopole)을 통과하고 그후 전자 빔(4)을 시준하기 위하여 콜리메이터 렌즈(5)를 통과할 수 있다. 이해될 바와 같이, 콜리메이터 렌즈(5)는 임의 유형의 콜리메이팅 광학계일 수 있다. 이후, 전자 빔(4)은 하나의 적합한 실시예에서 개구 어레이(6A)인 빔 스플리터에 충돌할 수 있다. 개구 어레이(6A)는 빔의 일부를 차단할 수 있으며, 다수의 서브-빔(20)이 개구 어레이(6A)를 통과하는 것을 허용할 수 있다. 개구 어레이는 바람직하게는 관통 구멍을 갖는 플레이트를 포함하고 있다. 따라서, 다수의 평행한 전자 서브-빔(20)이 생성될 수 있다.
제2 개구 어레이(6B)는 각 서브-빔으로부터 다수의 빔렛(7)을 생성할 수 있다. 빔렛은 또한 전자 빔(e-beams)으로 지칭된다. 본 시스템은 많은 수의 빔렛(7), 바람직하게는 약 10,000개 내지 1,000,000개의 빔렛을 생성할 수 있지만, 물론 더 많거나 더 적은 빔렛을 사용하는 것이 가능하다. 시준된(collimated) 빔렛을 생성하기 위해 다른 공지된 방법이 또한 사용될 수 있다는 점이 주목된다. 이는 서브-빔의 조작을 허용하며, 이는 특히 빔렛의 수를 5,000개 이상으로 증가시킬 때 시스템 작동에 도움이 되는 것으로 밝혀졌다. 이러한 조작은, 예를 들어 서브-빔을 광축, 예를 들어 투영 렌즈의 평면에 수렴시키는 집광 렌즈, 콜리메이터 또는 렌즈 구조체에 의하여 수행된다.
서브-빔(20)을 빔 멈춤 어레이(10) 내의 대응 개구를 향하여 집속하기 위하여, 집광 렌즈 어레이(21) (또는 집광 렌즈 어레이 세트)는 서브-빔 생성 개구 어레이(6A) 뒤에 포함될 수 있다. 제2 개구 어레이(6B)는 서브-빔(20)으로부터 빔렛(7)을 생성할 수 있다. 빔렛 생성 개구 어레이(6B)는 바람직하게는 빔렛 블랭커 어레이(9)와 조합하여 포함된다. 예를 들어, 서브-조립체를 형성하기 위하여 양 요소가 함께 조립될 수 있다. 도 2에서, 개구 어레이(6B)는 각 서브-빔(20)으로부터 3개의 빔렛(7)을 생성하며, 이들은 3개의 빔렛이 엔드 모듈(22) 내의 투영 렌즈 시스템에 의하여 타겟 상으로 투영되도록 대응하는 개구에서 빔 멈춤 어레이(10)를 타격한다. 실제로, 훨씬 더 많은 수의 빔렛이 엔드 모듈(22) 내의 각 투영 렌즈 시스템에 대해 개구 어레이(6B)에 의하여 생성될 수 있다. 일 실시예에서, 서브-빔 당 빔렛의 수가 200개 이상으로 증가될 수 있지만, (7×7 어레이로 배열된) 49개의 빔렛이 각 서브-빔으로부터 생성될 수 있으며 단일 투영 렌즈 시스템을 통하여 지향된다.
서브-빔(20)의 중간 스테이지를 통하여 빔(4)으로부터 빔렛(7)을 단계적으로 생성하는 것은 주요 광학적 작동이 비교적 제한된 수의 서브-빔(20)으로 그리고 타겟으로부터 비교적 멀리 떨어진 위치에서 수행될 수 있다는 이점을 갖는다. 하나의 이러한 작동은 투영 렌즈 시스템들 중 하나에 대응하는 지점으로의 서브-빔의 수렴이다. 바람직하게는 작동과 수렴 지점 사이의 거리는 수렴 지점과 타겟 사이의 거리보다 크다. 가장 적절하게는, 이와 조합하여 정전 투영 렌즈의 사용이 이루어진다. 이 수렴 작동은 첨단 노드에서, 특히 90 ㎚ 미만의 임계 치수를 갖는 노드에서 신뢰성있는 하전 입자 빔 리소그래피를 수행하기 위하여 시스템이 감소된 스폿 크기, 증가된 전류 및 감소된 포인트 확산의 요구 사항을 충족하는 것을 가능하게 한다.
빔렛(7)은 그리고는 변조기(9)의 어레이를 통과할 수 있다. 이 변조기(9)의 어레이는 다수의 블랭커를 갖는 빔렛 블랭커 어레이를 포함할 수 있으며, 각 블랭커는 하나 이상의 전자 빔렛(7)을 편향시킬 수 있다. 블랭커는 보다 구체적으로 제1 전극 및 접지 전극 또는 공통 전극인 제2 전극을 구비하고 있는 정전 편향기일 수 있다. 빔렛 블랭커 어레이(9)는 빔 멈춤 어레이(10a)와 함께 변조 장치를 구성한다. 빔렛 제어 데이터에 기초하여, 변조 수단(8)은 전자 빔렛(7)에 패턴을 부가할 수 있다. 패턴은 엔드 모듈(22) 내에 존재하는 구성 요소에 의하여 타겟(24) 상으로 투영될 수 있다.
이 실시예에서, 빔 멈춤 어레이(10)는 빔렛이 통과하는 것을 허용하기 위하여 개구의 어레이를 포함하고 있다. 기본적인 형태의 빔 멈춤 어레이는 관통 구멍, 전형적으로 둥근 구멍을 구비한 기판을 포함할 수 있다. 하지만, 다른 형상 또한 이용될 수 있다. 일 실시예에서, 빔 멈춤 어레이(8)의 기판은 규칙적으로 이격된 관통 구멍 어레이를 갖는 실리콘 웨이퍼로부터 형성될 수 있으며, 표면 하전을 방지하기 위하여 금속의 표면막으로 코팅될 수 있다. 일 실시예에서, 금속은 CrMo와 같은, 자생 산화물 외피(skin)를 형성하지 않는 유형일 수 있다.
일 실시예에서, 빔 멈춤 어레이(10)의 통로는 빔렛 블랭커 어레이(9) 내의 구멍과 정렬될 수 있다. 빔렛 블랭커 어레이(9)와 빔렛 멈춤 어레이(10)는 전형적으로 함께 작동하여 빔렛(7)을 차단하거나 통과하게 한다. 빔렛 블랭커 어레이(9)가 빔렛을 편향시키면, 빔렛은 빔렛 멈춤 어레이(10) 내의 대응하는 개구를 통과하지 않을 것이며, 대신 빔렛 차단 어레이(10)의 기판에 의하여 차단될 것이다. 그러나, 빔렛 블랭커 어레이(9)가 빔렛을 편향시키지 않으면, 빔렛은 그러면 빔렛 멈춤 어레이(10) 내의 대응 개구를 통과할 것이며 그후 타겟(24)의 타겟 표면(13) 상에 스폿으로서 투영될 것이다.
리소그래피 기계(1)는, 빔렛 제어 데이터를, 예를 들어 패턴 비트맵 데이터의 형태로 빔렛 블랭커 어레이(9)에 공급하기 위한 데이터 경로를 더 포함할 수 있다. 빔렛 제어 데이터는 광섬유를 이용하여 전송될 수 있다. 각 광섬유 말단으로부터의 변조된 광 빔은 빔렛 블랭커 어레이(9) 상의 감광성 요소 상에 투영될 수 있다. 각 광 빔은 감광성 요소에 결합된 하나 이상의 변조기를 제어하기 위하여 패턴 데이터의 일부를 유지할 수 있다.
이어서, 전자 빔렛(7)은 엔드 모듈(end module)로 들어갈 수 있다. 이하, 용어 "빔렛"은 변조된 빔렛을 지칭한다. 이러한 변조된 빔렛은 시간에 대한(time-wise) 순차적인 부분들을 효과적으로 포함한다. 이 순차적인 부분들 중 일부는 더 낮은 세기를 가질 수 있으며, 바람직하게는 0의 세기-즉, 빔 멈춤부에서 정지된 부분을 가질 수 있다. 일부 부분은 후속 스캐닝 주기 동안 시작 위치로의 빔렛의 위치 결정을 가능하게 하기 위하여 0의 세기를 가질 수 있다.
엔드 모듈(22)은 바람직하게는 삽입 가능하고 교체 가능한 유닛으로서 구성되며, 이는 다양한 구성 요소를 포함하고 있다. 이 실시예에서, 엔드 모듈은 빔 멈춤 어레이(10), 스캐닝 편향기 어레이(11) 및 투영 렌즈 배열체(12)를 포함할 수 있다. 하지만 이 모두가 엔드 모듈에 포함될 필요는 없으며, 이들은 다르게 배열될 수 있다.
빔렛 멈춤 어레이(10)를 통과한 후, 변조된 빔렛(7)은, 편향되지 않은 빔렛(7)의 방향에 실질적으로 수직인 X-및/또는 Y-방향으로의 각 빔렛(7)의 편향을 제공하는 스캐닝 편향기 어레이(11)를 통과할 수 있다. 이 실시예에서, 편향기 어레이(11)는 상대적으로 작은 구동 전압의 인가를 가능하게 하는 스캐닝 정전 편향기일 수 있다.
다음에, 빔렛은 투영 렌즈 배열체(12)를 통과할 수 있으며, 타겟 평면에서 타겟, 전형적으로 웨이퍼의 타겟 표면(24) 상으로 투영될 수 있다. 리소그래피 적용을 위하여, 타겟은 일반적으로 하전 입자 민감막 또는 레지스트 막을 구비한 웨이퍼를 포함한다. 투영 렌즈 배열체(12)는 빔렛을 집속할 수 있어, 예를 들어 직경이 약 10 내지 30 나노미터인 기하학적 스폿 크기를 야기한다. 이러한 설계의 투영 렌즈 배열체(12)는, 예를 들어 약 100 내지 500배의 축소율을 제공한다. 이 바람직한 실시예에서, 투영 렌즈 배열체(12)는 유리하게는 타겟 표면에 가깝게 위치된다.
일부 실시예에서, 빔 프로텍터는 타겟 표면(24)과 집속 투영 렌즈 배열체(12) 사이에 위치될 수 있다. 빔 프로텍터는 웨이퍼로부터 방출된 레지스트 입자를 그들이 리소그래피 기계 내의 임의의 민감한 요소에 도달할 수 있기 전에 흡수하기 위한, 필요한 개구를 구비한 포일 또는 플레이트일 수 있다. 대안적으로 또는 부가적으로, 스캐닝 편향 어레이(9)는 투영 렌즈 배열체(12)와 타겟 표면(24) 사이에 제공될 수 있다.
개략적으로 말하면, 투영 렌즈 배열체(12)는 빔렛(7)을 타겟 표면(24)에 집속시킨다. 이것으로, 이는 단일 픽셀의 스폿 크기가 정확하다는 것을 더 보장한다. 스캐닝 편향기(11)는 타겟 표면(24) 위에서 빔렛(7)을 편향시킬 수 있다. 이것으로, 타겟 표면(24) 상의 픽셀의 위치가 미세 규모(microscale)로 정확하다는 것을 보장할 필요가 있다. 특히, 스캐닝 편향기(11)의 작동은 픽셀이 타겟 표면(24) 상의 패턴을 궁극적으로 구성하는 픽셀의 그리드에 잘 맞는다는 것을 보장할 필요가 있다. 타겟 표면 상의 픽셀의 거시적 위치 결정이 타겟(24) 아래에 존재하는 웨이퍼 위치 결정 시스템에 의하여 적절하게 가능해 진다는 점이 이해될 것이다.
이러한 고품질 투영은 재현 가능한 결과를 제공하는 리소그래피 기계를 획득하는 것과 관련될 수 있다. 일반적으로, 타겟 표면(24)은 기판의 최상부 상의 레지스트 필름을 포함하고 있다. 레지스트 필름의 부분은 하전 입자, 즉 전자의 빔렛의 적용에 의하여 화학적으로 변형될 수 있다. 그 결과, 필름의 조사된 부분은 현상액 내에서 다소 용해될 수 있어, 웨이퍼 상의 레지스트 패턴을 야기한다. 웨이퍼 상의 레지스트 패턴은 그후에, 즉 반도체 제조의 기술 분야에서 알려진 바와 같이 실행, 에칭 및/또는 증착 단계에 의하여 하부 막으로 전사될 수 있다. 명백하게, 조사가 균일하지 않으면, 레지스트가 균일한 방식으로 현상될 수 없어, 패턴 내의 오류로 이어진다. 더욱이, 많은 이러한 리소그래피 기계는 다수의 빔렛을 이용한다. 조사에 있어서의 차이는 편향 단계에서 발생되지 않아야 한다.
도 3은 3개의 상위 계층 서브-시스템; 웨이퍼 위치 결정 시스템(25), 전자 광학 컬럼(20) 그리고 데이터 경로(30)로 분할된 예시적인 하전 입자 리소그래피 시스템(1A)의 개념도를 보여주고 있다. 웨이퍼 위치 결정 시스템(25)은 전자 광학 칼럼(20) 아래에서 웨이퍼(24)를 x-방향으로 이동시킨다. 웨이퍼 위치 결정 시스템(25)은 데이터 경로 서브-시스템(30)으로부터의 동기 신호를 구비하여 웨이퍼를 전자 광학 칼럼(20)에 의해 생성된 전자 빔렛과 정렬시킬 수 있다. 전자-광학 컬럼(20)은 도 2에 도시된 바와 같이 하전 입자 멀티-빔렛 리소그래피 기계(1)를 포함할 수 있다. 빔렛 블랭커 어레이(9)의 전환은 또한 패턴 비트맵 데이터를 사용하여 데이터 경로 서브-시스템(30)을 통해 제어될 수 있다.
도 4a 내지 도 4d에, 데이터 경로 서브-시스템(30)을 형성하는 제어 및 데이터 인터페이스를 갖는 리소그래피 시스템(301A 내지 301D)에 대한 데이터 경로 서브-시스템(30)의 예시적인 실시예가 나타나 있다. 도면은 3개의 인터페이스, 즉 클러스터 인터페이스(303), 클러스터 요소 인터페이스(305) 및 리소그래피 서브-시스템 인터페이스(307)를 갖는 계층적 배열을 보여주고 있다. 다수의 리소그래피 서브-시스템(316)이 나타나 있으며, 각 리소그래피 서브-시스템은 도 2에 나타나 있는 바와 같은 하전 입자 멀티-빔렛 리소그래피 기계(1)를 포함하고 있다. 리소그래피 서브-시스템(316)에만 있다는 것이 가능하다.
서브-시스템(316)은, 예를 들어 웨이퍼 로딩 서브-시스템(WLS), 웨이퍼 위치 결정 서브-시스템(WPS), 전자 빔렛을 생성하기 위한 조명 광학 서브-시스템(ILO), 빔 전환 데이터를 리소그래피 요소로 스트림 처리하기 위한 패턴 스트리밍 서브-시스템(PSS), 전자 빔렛을 온(on) 및 오프(off) 전환하기 위한 빔 전환 서브-시스템(BSS), 빔렛을 웨이퍼 상으로 투영하기 위한 투영 광학 서브-시스템(POS), 빔 측정 서브-시스템(BMS), 및 계측 서브-시스템(MES)을 포함한다.
각 서브-시스템(316)은 독립적으로 작동할 수 있으며 명령을 저장하기 위한 메모리 및 명령을 실행하기 위한 컴퓨터 프로세서를 포함할 수 있다. 메모리와 프로세서는 플러그-인 클라이언트(plug-in client; PC)(315)로서 각 서브-시스템 내에서 실행될 수 있다. 서브-시스템의 적절한 실행은, 예를 들어 리눅스(Linux) 운영 체제를 구동하는 개인용 컴퓨터를 포함할 수 있다. 서브-시스템은 그의 운영 체제를 저장하기 위한 하드 디스크 또는 비휘발성 메모리를 포함할 수 있으며, 따라서 각 서브-시스템은 이 디스크 또는 메모리에서 부팅된다. 아래에 논의된 이 특징부 및 다른 특징부는 다른 서브-시스템에 의해 부과된 제약을 고려할 필요없이 각 서브-시스템이 독립적인 유닛으로서 설계, 구축 및 테스트될 수 있는 자율적인 유닛일 수 있는 설계를 가능하게 한다. 예를 들어, 각 서브-시스템은 다른 서브-시스템에 의하여 이루어진 메모리 및 처리량의 요구를 고려할 필요없이 그 작동 주기 중에 서브-시스템의 기능을 적절하게 수행하기 위한 충분한 메모리 및 처리 용량을 갖고 설계될 수 있다. 이는 이러한 요구 사항이 유동적인 경우에 시스템의 개발 및 업그레이드 중에 특히 유리하다. 이 설계로, 전체 필요한 메모리와 처리 용량이 증가될 수 있으며 이 구성 요소의 중복성은 각 서브-시스템에서 실행될 필요가 있을 수 있다. 그러나 단순화된 설계는 더 빠른 개발 및 보다 간단한 업그레이드로 이어질 수 있다.
서브-시스템(316)은 제어 네트워크(420)를 통해 명령을 수신하도록 설계될 수 있으며 다른 서브-시스템과 별도로 명령을 실행하여 명령 실행에 대한 결과를 보고하고 요청시 임의의 결과 실행 데이터를 전송할 수 있다. 서브-시스템(316)은 자율적인 유닛으로서 설계될 수 있지만, 예를 들어 데이터 네트워크 허브 상의 중앙 디스크 또는 메모리로부터 부팅되도록 설계될 수 있다. 이는 각 서브-시스템의 개별 하드 디스크 또는 비휘발성 메모리의 신뢰성 문제 및 비용을 줄이며, 중앙 위치의 서브-시스템에 대한 부트 이미지를 업데이트함으로써 서브-시스템의 보다 쉬운 소프트웨어 업그레이드를 가능하게 한다.
클러스터 인터페이스(303)는 리소그래피 클러스터 프런트-엔드(306)와 하나 이상의 호스트 시스템(302) 간의 및/또는 클러스터 프런트-엔드(306)와 하나 이상의 조작원 콘솔(304) 간의 통신을 위한 인터페이스를 포함할 수 있다.
클러스터 요소 인터페이스(305)는 요소 제어 유닛(312) 및/또는 데이터 네트워크 허브(314)를 포함하는 리소그래피 요소 네트워크와 클러스터 프런트-엔드(306) 간의 통신을 위한 인터페이스를 포함할 수 있다. 요소 제어 유닛(312)은 링크(406)를 통해 데이터 네트워크 허브(314)와 통신할 수 있으며, 여기서 통신은 바람직하게는 요소 제어 유닛(312)에서 데이터 네트워크 허브(314)로의 단방향이다.
리소그래피 서브-시스템 인터페이스(307)는 요소 제어 유닛(312)과 리소그래피 서브-시스템(316) 사이, 그리고 데이터 네트워크 허브(314)와 리소그래피 서브-시스템(316) 사이의 인터페이스를 포함할 수 있다. 서브-시스템(316)은 제어 네트워크(420)를 통해 요소 제어 유닛(312)과 통신할 수 있으며, 서브-시스템(316)은 데이터 네트워크(421)를 통해 데이터 네트워크 허브(314)와 통신할 수 있다.
조작원 인터페이스와 상위 계층 호스트 감독 및 자동화 컴퓨터에 대한 인터페이스는 개별 리소그래피 요소로 이루어지지 않으며, 클러스터 프런트-엔드(306)에서 이루어질 수 있다.
바람직하게는, 데이터 경로(320)는 패턴 스트리머(319)를 하전 입자 빔을 변조 또는 전환시키는 것을 책임지는 서브-시스템(들)에 직접 연결한다. 패턴 스트리머(319)는 패턴 데이터를 리소그래피 서브-시스템(316)으로 스트림 처리하여 하전 입자 빔의 변조 및 전환을 제어할 수 있다. 데이터 양이 서브-시스템에서의 로컬 저장부에 비해 너무 크기 때문에 패턴 데이터는 전형적으로 비트-맵 형식으로 관련 서브-시스템으로 스트림 처리된다.
서브-시스템(316)은 제어 네트워크를 통하여, 지원 서브-시스템 제어부(Support Subsystem Control) 또는 SUSC로도 지칭되는 요소 제어 유닛(312)에 연결될 수 있다. 요소 제어 유닛(312)은 리소그래피 서브-시스템(316)의 작동을 제어하기 위하여 메모리 및 컴퓨터 프로세서를 포함할 수 있다.
도 4a 및 도 4b의 예에서, 패턴 스트리머(319)로부터 리소그래피 서브-시스템(316)으로 스트림 처리된 패턴 데이터는 공용 칩 설계 부분에 대한 데이터 및 고유 칩 설계 부분에 대한 데이터를 포함할 수 있다. 도 4a에서, 고유 칩 설계 부분은 패턴 데이터 처리 유닛(318) 내의 패턴 데이터에 부가될 수 있다. 도 4b에서, 고유 칩 설계 부분은 패턴 스트리머(319) 내의 패턴 데이터에 부가될 수 있다.
도 4c 및 도 4d의 예에서, 패턴 스트리머(319)로부터 리소그래피 서브-시스템(316)으로 스트림 처리된 패턴 데이터는 공용 칩 설계 부분에 대한 데이터를 포함할 수 있다. 도 4c에서, 고유 칩 설계 부분이 요소 제어 유닛(312)의 제어 하에서 리소그래피 서브-시스템(316)에 의하여 패턴 데이터에 부가될 수 있다. 도 4d에서, 고유 칩 설계 부분이 호스트 시스템(302)의 제어 하에서 리소그래피 서브-시스템(316)에 의하여 패턴 데이터에 부가될 수 있다.
도 4a 내지 도 4d에서, 패턴 스트리머(319)는 제어 네트워크(420)를 통하여 요소 제어 유닛(312)에 의하여 제어될 수 있다. 또한, 패턴 스트리머(319)는 리소그래피 서브-시스템(316)의 일부일 수 있다.
도 5는 실제-라인 래스터화(real-line rasterization)을 이용하는 데이터 경로의 실시예의 예시적인 기능적인 흐름도를 보여주고 있다. 도 3에서, 기능적인 흐름도는 4개의 부분으로 분리된다: 3010은 하부 데이터 출력/입력의 데이터 형식을 표시하기 위하여 이용되고; 3020은 데이터 출력/입력(평행사변형) 및 기능적인 요소(직사각형)를 포함하고 있는 공정 흐름을 보여주고 있으며; 3030은 상부 기능적 요소에서 수행된 공정 단계를 표시하기 위하여 이용되고; 그리고 3040은 공정 단계가 얼마나 자주 전형적으로 수행되는지, 예를 들어 설계마다 한 번(3041), 웨이퍼마다 한 번(3042), 또는 필드마다 한 번(3043) 수행되는지를 표시하기 위하여 이용된다. 로마자 I, Ⅱ 및 Ⅲ은 특징 데이터 세트 및/또는 선택 데이터가 데이터 경로에 제공될 수 있는 때를 나타내고 있다.
공정에 대한 입력은 GDS-Ⅱ 설계 레이아웃 데이터(2007) 또는 공용 칩 설계 부분을 한정하는, OASIS 데이터 형식과 같은 임의의 다른 적합한 형식의 설계 레이아웃일 수 있다. 패턴 데이터 처리 시스템(318)은 최하부에 화살표(3041)로 표시된 바와 같이, GDS-Ⅱ 파일을 설계마다 한번 전처리할 수 있다(1022).
바람직하게는, 전처리(1022)는 고유 칩 설계 부분을 포함하지 않고 있으며, 패턴 데이터 전처리 시스템(318)이 덜 안전한 환경에 위치되는 것을 가능하게 한다. 보안상의 이유로 고유 칩 설계 부분의 노출 시간을 최소화하는 것이 바람직하다. 칩의 고유성이 전형적으로 데이터 보안, 추적 가능성 및 위조 방지 적용을 위하여 이용될 것임에 따라 보안성 측면은 중요하다. 파선 표시된 블록 내에서의, 즉 소프트웨어 처리(1071A)로부터 하드웨어 처리(1073)까지의 공정은 전형적으로 리소그래피 기계(1, 1A)에서 수행되어, 더 안전한 작동 환경을 가능하게 한다. 이후 단계에서 고유 칩 설계 부분을 삽입함으로써, 리소그래피 시스템(301A 내지 301D) 내에서 코드가 사용되는 시간 량이 최소화될 수 있다.
고유 칩 설계 부분은 로마자 I, Ⅱ 및 Ⅲ로 표시된, 기능적 흐름의 다양한 단계에서 패턴 데이터 내로 삽입될 수 있다.
로마자 I로 표시된 설계 레이아웃 데이터 입력, 본 예에서는 GDS-Ⅱ 입력의 처리시 고유 칩 설계 부분은 패턴 데이터에 삽입될 수 있다. 이 단계에서 패턴 데이터 처리는 전형적으로 벡터 기반 데이터 형식으로 수행된다. 이 작동이 전형적으로 덜 안전한 환경에 위치된 패턴 데이터 처리 유닛(318)에서 수행됨으로써, 이 단계(I)에서의 고유 칩 설계 부분의 삽입은 가장 바람직하지 않다.
더욱 바람직하게는, 패턴 데이터 내로의 고유 칩 설계 부분의 삽입은 로마자 Ⅱ로 표시된 바와 같이 소프트웨어 처리 단계(1071A)에서 또는 로마자 Ⅲ로 표시된 바와 같이 스트리밍 단계(1071B)에서 수행될 수 있다. 최하부로부터 제2 화살표(3042)로 표시된 바와 같이, S/W 처리 단계(1071A)는 전형적으로 웨이퍼마다 한번 수행된다. 제3 화살표(3043)에 의해 표시된 바와 같이, 스트리밍 단계(1071B)는 전형적으로 필드마다 한번 또는 칩마다 한번 수행된다.
S/W 처리 단계(1071A) 및 스트리밍 단계(1071B)는 패턴 스트리머(319)에서 실행될 수 있다. 기능 흐름의 우측에서의 하드웨어 처리 단계(1073)는 공용 칩 설계 부분 및 고유 칩 설계 부분을 포함하는 패턴 데이터(2009)에 의해 블랭커가 제어되는 것을 전형적으로 포함한다.
GDS-Ⅱ 형식 패턴 데이터는, 전형적으로 근접 효과 보정, 레지스트 가열 보정 및/또는 스마트 경계(smart boundaries) (공동으로 3031로 도시됨)를 포함하는 오프라인 처리(1022)를 거칠 수 있다. 결과적인 보정된 벡터 패턴 데이터(2008)는 벡터 형식일 수 있으며 3011로서 도시된 선량 정보(dose information)를 포함할 수 있다. 이 오프-라인 처리(1022)는 통상적으로 웨이퍼들의 하나 이상의 배치를 위하여, 주어진 패턴 설계에 대해 한번 수행된다. 로마자 I로 표시된, 이 단계에서의 고유 칩 설계 부분을 삽입하는 경우, 오프-라인 처리(1022)는 웨이퍼마다 한번까지 또는 심지어 필드 또는 칩마다 한번까지 더 빈번하게 수행될 필요가 있을 수 있다.
다음에, 벡터 데이터(2008)를 래스터화하도록 벡터 툴 입력 데이터(2008)의 인-라인 처리가 수행되어 예를 들어 4-비트 그레이스케일 비트맵 형식(3012)의 패턴 시스템 스트리머(PSS) 비트맵 데이터(3021)를 생성할 수 있다.
이 처리는 전형적으로 소프트웨어에서 수행된다. 로마자 Ⅱ로 표시된 바와 같이, 고유 칩 설계 부분이 이 단계에서 추가될 수 있다. 패턴 스트리머(319)가 그후 PSS 형식 데이터(3021)를 처리하여, 3032로 공동으로 도시된, 빔 위치 교정을 위한 X 및/또는 Y 방향으로의 전체 또는 부분적인 픽셀 시프트, 앞서와 같이 비트맵 데이터 상에서의 필드 크기 조정 및/또는 필드 위치 조정을 수반하는 보정을 아마도 포함하는 블랭커 형식 데이터(2009)를 생성할 수 있다. 엔트리 포인트(entry point; Ⅱ)에 대해 대안적으로, 로마자 Ⅲ로 표시된 바와 같이 고유 설계 부분이 이 단계에서 추가될 수 있다. 이 처리는 필드마다 수행될 수 있다. 블랭커 형식 패턴 데이터(2009)는 그후 웨이퍼의 노광을 위하여 리소그래피 시스템으로 전송(3022)될 수 있다
도 5에 표시된 바와 같이, 래스터화는 하드웨어에서 수행된 실시간 처리를 전형적으로 수반하는 스트리밍 단계(1071B)에서 수행될 수 있다. 빔 위치 교정, 필드 크기 조정 및/또는 필드 위치 조정(3032)에 대한 보정이 벡터 형식 PSS 형식 데이터(3021)에서 수행될 수 있으며, 그후 래스터화는 이를 블랭커 형식(2009)으로 전환시킬 수 있다. 보정이 벡터 데이터에 대해 이루어지면 X 및 Y 방향으로의 전체 픽셀 시프트 및 서브-픽셀 시프트 모두가 이루어질 수 있다.
이후 단계에서 고유 칩 설계 부분의 삽입을 가능하게 하도록 GDS±입력(2007)의 전처리(1022)가 바람직하게는 수행된다. 여기서, 비트 공간이 중간 패턴 데이터 내에 남겨질 수 있거나, 고유 칩 설계 데이터가 이후 단계에서 삽입되는 중간 벡터 형식 데이터에 플레이스 홀더(place holder)가 추가될 수 있다. 유리하게도, 언급된 보안 이점 이외에, 이는 매우 높은 CPU 전력 및 매우 많은 양의 메모리를 필요로 하는, 각 고유 칩에 대한 웨이퍼의 각 노광 이전에 막대한 양의 패턴 데이터를 재생성할 필요를 방지한다.
도 4a 내지 도 4d에서, 클러스터 프런트 엔드(306)와 SUSC(312) 사이의 통신(402)은 SUSC(312)로의 공정 프로그램(PP)의 전송을 위하여 설계될 수 있다. 이 목적을 위하여 JavaScript Object Notation (JSON) 기반의 프로토콜이 사용될 수 있다. 프로토콜은 바람직하게는 PP에 기초한 PJ를 생성하도록 SUSC(312)에 지시하기 위해 공정 작업(PJ)의 생성, PP 파일과 임의의 관련 매개 변수의 전송을 위한 지시를 제공한다. 부가적인 명령은 중단 및 취소 지시를 포함할 수 있다.
SUSC(312)로부터 클러스터 프런트-엔드(306)로의 통신은 승인 메시지, 진행 보고, 그리고 에러 및 알람 메시지를 포함할 수 있다.
제어 네트워크(420)에 걸친 SUSC(312)와 리소그래피 서브-시스템(316) 간의 통신(401)은 바람직하게는 요소 제어 유닛 프로토콜만을 이용하여 엄격하게 제어되어 네트워크에서의 유사 실시간 성능을 보장한다. SUSD(314)와 클러스터 프런트-엔드(306) 간의 통신(405)은 SUSD(314)로부터의 PJ 결과, 작업 추적 및 데이터 로깅의 검색을 위하여 설계될 수 있다. 이 통신 링크를 위하여 하이퍼-텍스트 전송 프로토콜(HTTP)이 사용될 수 있다.
리소그래피 서브-시스템(316)과 SUSD(314) 간의 통신(403)은 서브-시스템(316)으로부터의 데이터의 일방향 수집을 위하여 설계될 수 있다. 데이터는 시스로그(syslog), HDF5, UDP 등과 같은 다양한 프로토콜을 사용하여 통신될 수 있다.
대용량 데이터는 사용자 데이터그램 프로토콜(UDP)을 이용하여 전송되어 핸드쉐이킹(handshaking), 오류 체크 및 보정의 큰 오버헤드(overhead)없이 데이터를 전송할 수 있다. 결과적인 매우 낮은 전송 오버헤드로 인하여, 데이터는 따라서 실시간으로 수신된 것으로 간주될 수 있다.
계층 데이터 형식(HDF5)이 고주파수 데이터의 전송 및 저장을 위하여 사용될 수 있다. HDF5는 대량의 수치 데이터를 저장하고 구성하기에 적합하지만, 보통 UDP 환경에서는 사용되지 않는다. CSV 또는 TCP와 같은 다른 데이터 형식이 또한 특히 낮은 레벨 (저용량) 데이터에 대해 사용될 수 있다.
리소그래피 서브-시스템(316)의 작동은 수행될 일련의 동작을 포함할 수 있는 PP를 사용하여 제어될 수 있다. 요소 제어 유닛(312)은 PP로 로딩될 수 있으며 조작원 콘솔(304)을 통하여 호스트 시스템(302) 또는 조작원에 의하여 요청대로 PP를 스케줄링하고 실행할 수 있다.
공정 프로그램(PP) 및 공정 작업(PJ)은 SEMI 표준, 예를 들어 SEMI E30: "Generic Model for Communications and Control of Manufacturing Equipment (GEM)", SEMI E40: "Standard for Processing Management", SEMI E42: "Recipe Management Standard: Concepts, Behavior, and Message Services", 및/또는 SEMI E139: "Specification for Recipe and Parameter Management (RaP)"에 기초할 수 있다. PP는, 예를 들어 SEMI E40 표준에서 한정된 것과 같이 레시피의 역할을 할 수 있다. SEMI 표준이 레시피를 다루는 방법에 대한 많은 요구 사항을 명시하고 있지만, 표준은 모순적일 수 있으며 따라서 레시피는 바람직하게는 회피된다. 대신에, 편집 가능한 그리고 형식화되지 않은 PP는 소위 2진 대형 객체(BLOB) 형태로 사용될 수 있다.
PP는 웨이퍼의 처리 환경을 결정하고 런(run) 또는 처리 사이클들 사이에서 변경될 수 있는 명령, 설정 및 매개 변수의 세트의 사전 계획되고 그리고 재사용 가능한 부분일 수 있다. PP는 리소그래피 툴(tool) 설계자에 의해 설계될 수 있거나, 툴링(tooling)에 의하여 생성될 수 있다.
PP는 사용자에 의하여 리소그래피 시스템에 업로드될 수 있다. PP는 PJ를 생성하기 위하여 이용될 수 있다. PJ는 리소그래피 서브-시스템(316)에 의하여 웨이퍼 또는 웨이퍼 세트에 적용될 처리를 특정할 수 있다. PJ는 웨이퍼의 특정 세트를 처리할 때 어느 PP를 이용할 것인지를 한정할 수 있으며, PP로부터의 (그리고 선택적으로 사용자로부터의) 매개 변수를 포함할 수 있다. PJ는 사용자 또는 호스트 시스템에 의하여 시작된 시스템 활동일 수도 있다.
PP는 웨이퍼의 처리를 제어하기 위하여 이용될 뿐만 아니라, 서비스 동작, 교정 기능, 리소그래피 요소 테스팅, 요소 설정을 변경, 소프트웨어를 업데이트 및/또는 업그레이드하기 위하여 이용될 수 있다. 바람직하게는, 그들이 PJ 실행에 영향을 주지 않는 한, 모듈 또는 서브-시스템의 파워-업(power-up) 동안의 자동적인 초기화, 서브-시스템의 주기적인 그리고 무조건적인 거동, 그리고 예상되지 않은 파워-오프(power-off), 비상 상황, 또는 EMO 활성화에 대한 응답과 같은 특정의 허용된 부가적인 카테고리를 제외하고, PP에서 규정되는 것 이외의 서브-시스템 거동은 발생하지 않는다.
PP는 단계들로 분할될 수 있다. 대부분의 단계는 명령을 포함하고 있으며, 명령을 수행하기 위한 서브-시스템을 식별한다. 단계는 또한 명령을 수행하는데 사용될 매개 변수 및 매개 변수 제약을 포함할 수 있다. PP는 또한 스케줄링 매개 변수를 포함하여 단계가 언제 수행되어야 하는지, 예를 들어 병렬로, 순서대로, 또는 동기화되어 수행되어야 하는지를 나타낼 수 있다.
PJ의 명령 단계를 실행하기 위하여, 요소 제어 유닛(312)은 PJ에 나타난 명령을 PJ의 관련 단계에서 나타난 서브-시스템으로 전송할 수 있다. 요소 제어 유닛(312)은 타이밍을 모니터링할 수 있고 서브-시스템으로부터 결과를 수신할 수 있다.
도 4a의 예에서, 패턴 데이터 처리 시스템(318)은 고유 데이터 생성기(330)로부터 고유 칩 설계 데이터(430)를 수신하도록 그리고 고유 칩 설계 데이터를 패턴 데이터에 삽입하도록 구성될 수 있다.
도 4b의 예에서, 패턴 스트리머(319)는 고유 데이터 생성기(330)로부터 고유 칩 설계 데이터(430)를 수신하도록 그리고 고유 칩 설계 데이터를 패턴 데이터에 삽입하도록 구성될 수 있다.
도 4c의 예에서, 요소 제어 유닛(312)은 고유 데이터 생성기(330)로부터 고유 칩 설계 데이터(430)를 수신하도록 그리고 패턴 데이터로의 고유 칩 설계 데이터의 삽입을 제어하도록 구성될 수 있다. 고유 칩 설계 데이터는 공정 작업으로 리소그래피 서브-시스템(316)에 전송될 수 있다.
도 4d의 예에서, 호스트 시스템(302)은 고유 데이터 생성기(330)로부터 고유 칩 설계 데이터(430)를 수신하도록 그리고 패턴 데이터로의 고유 칩 설계 데이터의 삽입을 제어하도록 구성될 수 있다. 고유 칩 설계 데이터는 공정 작업으로 리소그래피 서브-시스템(316)로 전송될 수 있다.
일반적으로, 고유 칩 설계 데이터(430)는 패턴 데이터로의 직접 삽입을 가능하게 하는 형식일 수 있다. 대안적으로, 고유 칩 설계 데이터(430)는 패턴 데이터에 삽입될 데이터가 생성될 수 있게 하는 정보를 포함하고 있다.
고유 칩 설계 데이터(430)는 외부 제공기(340)로부터 수신된 비밀 데이터(440)에 기초하여 고유 데이터 생성기(330)에 의하여 생성될 수 있다. 대안적으로, 비밀 데이터는 고유 데이터 생성기(330) 내에서 생성될 수 있다. 비밀 데이터(440)는 고유 데이터 생성기(330)를 이용하여 암호화될 수 있으며 해독 가능할 수 있다. 비밀 데이터(440)는 비밀 키 및/또는 비밀 ID일 수 있다.
고유 데이터 생성기(330)는 블랙박스 장치로서 실현될 수 있다. 고유 칩 설계 데이터(430)는 블랙박스 장치에 의하여 생성될 수 있다. 블랙박스 장치는 마스크리스 리소그래피 노광 시스템의 외부에 있는 소스일 수 있으며 바람직하게는 팹(fab)의 제조 부분 내에 위치된다. 블랙박스는 제3자, 예를 들어 IP 블록 소유자 또는 제조된 칩의 소유자 또는 키 관리 인프라 소유자의 소유일 수 있다. 유리하게는, 블랙박스는 리소그래피 기계의 작동에 근접한 팹 내에 위치될 수 있으며, 그에 의하여 고유 칩 설계 데이터의 공개적 노출을 최소화한다. 이는, 칩을 개별화하기 위한 블랙박스가 전형적으로 팹 외부에 위치되고 생성된 후에 칩을 개별화하기 위해 사용되는 공지된 칩 제조 해결책과는 대조적이다.
블랙박스 장치는 고유 칩 설계 데이터(430)의 생성에 협력하는 ID/키 관리기와 고유 데이터 생성기(330)를 포함할 수 있다. ID/키 관리자는 제조 데이터베이스로부터 제품 ID/일련번호 정보를 그리고 아마도 마스크리스 리소그래피 노광 시스템 외부에 위치된 키 관리 서비스로부터는 ID/키 쌍의 배치(batches)를 수신할 수 있다. 제품 ID/일련번호 정보 및 ID/키 쌍의 배치는 고유 칩 설계 데이터(430)의 생성을 제어하기 위해 사용될 수 있다. 또한, 제품 ID/일련번호 정보는 생성된 후에 칩이 그의 ID/일련번호와 일치될 수 있도록 생성 공정을 통해 칩을 추적하기 위해 사용될 수 있다. 대안적으로 또는 부가적으로, 제품 ID/일련번호 정보는 도시되지는 않았지만 그 자체가 공지된 공정에 의하여 칩 내 또는 칩 상에 ID/일련번호를 포함하도록 사용될 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다. 이 실시예에서, 칩의 동일 부분은 (마스크를 이용한) 포토리소그래피를 이용하여 생성될 수 있으며, 칩의 개별화된 (고유) 부분은 (마스크가 없는) 하전 입자 멀티-빔렛 리소그래피를 이용하여 생성될 수 있다. 마스크-기반 포토리소그래피는 칩을 제조하기 위한 일반적인 방법이며, 현재로서는 전형적인 팹(fab)에서 이미 사용 중인 통상적인 리소그래피 장비를 이용하여 저비용 및 고처리량 생산을 가능하게 한다. 그러나, 고유 칩을 제조하기 위하여 마스크-기반 리소그래피를 사용하는 것은, 각각 상이한 패턴을 갖는 상당히 많은 수의 (고가의) 마스크를 필요로 하기 때문에 실용적이지 않다. 예를 들어, 하전 입자 멀티-빔렛 리소그래피 시스템을 이용하는 마스크리스 리소그래피는, 아직 널리 상용화되지 않고 있으며 여전히 마스크-기반 시스템의 동일한 높은 처리량을 달성할 수 없는 새로이 개발된 기술이다.
마스크-기반 리소그래피와 마스크리스 리소그래피의 조합을 이용하는 것은 고유 칩의 저비용 및 높은 처리량 생산을 가능하게 한다. 다양한 방법이 마스크-기반 리소그래피와 마스크리스 리소그래피를 조합하기 위하여 사용되어 고유 칩을 생성할 수 있다. 일부 예가 이하에서 도 6 내지 도 8을 참조하여 논의된다. 이 예는 칩의 2개의 전도막을 상호 연결하기 위하여 전도 비아(via)의 고유 패턴을 제조하는 공정을 도시하고 있다. 그러나, 고유 칩을 생성하기 위해 개별화된 칩의 부분은 비아 막 이외의 막일 수 있다. 예를 들어, 트랜지스터 또는 다이오드의 활성 영역의 도핑(doping)을 변화시켜 각 칩 내의 트랜지스터와 다이오드의 고유 배열체를 생성함으로써 반도체 막이 개별화될 수 있다. 반도체 막 내의 도펀트의 양의 변화는 검출하기 어려워 칩을 역설계하는 것을 매우 어렵게 만들기 때문에 칩을 깎아내고 각 막을 분석할 때에도 이 도핑 변화는 검출하기가 매우 어렵다. 다른 예에서, 금속막과 게이트 사이에 연결부의 고유 배열을 형성함으로써 콘택트 막이 개별화될 수 있거나, 회로 요소들 사이에 연결부의 고유 배열을 형성함으로써 금속막이 개별화될 수 있거나, 또는 이 예는 회로의 다른 특징부들의 조합으로 사용될 수 있으며, 고유 칩을 실현하기 위하여 각 칩에 대한 고유한 조합으로 선택적으로 형성될 수 있다.
도 6의 공정의 시작에, 웨이퍼는 도전성 연결 라인을 형성하기 위해 이전에 패터닝된 최하부 금속막(201) 및 도 6a에 나타나 있는 바와 같이 최상부에 레지스트(205) (예를 들어, KrF 레지스트)를 갖는 절연막(202) (예를 들어, SiO2)을 포함할 수 있다.
동일한 부분 (예를 들어, 공용 부분(101))의 생성을 위하여, 레지스트(205)는 예를 들어, KrF 레이저를 이용한 마스크-기반 노광을 거칠 수 있고, 뒤이어 현상 단계가 이어지며, 여기서 도 6b에 나타나 있는 바와 같이, 마스크에 의하여 한정된 패턴은 레지스트 막(205)으로부터 제거된다. 에칭 및 스트리핑 단계에서, 도 6c에 나타나 있는 바와 같이, 이 패턴은 절연막(202) 내로 에칭될 수 있으며 레지스트는 그후 제거된다.
다음에, 도 6에 나타나 있는 바와 같이, 도전성 막(207)이 에칭되고 벗겨진 절연막 상으로 도포될 수 있다. 예를 들어, 도 6d에 나타나 있는 바와 같이, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 화학적-기계적 평탄화(CMP)는 불필요한 전도성 물질을 제거하기 위해 사용될 수 있어, 결과적으로 도 6e에 나타나 있는 바와 같이, 웨이퍼는 최하부 금속막(201) 및 마스크 노광에 의하여 한정된 바와 같이, 전도성 비아가 요구되는 위치에 존재하는 전도성 물질과 함께 절연 물질을 포함하는 막(202)을 갖는다.
다음으로, 고유 부분(102)의 생성을 위하여, 웨이퍼는 절연막(202)을 에칭하기 위한 하나 이상의 에칭 베리어 필름을 수용할 수 있다. 예를 들어, 도 6f에 나타나 있는 바와 같이, 최상부에 형성된 e-빔 레지스트(206)를 갖는 스핀 온 카본(SOC) 필름(203)과 실리콘 함유 반사 방지 코팅(SiARC) 하드 마스크(204)가 마스크-기반 포토리소그래피 단계로부터의 에칭된 부분을 포함하는 절연막(202)을 덮는다. 레지스트(206)는 마스크리스 e-빔 노광을 겪을 수 있으며, 뒤이어 현상 단계가 이어지며, 여기서 도 6g에 나타나 있는 바와 같이, e-빔에 의하여 노광된 패턴은 레지스트(206)로부터 제거된다. 에칭 및 스트리핑 단계에서, 도 6h에 나타나 있는 바와 같이, 이 패턴은 에칭 베리어 필름(203 및 204) 내로 에칭될 수 있으며, 레지스트는 제거될 수 있다. 다음으로, 도 6i에 나타나 있는 바와 같이, 에칭 베리어 필름(203, 204) 내에 생성된 패턴은 절연막(202) 내로 에칭될 수 있으며, 필름(203, 204)은 벗겨진다.
다음으로, 도 6j에 나타나 있는 바와 같이, 전도성 막(207)이 에칭되고 벗겨진 절연막(202) 상으로 도포될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 도 6k에 나타나 있는 바와 같이, 화학적-기계적 평탄화(CMP)는 불필요한 전도성 물질을 제거할 수 있어, 결과적으로 도 6k에 나타나 있는 바와 같이, 웨이퍼는 최하부 금속막(201) 그리고 마스크 노광과 마스크리스 노광에 의하여 한정된 바와 같이, 전도성 비아가 요구되는 위치에 존재하는 전도성 물질과 함께 절연 물질을 포함하는 막(202)을 갖는다. 마스크 노광에 의하여 한정된 전도성 비아에 대한 위치는 동일한 마스크를 이용하여 만들어진 칩 세트의 모든 칩에 대해 동일할 것이다. 그러나 마스크리스 노광에 의하여 한정된 전도성 비아에 대한 위치는 칩 세트의 모든 칩마다 상이할 수 있으며, 따라서 세트의 모든 칩은 고유 비아 세트를 갖는다.
도 6의 공정에 뒤이어, 상부 금속막이 절연막(202) 위에 걸쳐 증착되고 패터닝되어 제2 세트의 전도성 연결 라인을 생성할 수 있으며, 따라서 절연막(202)에 형성된 비아는 최하부 금속막(201)과 상부 금속막 사이의 전기 연결부의 역할을 한다. 칩 세트의 각 칩은 비아의 고유 배열을 갖고 있기 때문에, 각 칩은 고유 전기 회로를 갖도록 설계될 수 있다.
도 6의 실시예에서, 2개의 CMP 단계가 필요할 수 있다. CMP 단계에 의하여 야기되는 디싱(dishing) 및 이중 부식 효과는 비아의 전도성 물질을 포함하는 절연막의 두께에 영향을 미칠 수 있다. 이는 칩의 아날로그 및 무선 주파수 성능에 부정적인 영향을 줄 수 있다. 도 7은 단일 CMP 단계만이 필요할 수 있는 고유 칩을 생성하기 위한 개선된 공정을 보여주고 있다.
도 7은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다. 이 실시예에서, 칩의 동일한 부분 (예를 들어, 공용 부분(101))은 마스크-기반 포토리소그래피를 이용하여 생성될 수 있으며, 칩의 개별화된 부분 (예를 들어, 고유 부분(102))은 마스크리스 하전 입자 멀티-빔렛 리소그래피를 이용하여 생성될 수 있다.
도 7의 공정의 시작에서, 도 7a에 나타난 바와 같이, 웨이퍼는 에칭 베리어 필름(203 및 204) (예를 들어, SOC+SiARC HM)과 레지스트(205) (예를 들어, KrF 레지스트) 아래의, 전도성 연결 라인을 형성하기 위해 이전에 패터닝된 최하부 금속막(201) 및 절연막(202) (예를 들어, SiO2)을 포함할 수 있다. 유리하게는, 에칭 베리어 필름(203 및 204)은 마스크-기반 포토리소그래피 및 마스크리스 하전 입자 멀티-빔렛 리소그래피 단계 모두를 위하여 사용될 수 있으며, 이에 의하여 아래에서 더 설명될 바와 같이, 포토리소그래피 단계에서의 CMP 단계의 필요성을 제거한다.
동일한 부분의 생성을 위하여, 레지스트(205)는 예를 들어, KrF 레이저를 이용한 마스크-기반 노광을 거칠 수 있고, 뒤이어 현상 단계가 이어지며, 여기서 도 7b에 나타나 있는 바와 같이, 마스크에 의하여 한정된 패턴은 레지스트(205)로부터 제거된다. 에칭 및 스트리핑 단계에서, 도 7c에 나타나 있는 바와 같이, 이 패턴은 SOC(204) 내로 에칭될 수 있으며, 레지스트는 제거된다.
다음에, 고유 부분의 생성을 위하여, 도 7d에 나타나 있는 바와 같이, 웨이퍼는 포토리소그래피 단계로부터 에칭된 부분을 포함하는 에칭 베리어 필름(203 및 204)을 덮는 e-빔 레지스트(206)를 수용할 수 있다. 레지스트(206)는 e-빔 노광을 거칠 수 있고, 뒤이어 현상 단계가 이어지며, 여기서 도 7e에 나타나 있는 바와 같이, e-빔에 의하여 한정된 패턴은 레지스트(206)로부터 제거된다. 에칭 및 스트리핑 단계에서, 도 7f에 나타나 있는 바와 같이, 이 패턴은 에칭 베리어 필름(203, 204) 내로 에칭될 수 있으며 레지스트(206)는 제거된다. 다음에, 마스크-기반 포토리소그래피 단계와 마스크리스 하전 입자 멀티-빔렛 리소그래피 단계 모두에서 에칭 베리어 필름(203, 204)에 생성된 패턴은 절연막(202) 내로 에칭될 수 있으며, 도 7g에 나타나 있는 바와 같이 필름(203, 204)은 벗겨질 수 있다.
다음으로, 도 7h에 나타나 있는 바와 같이, 칩의 동일 부분과 고유 부분 모두를 위하여 전도성 막(207)이 에칭된 그리고 벗겨진 절연막(202) 상으로 도포될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 화학적-기계적 평탄화(CMP)가 불필요한 전도성 물질을 제거할 수 있어, 결과적으로 도 7i에 나타나 있는 바와 같이, 웨이퍼는 최하부 금속막(201) 및 마스크 노광 및 마스크리스 노광에 의하여 한정된 위치에서 전도성 물질과 함께 절연 물질을 포함하는 막(202)을 갖는다.
도 6을 참조하여 설명된 바와 같이, 상부 금속막은 절연막(202) 위에 증착되고 패터닝되어 제2 세트의 전도성 연결 라인을 생성할 수 있으며, 따라서 절연막(202)에 형성된 비아는 최하부 금속막과 상부 금속막 사이의 전기적 연결부의 역할을 한다. 칩 세트의 각 칩이 고유의 비아 배열을 갖고 있기 때문에, 고유 전기 회로를 갖는 각 칩이 생성될 수 있다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 고유 칩을 생성하는 공정을 보여주고 있다. 이 실시예에서, 칩의 고유 부분(102)뿐만 아니라 칩의 동일 부분 (예를 들어, 공용 부분(101))의 전부 또는 일부분은 마스크리스 하전 입자 멀티-빔렛 리소그래피를 이용하여 생성될 수 있다.
도 8의 공정 시작시에, 도 8a에 나타나 있는 바와 같이, 웨이퍼는 에칭 베리어 필름(203 및 204) (예를 들어, SOC+SiARC HM) 및 e-빔 레지스트(205) (예를 들어, KrF 레지스트) 아래의, 전도성 연결 라인을 형성하기 위해 앞서 패터닝된 최하부 금속막(201) 및 절연막(202) (예를 들어, SiO2)을 포함할 수 있다.
레지스트(206)는 e-빔 노광을 거칠 수 있고, 뒤이어 현상 단계가 이어지며, 여기서 도 8b에 나타나 있는 바와 같이, e-빔에 의하여 한정된 패턴은 레지스트막(206)으로부터 제거될 수 있다. 에칭 및 스트리핑 단계에서, 도 8c에 나타나 있는 바와 같이, 이 패턴은 에칭 베리어 필름(203, 204)으로 에칭될 수 있으며 레지스트(206)는 제거될 수 있다. 이어서, 도 8d에 나타나 있는 바와 같이, 패턴은 절연막(202) 내로 에칭될 수 있고 에칭 베리어 필름(203, 204)은 벗겨진다.
다음으로, 도 8e에 나타나 있는 바와 같이, 칩의 동일한 부분 및 고유 부분 모두를 위하여 도전막(207)이 에칭된 그리고 벗겨진 절연막(202) 상으로 도포될 수 있다. 예를 들어, 텅스텐을 이용한 화학 기상 증착(CVD-W)이 사용될 수 있다. 화학적-기계적 평탄화(CMP)가 불필요한 전도성 물질을 제거할 수 있어, 결과적으로 도 8f에 나타나 있는 바와 같이, 웨이퍼는 최하부 금속막(201) 및 빔에 의하여 한정된 위치에 형성된 전도성 물질과 함께 절연 물질을 포함하는 막을 갖는다.
고유 칩의 제조를 위하여 마스크 기반 리소그래피와 마스크리스 리소그래피의 사용을 조합하는 유리한 방법은 칩의 개별화된 부분을 칩의 단일 막 상에, 예를 들어 단일 비아 막, 콘택트 막, 다른 금속막 또는 반도체 막 상에 배열하는 것이다. 개별화된 구조 (예를 들어, 비아, 콘택트, 연결 라인, 트랜지스터 등)를 포함하는 전체 막은 그후 마스크리스/e-빔 리소그래피를 이용하여 노광될 수 있는 반면에, 다른 막 모두는 일반적인 마스크-기반 포토리소그래피를 이용하여 노광된다.
이는 고유 칩의 다양한 막을 보여주고 있는 도 9에 나타나 있는 실시예에 도시되어 있다. 이 예에서, 칩은 칩의 상이한 영역에 공용 부분(101)과 고유 부분(102)을 갖는 것으로 간주될 수 있다. 이 부분(101, 102)은 다수의 막으로 형성되며, 공용 부분(101, 102)에 형성된 (상호연결 라인, 비아, 트랜지스터와 다이오드의 터미널, 트랜지스터와 다이오드의 활성 영역 등과 같은) 구조는 논리 회로와 데이터 저장 (메모리) 회로와 같은 전기 회로 또는 데이터 저장 구조를 형성할 수 있다. 공용 부분(101)에 형성된 구조는 칩 세트의 모든 칩에서 동일한 공용 구조이다. 공용 부분(101)의 공용 구조는 도 9에서 201a, 202a, 208a, 209a, 201c, 202c, 208c 및 209c로 표시되어 있다. 고유 (비공용) 부분(102)에 형성된 구조는 (도 9에서 201b, 208b 및 209b로 표시된) 칩 세트의 모든 칩에서 동일한 공용 구조의 혼합 및 (도 9에서 202b로 표시된) 각 칩에 대해 고유한 비공용 구조일 수 있다.
이 예에서, 막(201, 208 및 209)은 마스크-기반 리소그래피를 이용하여 노광되며 세트의 모든 칩에 대해 동일하도록 설계된다. 즉, 이 막은 칩 세트의 모든 칩에 대해 동일한 공용 구조 (201a 내지 201c, 208a 내지 208c 및 209a 내지 209c)를 포함하고 있다. 따라서 이 공용 구조에 의하여 형성된 전기 회로는 모든 칩에서 동일하다.
막(202)은 마스크리스 리소그래피를 이용하여 노광되며, 칩 세트의 각 칩마다 상이하다. 고유 부분(102) 내의 막(202)의 부분이 각 칩에 대해 고유한 비공용 구조(202b)를 포함하는 반면, 공용 부분(101) 내의 막(202)의 부분은 모든 칩에 대해 동일한 공용 구조(202a 및 202c)를 포함하고 있다는 점이 주목된다. 이렇게 하여, 각 칩에 대한 고유 회로 (또한 비공용 회로로서 지칭됨)가 고유 부분(102)에 생성될 수 있다. 예를 들어, 칩은 모든 칩에 대해 동일한 트랜지스터, 다이오드 및 연결 라인을 가질 수 있지만, 각 칩에 대한 고유 부분(102)에 고유 회로를 형성하는 것을 야기하는 막(202) 내의 전도 비아의 독특한 배열체를 가질 수 있다.
칩의 개별화된 부분은 또한 마스크리스 리소그래피를 사용하여 노광되는 칩의 2개 이상의 막 상에 형성될 수 있는 반면에, 나머지 막은 마스크-기반 리소그래피를 사용하여 노광된다는 점이 주목된다.
개별화된 구조, 예를 들어 도 9의 비공용 구조(202b)를 포함하고 있는 칩의 막은 바람직하게는 개별화된 막 위에 형성된 하나 이상의 다른 막을 갖고 있으며, 개별화된 막 아래에 형성된 하나 이상의 다른 막을 가질 수 있다. 이는 특히 개별화된 막 위에 여러 개의 막이 있고 및/또는 상부(overlying) 막이 검사 중에 관통하기 어려운 구조 또는 물질을 포함하고 있는 경우 비파괴 검사에 의하여 칩의 개별화된 부분의 구조를 결정하는 것을 더욱 어렵게 한다. 이는 또한 개별화된 구조가 많은 막 위에 형성될 때에도 적용되며, 따라서 개별화된 막들 중 적어도 하나는 바람직하게는 하나 이상의 상부 막을 갖고 있으며 그 아래에 하나 이상의 다른 막을 가질 수 있다.
도 6 내지 도 8의 실시예는 마스크리스 리소그래피를 이용하여 형성된 전도 비아의 고유 배열체를 포함하는 칩의 개별화된 부분의 예를 사용하여 위에서 설명된다. 도 12a 내지 도 12d에 나타나 있는 예에 도시된 바와 같이, 고유 칩의 구조는 마스크리스 리소그래피 공정을 이용하여 생성된 인접한 전도 비아들을 통합함으로써 더 개선되어 더 큰 단일 비아를 효과적으로 형성할 수 있다. 도 12a와 도 12b는 2개의 금속막(211a, 211b) 사이의 전기 연결부를 형성하기 위해 일반적인 마스크-기반 포토리소그래피 공정을 이용하여 형성된 다수의 원형 비아(217a, 217b)의 측면도와 평면도를 보여주고 있다. 일반적인 포토리소그래피에 사용된 광학 시스템의 한계로 인하여, 이 비아들을 하나의 더 큰 직사각형 비아로 통합하는 것은 실제로 달성하기 어렵다. 마스크리스 하전 입자 리소그래피 시스템을 이용하면, 이러한 제약이 존재하지 않으며 측면도와 평면도를 각각 보여주고 있는 도 12c 및 도 12d에 나타나 있는 바와 같이, 서로 가까이에 있는 2개의 비아(217c, 217d)를 통합하여 이중 비아를 형성하기 위하여, 예를 들어 이 2개의 비아를 노광시킴으로써 더 큰 직사각형의 단일 비아(217e)가 형성되고 2개의 금속막(211a, 211b)을 연결할 수 있다. 이 이중 비아는 더 많은 전류를 전달할 수 있는, 2개의 금속막 사이에 보다 신뢰성있는 연결부가 이루어지는 것을 가능하게 하며 고유 칩의 추가 개선을 가져온다.
도 6 및 도 7의 실시예에서, 도 4a 내지 도 5와 함께 논의된 바와 같이, 칩의 고유 부분 또는 개별화된 특징부/구조를 포함하고 있는 막(들)은 공용 칩 설계 부분과 고유 칩 설계 부분을 포함하는 패턴 데이터에 기초하여 생성될 수 있다. 공용 칩 설계 부분의 크기는 포토리소그래피를 이용하여 생성된 칩의 동일 부분의 크기에 좌우될 수 있다. 동일한 부분의 대부분이 포토리소그래피를 이용하여 노광되는 경우, 패턴 데이터 내의 공용 칩 설계 부분은 작을 수 있다. 칩의 고유 부분만이 또는 대부분이 고유 기능을 갖는 경우에 패턴 데이터가 고유 칩 설계 부분만을 포함한다는 것이 가능하다.
도 8의 실시예에서, 도 4a 내지 도 5와 함께 논의된 바와 같이, 패턴 데이터는 칩의 동일한 부분을 생성하기 위해 사용되는 공용 칩 설계 부분 및 칩의 고유 부분을 생성하기 위해 사용되는 고유 칩 설계 부분을 포함할 수 있다. 도 9의 실시예에서, 도 4a 내지 도 5와 함께 논의된 바와 같이, 패턴 데이터는 개별화된 막의 동일한 부분을 생성하기 위해 사용되는 공용 칩 설계 부분 및 개별화된 막의 고유 부분을 생성하기 위해 사용되는 고유 칩 설계 부분을 포함할 수 있다.
일련번호 또는 임의의 다른 유형의 식별 코드와 같은 설정값은 마스크리스 리소그래피 노광 시스템을 이용하여 칩에 내장될 수 있어 자동화된 수단에 의해 전자적으로, 광학적으로 또는 자기적으로 칩으로부터 판독 가능하게 된다. 하기 예에서, 일련번호는 설정값의 비제한적인 예로서 사용된다.
도 10은 다수의 막을 가지며 공용 부분(101) 및 고유 부분(102)을 포함하는, 위에서 설명된 방법 중 임의의 것을 이용하여 형성될 수 있는 고유 칩을 포함하는 고유 칩의 실시예를 보여주고 있다. 이 예에서, 고유 부분은 막(102) 상의 제1 부분(102a)과 제2 부분(102b)을 포함하며, 여기서 제1 부분(102a)은 제2 부분(102b)과 고유하게 연관되는 설정값을 저장한다. 일 실시예에서, 제1 부분(102a)은 일련번호를 저장하는 마스크 ROM을 형성하고, 제2 부분은 설정 입력값을 구비할 때 설정 출력값을 생성하는 회로를 형성하며, 여기서 동일한 입력값을 구비할 때 출력값이 칩 세트의 모든 칩마다 다르거나, 또는 칩 세트의 각 칩은 입력값에 대한 출력값의 고유 조합을 생성한다. 제1 부분(102a)에 저장된 일련번호는 제2 부분(102b)에 의해 형성된 회로와 고유하게 관련된다. 일련번호는 칩의 출력으로부터 판독 가능하며, 따라서 고유 칩은 일련번호를 판독함으로써 식별될 수 있다. 입력값은 칩의 회로에 제공될 수 있으며, 회로에 의해 생성된 결과적인 출력값은 칩으로부터 판독될 수 있다. 그후 칩으로부터 판독된 일련번호와 출력값이 평가되어 칩에 관한 다른 정보의 유사성(identity)을 안전하게 결정할 수 있다.
전자적으로 판독 가능한 일련번호는, 예를 들어 칩의 전자 회로에 연결된 하나 이상의 포트 또는 핀을 통하여 또는 예를 들어 칩의 전자 회로에 연결된 근거리 무선통신(NFC) 또는 블루투스 인터페이스를 이용하여 무선으로 칩으로부터 판독될 수 있다. 광학적으로 판독 가능한 일련번호는 칩의 금속막 상에 서입될 수 있다. 금속막의 형상은 일련번호를, 예를 들어 작은 바코드 또는 QR 코드, 또는 광학적으로 식별 가능한 금속 라인, 비아 또는 회로의 세트 형태로 암호화하는데 사용될 수 있다. 도 11은 이 예에서 광학적으로 판독 가능할 수 있는 QR 코드 형태의 고유 부분(102c)에 일련번호를 저장하는 형상을 갖는 예시적인 반도체 칩(100)의 막의 평면도를 보여주고 있다. QR 코드를 갖는 부분(102c)은 도 10에 나타나 있는 바와 같이 제1 부분(102a)의 부분 또는 도 10에 나타나 있는 바와 같이 제2 부분(102b)에 의해 형성된 회로의 부분을 형성할 수 있다. 이러한 판독 가능한 일련번호는 칩의 표면을 스캐닝하는 광학식 판독기를 이용하여 판독될 수 있으며, 가능하게는 그에 의하여 칩의 하나 이상의 상부막을 투과하여 내장 칩 막 상의 일련번호에 접근한다. 하나 이상의 다른 칩 막으로 덮여 있는 칩 막 상에 서입된 광학적으로 판독 가능한 일련번호는 전자 현미경 또는 x-선 기계와 같은, 칩을 투과할 수 있는 판독기를 이용하여 판독될 수 있다.
다수의 일련번호 또는 식별 코드가 칩에 내장될 수 있다. 다수의 일련번호가 동일 칩 막, 예를 들어 동일 금속막, 또는 상이한 칩 막 상에 서입될 수 있다. 하나 이상의 일련번호가 칩으로부터 전자적으로 판독될 수 있는 반면에 하나 이상의 다른 일련번호는 칩으로부터 학적으로 판독될 수 있다는 것이 가능하다. 다수의 일련번호는 상이한 일련번호, 동일한 형식의 동일한 일련번호의 사본 또는 상이한 형식의 동일한 일련번호의 사본일 수 있다. 형식의 비제한적 예는 크기; 일련번호를 나타내는 방법; 동일한 일련번호의 암호화된 형태와 암호화되지 않은 형태이다.
일련번호는 고유 칩과 소프트웨어 코드 간의 고유한 연관성을 생성하는데 사용될 수 있다. 소프트웨어 코드는 고유 칩 내의 정확한 또는 검증 가능한 일련번호로만 접근 가능하거나 사용 가능할 수 있다. 바람직하게는, 소프트웨어 코드는 칩 내에, 예를 들어 일련번호를 내장하기 위하여 사용된 것과 동일한 마스크리스 리소그래피 노광 시스템으로 생성된 ROM에 내장된다. 소프트웨어 코드는 칩 외부에 있을 수 있다.
일련번호는 칩에 내장된 시도-응답 회로(challenge-response circuitry)와 관련된 인증 공정에서 사용될 수 있으며, 바람직하게는 일련번호를 내장하기 위하여 사용된 것과 동일한 마스크리스 리소그래피 노광 시스템을 이용하여 생성될 수 있다. 일련번호는 칩으로부터 판독될 수 있으며, 예를 들어 데이터베이스로부터 시도 및 응답 쌍을 획득하기 위하여 사용될 수 있다. 이 응답은 시도에 대한 예상 응답이며 안전하게 저장되어야 한다. 이 시도 및 응답 쌍은 마스크리스 리소그래피 노광 시스템을 이용한 칩의 제조시 미리 한정되고 일련번호와 관련될 수 있다. 시도를 칩에 전송하는 것은 시도-응답 회로를 트리거하여 예상 응답과 비교될 수 있는 응답을 출력할 수 있다. 응답들이 일치하는 경우, 칩 또는 칩을 이용하는 디바이스 또는 소프트웨어는 승인 또는 인증될 수 있다. 일련번호, 칩으로의 그리고 칩으로부터의 시도와 응답을 전달할 때 중간자(man-in-the-middle) 공격에 대한 알려진 처리 방안이 부가적으로 적용될 수 있다.
설정값은 공개-개인 키 암호화 방식에서 사용되는 공개 키 또는 개인 키일 수 있다. 공개 키와 개인 키 모두는 공개-개인 키 암호화 방식에서 사용하기 위하여 칩에 저장될 수 있다. 공개 키 및/또는 개인 키는 칩에 내장된 내장식 암호화 또는 다른 수학적 기능을 사용하여 하나 이상의 내장된 설정값으로부터 유도 가능할 수 있다. 바람직하게는, 내장된 기능은 설정값(들)을 생성하기 위하여 사용된 것과 동일한 마스크리스 리소그래피 노광 시스템을 사용하여 생성되었다. 개인 키는 설정값(들)을 생성하기 위하여 사용된 것과 동일한 마스크리스 리소그래피 노광 시스템을 사용하여 칩 내에 생성되어 있는 해독 회로 내에 내장될 수 있다.
일련번호는 칩 내의 내장 기능 또는 소프트웨어의 일부를 인에이블(enable)하기 위해 사용될 수 있다. 내장 기능 또는 소프트웨어는 일련번호를 생성하기 위하여 사용된 것과 동일한 마스크리스 리소그래피 노광 시스템을 사용하여 생성될 수 있다. 내장 기능 또는 소프트웨어의 상이한 부분은 일련번호에 따라 활성화될 수 있다. 일련번호와 활성화될 부분 간에 고유 관계가 있을 수 있다. 대안적으로, 일련번호의 범위가 활성화될 부분에 관련될 수 있다. 일련번호는 고유하게 암호화된 벡터에 따라 칩의 기능을 인에이블하기 위하여 고유하게 암호화된 벡터와 함께 사용될 수 있다. 예를 들어, 소프트웨어가 다수의 국가에서의 사용을 위하여 내장되어 있으며 또한 일련번호에 따라 한 국가만을 위한 소프트웨어가 활성화되어야 하는 여권 칩을 만들 수 있다. 따라서, 다수의 국가를 위한 소프트웨어가 포함된 MROM을 갖는 칩이 만들어질 수 있으며, 여기서 일련번호는 특정 국가에 대한 관련 소프트웨어 부분을 활성화시키기 위하여 사용된다.
내장된 일련번호를 갖는 칩은 컴퓨터 메모리와 함께 사용될 수 있으며, 여기서 컴퓨터 메모리는 일련번호를 이용하여 암호화된다. 칩이 없는 메모리는 해독할 수 없게 될 수 있으며, 따라서 액세스할 수 없다. 칩을 다른 칩과 교환하는 것은 메모리를 해독할 수 없게 할 수 있으며 따라서 액세스할 수 없다.
칩은 데이터 맞춤화를 위한 ROM 마스크로 사용될 수 있다. 따라서 고가의 비휘발성 메모리가 필요없이, 맞춤형, 아마도 고유 데이터가 칩으로 서입될 수 있다.
Claims (14)
- 내부에 형성된 다수의 구조를 포함하는 반도체 칩을 포함하고 있는 전자 디바이스로서,
상기 반도체 칩은 반도체 칩 세트의 부재이고, 상기 반도체 칩 세트는 다수의 반도체 칩 서브-세트를 포함하고 있으며, 상기 반도체 칩은 상기 서브-세트들 중 단 하나의 서브-세트의 부재이고;
상기 반도체 칩의 다수의 구조는 상기 세트의 모든 반도체 칩에 대해 동일한 공용 구조 세트 및 비공용 구조 세트를 포함하고, 상기 서브-세트의 반도체 칩의 상기 비공용 구조는 모든 다른 서브-세트 내의 반도체 칩의 상기 비공용 구조와 상이하고;
상기 비공용 구조의 제 1 부분과 상기 공용 구조의 제1 부분은 제 1 비공용 회로를 형성하고, 상기 서브-세트의 반도체 칩의 상기 제 1 비공용 회로는 모든 다른 서브-세트 내의 반도체 칩의 비공용 회로와 상이하며;
상기 비공용 구조의 제 2 부분은 상기 제 1 비공용 회로를 고유하게 식별하는 형상(shape)을 가지도록 구성(adapted)되는, 전자 디바이스. - 제1항에 있어서,
상기 비공용 구조의 제 2 부분의 상기 형상은 제 1 설정값을 저장하고, 상기 제 1 설정값은 자동화된 전자기, 광학, 또는 전자 판독 수단와 같은 자동화된 판독 수단에 의하여 상기 반도체 칩의 외부로부터 판독 가능한, 전자 디바이스. - 제1항에 있어서,
상기 비공용 구조의 제 2 부분의 상기 형상은, 회로 요소의 존재 유무에 의하여 또는 회로 요소 간 상호연결부의 유무에 의하여 제 1 설정값을 저장하는, 전자 디바이스. - 제1항에 있어서,
상기 비공용 구조의 제 2 부분의 상기 형상은, 메모리 셀 요소의 존재 유무 또는 메모리 셀 요소들의 연결 또는 분리에 의하여 제 1 설정값을 저장하는, 전자 디바이스. - 제1항에 있어서,
상기 비공용 구조의 제 2 부분의 상기 형상은 금속 라인들, 비아들 또는 회로의 세트 형태로 형성되는, 전자 디바이스. - 제1항에 있어서,
상기 비공용 구조의 제 2 부분의 상기 형상은 금속막에 의해 형성되고, 상기 형상은 바코드 또는 QR 코드를 나타내는, 전자 디바이스. - 제1항에 있어서,
상기 반도체 칩의 상기 비공용 구조의 상기 제 2 부분 및 상기 반도체 칩의 상기 공용 구조의 제 2 부분으로부터 제 2 비공용 회로가 형성되며, 상기 전자 디바이스는 적어도 하나의 입력 터미널 및 적어도 하나의 출력 터미널을 포함하고, 상기 제 2 비공용 회로는 상기 입력 및 출력 터미널에 연결되고, 상기 비공용 구조의 상기 제 2 부분의 상기 형상에 의해 나타내어지는 제 1 설정값은 상기 출력 터미널로부터 전자적으로 판독 가능한, 전자 디바이스. - 제7항에 있어서,
상기 제 2 비공용 회로는,
판독 전용 메모리 회로에 사전 저장된 상기 제 1 설정값으로 제조된 판독 전용 메모리 회로; 및
상기 제 1 설정값을 생성하도록 구성된 논리 회로
중 적어도 하나를 포함하는, 전자 디바이스. - 제1항에 있어서,
상기 반도체 칩의 상기 비공용 구조 세트는 상기 반도체 칩 세트의 모든 다른 반도체 칩의 상기 비공용 구조 세트와 상이한, 전자 디바이스. - 제1항에 있어서,
상기 제 1 비공용 회로는,
입력에 응답하여 제 2 설정값을 생성하도록 구성된 논리 회로; 및
상기 제 1 비공용 회로에 사전 저장된 제 2 설정값으로 제조된 판독 전용 메모리 회로
중 적어도 하나를 포함하는, 전자 디바이스. - 제1항에 있어서,
상기 전자 디바이스는 시도(challenge)를 수신하기 위한 적어도 하나의 입력 터미널 및 응답을 출력하기 위한 적어도 하나의 출력 터미널을 포함하고, 상기 제 1 비공용 회로는 상기 적어도 하나의 입력 터미널과 상기 적어도 하나의 출력 터미널에 연결된 시도-응답 회로를 형성하며,
상기 시도-응답 회로는 상기 적어도 하나의 입력 터미널에 인가된 시도에 기초하여 상기 적어도 하나의 출력 터미널에서 응답을 생성하도록 구성되고, 상기 시도와 상기 응답은 설정된 관계를 갖는, 전자 디바이스. - 제11항에 있어서,
상기 시도-응답 회로에 의하여 생성된 응답은 상기 적어도 하나의 입력 터미널에 인가된 시도와 상기 제 1 설정값 모두에 의존하는, 전자 디바이스. - 제10항에 있어서,
상기 다수의 구조는 상기 비공용 구조를 포함하는 하나 이상의 비공용 막 및 상기 하나 이상의 비공용 막 위의 적어도 하나의 공용 막을 포함하는 상기 반도체 칩의 3개 이상의 막 상에 형성되며, 상기 적어도 하나의 공용 막은 공용 구조를 포함하지만 비공용 구조는 포함하지 않는, 전자 디바이스. - 제1항 내지 제13항 중 어느 한 항에 따른 전자 디바이스를 제조하는 방법에 있어서,
고유 데이터 생성자(unique data generator)에 의해 생성된 칩 디자인 데이터를 기초로 비공용 구조 세트를 형성하는 단계; 및
상기 반도체 칩의 다수의 막 내에 상기 다수의 구조를 형성하는 단계
를 포함하고, 상기 비공용 구조는,
상기 다수의 막 중 금속 막들 사이의 연결부; 다수의 막 중 금속 막과 콘택트 막 내의 게이트 사이의 연결부; 다수의 막 중 국부적인 상호연결막 내의 연결부; 및 다수의 막 중 하나의 막의 트랜지스터 또는 다이오드의 P- 또는 N-도핑(doped) 확산 영역
중 적어도 하나를 포함하는, 전자 디바이스 제조 방법.
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