JP2910424B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam
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- Physics & Mathematics (AREA)
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- Electron Beam Exposure (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＲＯＭコード形成に係わるフォトリソグラ
フィ工程の露光方法に関する。
に関し、特にＲＯＭコード形成に係わるフォトリソグラ
フィ工程の露光方法に関する。
【０００２】
【従来の技術】半導体集積回路は、一般に２０回前後の
フォトリソグラフィ工程を有するが、ＲＯＭコードを有
する半導体装置の場合は、これらフォトリソグラフィ工
程の内、一工程のリソグラフィ用パターンにＲＯＭコー
ドを組み込むことで製造される。このＲＯＭコードを組
み込むフォトリソグラフィ工程の工程名によって、コー
ドリン切り換え方式、１アルミ切り換え方式等に区別さ
れている。
フォトリソグラフィ工程を有するが、ＲＯＭコードを有
する半導体装置の場合は、これらフォトリソグラフィ工
程の内、一工程のリソグラフィ用パターンにＲＯＭコー
ドを組み込むことで製造される。このＲＯＭコードを組
み込むフォトリソグラフィ工程の工程名によって、コー
ドリン切り換え方式、１アルミ切り換え方式等に区別さ
れている。
【０００３】図７に示すＲＯＭ部のパターン図を用い
て、従来の１アルミ切り換え方式によるＲＯＭコードの
形成方法を説明する。
て、従来の１アルミ切り換え方式によるＲＯＭコードの
形成方法を説明する。
【０００４】まず、Ｐ型拡散層１上にゲート電極２を形
成し、Ｎ型不純物導入を行なって、ソース・ドレインを
形成した後、絶縁膜に開孔したコンタクトホール３を介
して第１アルミ４と拡散層１を電気的に接続する。
成し、Ｎ型不純物導入を行なって、ソース・ドレインを
形成した後、絶縁膜に開孔したコンタクトホール３を介
して第１アルミ４と拡散層１を電気的に接続する。
【０００５】最後に層間絶縁膜に開孔したスルーホール
５を介して第２アルミ６と第１アルミ４を電気的に接続
する（図６）。
５を介して第２アルミ６と第１アルミ４を電気的に接続
する（図６）。
【０００６】ここで、ＲＯＭ部の第１アルミ４は図７に
示すように、３種類のブロック４ａ，４ｂ，４ｃからな
っており、論理信号“０”に相当するトランジスタ部に
はブロック４ａ，４ｂを配置し、論理信号“１”に相当
するトランジスタ部にはブロック４ｃを配置すること
で、ＲＯＭコードを組み込み、図８に示すＲＯＭ部の電
気回路を形成する。
示すように、３種類のブロック４ａ，４ｂ，４ｃからな
っており、論理信号“０”に相当するトランジスタ部に
はブロック４ａ，４ｂを配置し、論理信号“１”に相当
するトランジスタ部にはブロック４ｃを配置すること
で、ＲＯＭコードを組み込み、図８に示すＲＯＭ部の電
気回路を形成する。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、異なるＲＯＭコードの品種毎に、ＲＯ
Ｍコードを組み込むフォトリソグラフィ工程の露光用マ
スクを変更しなければならず、多品種少量生産が進むに
つれて、使用するマスク数が増加し、マスクの保管，洗
浄，ゴミチャック及び装置のマスク交換の工数が増大す
るという問題点があった。
の製造方法では、異なるＲＯＭコードの品種毎に、ＲＯ
Ｍコードを組み込むフォトリソグラフィ工程の露光用マ
スクを変更しなければならず、多品種少量生産が進むに
つれて、使用するマスク数が増加し、マスクの保管，洗
浄，ゴミチャック及び装置のマスク交換の工数が増大す
るという問題点があった。
【０００８】なお、この問題点の解決手段として、ＲＯ
Ｍコードを組み込むフォトリソグラフィ工程の露光を、
マスクレスの電子線露光により行なうという案がある
が、パターン周期性のあるメモリーとは異なり、周期性
のないパターンからなるチップ全体の電子線露光による
露光は、未だ処理時間が極端に長く、実用的でない。
Ｍコードを組み込むフォトリソグラフィ工程の露光を、
マスクレスの電子線露光により行なうという案がある
が、パターン周期性のあるメモリーとは異なり、周期性
のないパターンからなるチップ全体の電子線露光による
露光は、未だ処理時間が極端に長く、実用的でない。
【０００９】又、光露光と電子線露光では、露光パター
ンの歪み方のくせが異なるため、チップ全体に渡り光露
光によるパターンと電子線露光によるパターンの重ね合
せ精度を維持することが困難であるという問題点があ
る。
ンの歪み方のくせが異なるため、チップ全体に渡り光露
光によるパターンと電子線露光によるパターンの重ね合
せ精度を維持することが困難であるという問題点があ
る。
【００１０】本発明の目的は、品種数の増大に伴うＲＯ
Ｍコード用リソグラフィマスク数およびそれに伴う工数
の増大を防止した半導体装置の製造方法を提供すること
にある。
Ｍコード用リソグラフィマスク数およびそれに伴う工数
の増大を防止した半導体装置の製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ＲＯＭコー
ド形成に係るフォトリソグラフィ工程の露光を行う半導
体装置の製造方法において、ＲＯＭコードを組み込むフ
ォトリソグラフィ工程のレジストとして、光及び電子線
双方に感度を有するレジストを用い、ＲＯＭコードを組
み込む露光工程においては、ＲＯＭ領域以外のパターン
及びＲＯＭ領域の周期性パターンを光露光で行い、か
つ、ＲＯＭ領域のコード情報のパターンを電子線露光で
行うものである。
め、本発明に係る半導体装置の製造方法は、ＲＯＭコー
ド形成に係るフォトリソグラフィ工程の露光を行う半導
体装置の製造方法において、ＲＯＭコードを組み込むフ
ォトリソグラフィ工程のレジストとして、光及び電子線
双方に感度を有するレジストを用い、ＲＯＭコードを組
み込む露光工程においては、ＲＯＭ領域以外のパターン
及びＲＯＭ領域の周期性パターンを光露光で行い、か
つ、ＲＯＭ領域のコード情報のパターンを電子線露光で
行うものである。
【００１２】また、電子線露光時の下地パターンとの重
ね合わせに用いられるアライメントマークは、電子線に
よる露光領域の外側１０μｍ以内に設けるものである。
ね合わせに用いられるアライメントマークは、電子線に
よる露光領域の外側１０μｍ以内に設けるものである。
【００１３】
【作用】光および電子線双方に感度をもつレジストを用
い、コード情報部を電子線により露光を行い、その他コ
ードに関係なく、各品種共通パターンを光により露光を
行なう。
い、コード情報部を電子線により露光を行い、その他コ
ードに関係なく、各品種共通パターンを光により露光を
行なう。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】（実施例１）図１〜図３は、本発明の実施
例１を示す図である。
例１を示す図である。
【００１６】図において、本実施例は、１アルミ切り換
え方式によるＲＯＭ部のパターンの形成方法であって、
まず図１のＲＯＭパターンは、図６に示した従来例にお
ける手順と同様に、拡散層１，ゲート電極２，コンタク
トホール３，第１アルミ４，スルーホール５，第２アル
ミ６の順番に形成される。
え方式によるＲＯＭ部のパターンの形成方法であって、
まず図１のＲＯＭパターンは、図６に示した従来例にお
ける手順と同様に、拡散層１，ゲート電極２，コンタク
トホール３，第１アルミ４，スルーホール５，第２アル
ミ６の順番に形成される。
【００１７】ここで、ＲＯＭ部の第１アルミ４形成時の
露光工程は、光および電子線に対しネガ型として反応す
るレジストを用い、ＲＯＭ部の第１アルミ４を図２に示
すように、コード情報を持たず周期性を有する光露光に
よる第１アルミ４ａ，４ｂと、コード情報を持ち非周期
的な電子線露光による第１アルミ４ｄに分離し、各々の
露光方式で露光を行なって、パターンを形成する。
露光工程は、光および電子線に対しネガ型として反応す
るレジストを用い、ＲＯＭ部の第１アルミ４を図２に示
すように、コード情報を持たず周期性を有する光露光に
よる第１アルミ４ａ，４ｂと、コード情報を持ち非周期
的な電子線露光による第１アルミ４ｄに分離し、各々の
露光方式で露光を行なって、パターンを形成する。
【００１８】これにより、図８に示すＲＯＭ部電気回路
と同じ回路が形成される。
と同じ回路が形成される。
【００１９】（実施例２）図３，図４は、本発明の実施
例２を示す図である。
例２を示す図である。
【００２０】図において、本実施例は、コードリン切り
換え方式によるＲＯＭ部のパターンの形成方法であっ
て、まず図３に示すように、Ｐ型拡散層１を形成した
後、論理信号“１”に相当するトランジスタの形成され
るべきゲート部のレジストにコードリンイオン注入領域
７を開孔してリンのイオン注入を行なう。
換え方式によるＲＯＭ部のパターンの形成方法であっ
て、まず図３に示すように、Ｐ型拡散層１を形成した
後、論理信号“１”に相当するトランジスタの形成され
るべきゲート部のレジストにコードリンイオン注入領域
７を開孔してリンのイオン注入を行なう。
【００２１】その後、ゲート電極２を形成し、Ｎ型不純
物導入によってソース，ドレインを形成した後、絶縁膜
に開孔したコンタクトホール３を介して、第１アルミ４
と拡散層１を電気的に接続する。
物導入によってソース，ドレインを形成した後、絶縁膜
に開孔したコンタクトホール３を介して、第１アルミ４
と拡散層１を電気的に接続する。
【００２２】以上の手順により、図４に示すＮ型エンハ
ンスメントトランジスタ８とＰ型ディプレッショントラ
ンジスタ９とにより構成されるＲＯＭ部電気回路が形成
される。
ンスメントトランジスタ８とＰ型ディプレッショントラ
ンジスタ９とにより構成されるＲＯＭ部電気回路が形成
される。
【００２３】以上説明してきたように、本発明はＲＯＭ
コードを組み込むフォトリソグラフィ工程のレジストの
露光方法を、ＲＯＭ領域以外及びＲＯＭ領域の周期性パ
ターンを光露光で、ＲＯＭ領域のコード情報を電子線露
光で行なうものである。
コードを組み込むフォトリソグラフィ工程のレジストの
露光方法を、ＲＯＭ領域以外及びＲＯＭ領域の周期性パ
ターンを光露光で、ＲＯＭ領域のコード情報を電子線露
光で行なうものである。
【００２４】なお、電子線露光時の下地パターンとの重
ね合せ精度向上のために、図５に示すように、電子線露
光用のアライメントマーク１２は、チップ１０内のＲＯ
Ｍ領域１１の外側に１０μｍ以内に設置することで、電
子線露光パターンと光露光パターンの歪みの違いによる
誤差を最小限にすることが可能である。又、図３では、
アライメントマークの位置をＲＯＭ領域の４角に設定し
ているが、アライメントマークの位置は、ＲＯＭ領域１
１の４角に限らず、４辺に設定しても良い。又、アライ
メントマークの個数は、４個でも２個でも良く、特に限
定しない。
ね合せ精度向上のために、図５に示すように、電子線露
光用のアライメントマーク１２は、チップ１０内のＲＯ
Ｍ領域１１の外側に１０μｍ以内に設置することで、電
子線露光パターンと光露光パターンの歪みの違いによる
誤差を最小限にすることが可能である。又、図３では、
アライメントマークの位置をＲＯＭ領域の４角に設定し
ているが、アライメントマークの位置は、ＲＯＭ領域１
１の４角に限らず、４辺に設定しても良い。又、アライ
メントマークの個数は、４個でも２個でも良く、特に限
定しない。
【００２５】なお、光および電子線に感度を有するレジ
ストとしては、短波長紫外線と電子線双方にネガ型とし
て反応する、ポリビニルフェノールに芳香族ビスアジド
を混合したＭＲＳ、短波長紫外線にはポジ型、電子線に
はネガ型として反応するポリグリジルメタクリレート
（ＰＧＭＡ）、および双方にポジ型として反応するポリ
メタクリル酸メチル（ＰＭＭＡ）等、種々のレジストが
存在しており、どのタイプのレジストでも、本発明への
適用は可能である。
ストとしては、短波長紫外線と電子線双方にネガ型とし
て反応する、ポリビニルフェノールに芳香族ビスアジド
を混合したＭＲＳ、短波長紫外線にはポジ型、電子線に
はネガ型として反応するポリグリジルメタクリレート
（ＰＧＭＡ）、および双方にポジ型として反応するポリ
メタクリル酸メチル（ＰＭＭＡ）等、種々のレジストが
存在しており、どのタイプのレジストでも、本発明への
適用は可能である。
【００２６】
【発明の効果】以上説明したように本発明は、半導体装
置のＲＯＭコード形成工程に係わる露光工程において、
光および電子線双方に感度を有するレジストを用い、Ｒ
ＯＭ領域内のコード情報を電子線露光で、その他の領域
を光露光で行なうことによって、ＲＯＭコード形成工程
の光露光用マスクを共用化することが可能となり、光露
光用マスク数の増加による工数を大幅に削減することが
できるという効果を有する。
置のＲＯＭコード形成工程に係わる露光工程において、
光および電子線双方に感度を有するレジストを用い、Ｒ
ＯＭ領域内のコード情報を電子線露光で、その他の領域
を光露光で行なうことによって、ＲＯＭコード形成工程
の光露光用マスクを共用化することが可能となり、光露
光用マスク数の増加による工数を大幅に削減することが
できるという効果を有する。
【００２７】又、露子線露光領域をＲＯＭ部のみに限定
することで、電子線により全面露光する場合よりも極端
に短い処理時間での電子線露光を可能にし、電子線露光
処理能力を大きく向上できるという効果を有する。一般
に半導体集積回路におけるＲＯＭ部専有面積は１０％程
度であり、又、コード情報の組み込まれるトランジスタ
をＲＯＭ全体の５０％と考えると、単純計算では、電子
線露光の処理能力は約２０倍改善される。
することで、電子線により全面露光する場合よりも極端
に短い処理時間での電子線露光を可能にし、電子線露光
処理能力を大きく向上できるという効果を有する。一般
に半導体集積回路におけるＲＯＭ部専有面積は１０％程
度であり、又、コード情報の組み込まれるトランジスタ
をＲＯＭ全体の５０％と考えると、単純計算では、電子
線露光の処理能力は約２０倍改善される。
【００２８】なお、電子線露光領域をＲＯＭ部のみに限
定したことで、電子線により全面露光する場合よりも、
光露光により形成された下地パターンの重ね合わせが容
易となることに加えて、電子線露光用アライメントマー
クを電子線露光領域外側数μｍ以内に設けることで、光
露光パターンとのパターン歪みの違いによる露光データ
補正を、より精度良く行なえるため、さらにアライメン
ト精度の向上が可能になるという効果を有する。
定したことで、電子線により全面露光する場合よりも、
光露光により形成された下地パターンの重ね合わせが容
易となることに加えて、電子線露光用アライメントマー
クを電子線露光領域外側数μｍ以内に設けることで、光
露光パターンとのパターン歪みの違いによる露光データ
補正を、より精度良く行なえるため、さらにアライメン
ト精度の向上が可能になるという効果を有する。
【図１】本発明の実施例１を説明するための１アルミ切
り換え方式によるＲＯＭ部の平面図である。
り換え方式によるＲＯＭ部の平面図である。
【図２】実施例１におけるＲＯＭ部のパターン図であ
る。
る。
【図３】本発明の実施例２を説明するためのコードリン
切り換え方式によるＲＯＭ部の平面図である。
切り換え方式によるＲＯＭ部の平面図である。
【図４】実施例２のＲＯＭ部を示す電気回路図である。
【図５】本発明で用いる電子線露光用アライメントマー
クの位置指定図である。
クの位置指定図である。
【図６】従来の半導体装置の１アルミ切り換え方式によ
るＲＯＭ部の平面図である。
るＲＯＭ部の平面図である。
【図７】従来例を示すパターン図である。
【図８】ＲＯＭ部の電気回路図である。
１ Ｐ型拡散層 ２ ゲート電極 ３ コンタクトホール ４，４ａ，４ｂ，４ｃ，４ｄ 第１アルミ ５ スルーホール ６ 第２アルミ ７ コードリンイオン注入領域 ８ Ｎ型エンハンストメントトランジスタ ９ Ｎ型ディプレッショントランジスタ １０ チップ １１ ＲＯＭ領域 １２ 電子線露光用アライメントマーク
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8246 G03F 7/20 G03F 7/26 H01L 21/027 H01L 27/112
Claims (1)
- 【請求項１】 ＲＯＭコード形成に係るフォトリソグラ
フィ工程の露光を行う半導体装置の製造方法において、 ＲＯＭコードを組み込むフォトリソグラフィ工程のレジ
ストとして、光及び電子線双方に感度を有するレジスト
を用い、 ＲＯＭコードを組み込む露光工程においては、ＲＯＭ領
域以外のパターン及びＲＯＭ領域の周期性パターンを光
露光で行い、かつ、ＲＯＭ領域のコード情報のパターン
を電子線露光で行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176150A JP2910424B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176150A JP2910424B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343278A JPH05343278A (ja) | 1993-12-24 |
| JP2910424B2 true JP2910424B2 (ja) | 1999-06-23 |
Family
ID=16008538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176150A Expired - Fee Related JP2910424B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910424B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097924A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | 半導体装置の製造装置及び半導体装置の製造方法 |
| JPH10189415A (ja) * | 1996-12-26 | 1998-07-21 | Hitachi Ltd | レジストパターンの形成方法及びその装置 |
| DE19829674A1 (de) * | 1998-07-03 | 2000-01-13 | Heidelberg Instruments Mikrotechnik Gmbh | Lithografisches Verfahren zur Individualisierung einzelner Chips im Scheibenprozeß |
| JP2002184872A (ja) | 2000-12-15 | 2002-06-28 | Hitachi Ltd | 認識番号を有する半導体装置、その製造方法及び電子装置 |
| CN1922727B (zh) * | 2004-02-20 | 2011-12-21 | 株式会社半导体能源研究所 | 半导体器件及ic卡、ic标签、rfid、转发器、票据、证券、护照、电子装置、包和外衣的制造方法 |
| NL2019504B1 (en) * | 2016-09-08 | 2018-07-02 | Mapper Lithography Ip Bv | Secure chips with serial numbers |
| US20180068047A1 (en) * | 2016-09-08 | 2018-03-08 | Mapper Lithography Ip B.V. | Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system |
| US10714427B2 (en) | 2016-09-08 | 2020-07-14 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US10079206B2 (en) | 2016-10-27 | 2018-09-18 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| NL2019503B1 (en) * | 2016-09-08 | 2018-08-31 | Mapper Lithography Ip Bv | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| KR102413100B1 (ko) * | 2016-12-23 | 2022-06-24 | 에이에스엠엘 네델란즈 비.브이. | 일련번호를 갖는 보안 칩 |
-
1992
- 1992-06-10 JP JP4176150A patent/JP2910424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343278A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |