JP2716399B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にダイシングライン上にテスト回路を構成する半
導体集積回路装置に関する。

【０００２】

【従来の技術】従来この種の半導体集積回路装置は、特
開平４−３７３１４３号公報に開示されている。図５
は、ウエハ状態における従来の半導体集積回路装置の要
部の平面図である。

【０００３】図５を参照すると、この従来の半導体集積
回路装置は、各半導体集積回路に対応するテスト回路５
ａまたは複数の半導体集積回路に共有されるテスト回路
５ｂと、半導体集積回路本来の機能を達成するための内
部回路２と内部回路２とテスト回路（５ａ，５ｂ）とを
接続分離の選択をするセレクタ回路３から成るチップ１
と、ウエハを各チップに切断分離する時に切りしろとな
る領域であるダイシングライン４を有する構成である。

【０００４】この半導体集積回路は、本来の機能を達成
するための内部回路２の他に、内部回路２を試験するた
めに、書き込み専用回路の内容を読みだしたり、試験を
効率よく行うことを目的とするテスト回路（５ａ，５
ｂ）を必要とする。そして、半導体集積回路の通常動作
時にテスト回路を半導体集積回路からテスト回路（５
ａ，５ｂ）を分離切断し、試験時には接続をする選択を
セレクタ回路３が行っている。

【０００５】従来の技術では、通常動作時に不要なテス
ト回路（５ａ，５ｂ）が、チップ面積削減のため、図５
（ａ）または図５（ｂ）に示すようにダイシングランイ
ン上に配置される。

【０００６】図５（ａ）に示す様にダイシングライン上
にテスト回路を配置する場合、チップ回路１を描画する
基となるレイアウトデータにより半導体基板上に配置さ
れるチップが１つ対応する。１つのレイアウトデータが
有効となる描画回路領域を示したのが図６（ａ）であ
る。この１つのレイアウトデータを含む範囲６ａおよび
テスト回路として使用できる領域５ｃを示す図６（ａ）
を参照すると、テスト回路として使用できる領域５ｃ
は、内部回路１の外縁から内部回路１と隣接チップの内
部回路の中間線までの幅の領域である。通常この間隔
は、５０μｍ程度である。

【０００７】次に、図５（ｂ）に示す様に複数のチップ
で１つのテスト回路を共有する場合は、図６（ｂ）の領
域５ｄが示すように、内部回路１の外縁から共有するチ
ップ外縁までの幅の領域が使用できる。この領域幅はテ
スト回路を共有しない場合の２倍でありテスト回路を構
成するには十分である。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、テスト回路をダイシングライン上
に置くだけなので、その効果も薄く、実施が困難となる
問題点が幾つかあった。

【０００９】まず第１に、図５（ａ）に示す様にダイシ
ングライン上にテスト回路を配置する場合、テスト回路
として使用できる領域５Ｃは、内部回路外縁から、内部
回路と隣接チップの内部回路の中間線までの幅の領域で
ある。上述のように、通常この間隔は、５０μｍ程度で
あり、テスト回路を構成するには不十分な幅である。す
なわち、このテスト回路を置く領域の幅を確保するため
にダイシングランインの幅を広げると、１枚のウエハか
ら取れるチップの数が減り、テスト回路をダイシングラ
インに置くことの効果が相殺されてしまう問題点があっ
た。

【００１０】次に、図５（ｂ）に示す様に複数のチップ
で１つのテスト回路を共有する場合、レイアウトデータ
の処理が問題となる。図５（ｂ）に示す通りテスト回路
を共有する場合は、内部回路とテスト回路の結線配線の
ためにレイアウト構造が共有する各チップで異なってし
まう。このため、レイアウト作業工数が増大するばかり
か、１つのレイアウトデータに共有するチップのレイア
ウトデータ及びテスト回路レイアウトデータを考慮しな
ければならないために、そのデータ量は膨大となってし
まう問題点もあった。

【００１１】また、テスト回路を複数のチップで共有す
る場合、テスト回路の配置がチップの特定の１辺に固定
されてしまうため、全ての被テスト回路からテスト回路
を接続する配線の距離を最短にすることは困難であり、
その間の配線に使用する面積が大きくなるので、チップ
面積を削減するという効果を相殺してしまう問題点もあ
った。

【００１２】さらに、ウエハ状態での試験が終了し、ダ
イシングされテスト回路が破壊されるが、破壊されたテ
スト回路が内部回路に対し悪影響を及ぼす可能性があ
る。その悪影響を防ぎテスト回路と内部回路を切断分離
するのがセレクタ回路であるが、セレクタ回路自体も内
部回路の通常動作には関係なく、チップ面積の増大とな
る問題点もあった。

【００１３】

【課題を解決するための手段】本発明の半導体集積回路
装置は、導体集積回路装置基板上のダイシングライン上
にテスト回路とこのテスト回路とチップ内部回路とを結
線する配線とを有する半導体集積回路装置あって、前記
テスト回路を前記ダイシングライン上の、チップが点対
象となる位置に置き、前記テスト回路が配置されるテス
ト回路配置領域の長さは前記チップの一辺の長さの半分
未満であり、前記テスト回路領域の幅は前記チップ内部
回路から隣接するチップの内部回路までの幅ある半導体
集積回路装置において、前記チップ内部と前記チップテ
スト回路とを結線する配線が、クランク状に曲がってダ
イシングラインのダイシングによる切断部分の上を通過
し、前記ダイシングによる切断部分と交差する部分で
は、前記配線同士の間隔が広がっている形状を持つ構成
である。

【００１４】

【００１５】

【作用】この発明に関わる半導体集積回路は、テスト回
路をダイシングラインの、チップが点対象となる位置に
置き、その領域の長さは、チップの１辺の長さの半分未
満となる。また、テスト回路の幅は、内部回路から隣接
するチップの内部回路までの幅とし、そのレイアウトデ
ータは、このチップの各辺に隣接するチップのレイアウ
トデータと重複することなく、構成される。

【００１６】また、チップ内部とテスト回路を結線する
配線は、ダイシングライン中央の切断部分を通過するよ
うに配線され、かつ、切断部分と交差する部分では、配
線の間隔を切断屑による短絡が起こらないように広げた
形状に構成される。

【００１７】

【実施例】本発明の一実施例の半導体集積回路装置につ
いて図面を参照して説明する。図１（ａ）は、本実施例
の半導体基板上の配置を示す平面図であり、図１（ｂ）
は、図１（ａ）に示すテスト回路の部分の拡大図であ
る。

【００１８】図１（ａ）を参照すると、この実施例の半
導体集積回路装置は、内部回路２およびセレクタ回路３
のそれぞれを含むチップ１の複数を行・列の両方向に配
列しこれらチップ１の間にはダイシングライン４を有す
る構成である。また、ダイシングライン４の配置領域に
はテスト回路（５ｅ〜５ｈ）が配置される構成である。

【００１９】チップ１の内部回路２は、４つのテスト回
路５ｅ，５ｆ，５ｇおよび５ｈのそれぞれを各辺に有
し、各テスト回路（５ｅ，５ｆ，５ｇ，５ｈ）は、内部
回路２から隣接するチップの内部回路までの領域幅を有
している。また、テスト回路（５ｅ，５ｆ，５ｇ，５
ｈ）の領域の一辺の長さは、チップの一辺の長さの半分
未満である。

【００２０】図３が示す実施例の配置形状は、テスト回
路５の幅を十分に確保し、かつ、ダイシングラインの幅
を広げないで隣接チップのレイアウトデータとの重複を
回避する事ができる。また、チップ１は、複数チップで
１つのテスト回路を共有することがないので、１つのレ
イアウトデータは１つのチップのデータのみでよい。そ
して、チップ１は、その４辺全てにテスト回路を有して
いるので、内部回路内にある被テスト回路は、そのレイ
アウト位置に最も近い距離にあるテスト回路領域にテス
ト回路を配置すればよく、被テスト回路とテスト回路を
結線する配線を最短に選択する事ができるため、配線領
域の面積を最小におさえることができる。

【００２１】次に、この形状のチップを半導体基板上に
形成する方法について説明する。図７は、従来のチップ
を基板上にパターン化するためのマスクパターンの概略
図である。このマスクパターンはレイアウト領域６ｃ
と、外縁マスク部分７ａとを有する。この形状のマスク
パターンでは、１本の直線で構成される辺をもつチップ
しか形成する事ができない。そこで、本発明では、図２
に示すような形状のマスクパターンを使用して形成す
る。図２を参照すると、基板上の半導体集積回路装置は
チップレイアウト領域６ｄを有し、この領域６ｄ内にテ
スト回路領域（５ｉ，５ｊ，５ｋ，５ｌ）と、外縁マス
ク部分７ｂとを有する。従来のマスクパターンが隣接す
るマスクパターンと相重ならないようにチップを形成し
ていくのに対し（図６参照）、本発明で使用するマスク
パターンは、形成されるチップ自体は隣接チップと重複
しないが、投影自体は、重複部分がマスクされているも
のの、それぞれ隣接するチップと重なるように形成され
る（図２参照）。この方法により、本発明の形状を実現
することができる。

【００２２】次に、複数本数のデータの故障を検出する
テスト回路を説明する。

【００２３】図４に示す回路は、２ビットのデータ中１
ビットの反転等の故障を検出できるテスト信号を生成す
るテスト回路である。例えば、１６ビットのあるデータ
を試験し、４ビットのテスト信号として取り出す場合を
考える。

【００２４】テスト回路を平面配置しテスト回路領域に
配置する場合を説明すると、テスト回路の１組あたりの
占有面積は、たて６０μｍ、よこ３０μｍである。これ
を４ビットのデータにするには１２組必要であるので、
たて６０μｍで、よこ３６０μｍの長方形の面積が必要
となる。

【００２５】一般に内部回路から隣接する内部回路まで
の距離は、１００μｍ程度であるので、本発明により確
保できるテスト回路領域は、チップの１辺の長さを５ｍ
ｍとすると図３に示すように、余裕を差し引き、たて８
０μｍよこ２３００μｍ程度となり、テスト回路を配置
することは可能である。これに対し、従来の技術のテス
ト回路領域では、図８に示すように縦が４０μｍ程とな
り、テスト回路を配置する事は、不可能である。

【００２６】最後に、チップ内部とテスト回路を結線す
る配線につき説明する。本発明の実施例の半導体集積回
路装置の結線配線９は、配線がダイシングによる切断部
分８とクランク状に曲がり交差する（参照図１
（ｂ））。そして、その配線９とダイシングによる切断
部分８との交差部分では、配線間の間隔が広がってい
る。この間隔の広がりは、切断屑による短絡を防ぎ、破
壊されたテスト回路による内部回路への悪影響をなくす
ためのものである。配線の間隔は、１μｍ程であり、こ
の間隔を３μｍ以上に広げることにより、効果をあげる
ことができる。また、この形状の配線により完全な切断
が行われれば、切断された配線は高抵抗になるので、内
部回路２とテスト回路５の仲立ちをするセレクタ回路３
を簡素化することができ、セレクタ回路３の平面配置面
積を縮小できる。

【００２７】

【発明の効果】以上説明したように、本発明では、半導
体集積回路の通常動作時に不要なテスト回路をダイシン
グライン上に置く際に、１つのテスト回路を複数のチッ
プで共有することなく、隣接チップと組合わさるように
配置する。そのため、作業工数やレイアウトデータの増
大を伴うことなく、また、１枚のウエハに作り込むこと
ができるチップ数を減らすことなく、十分な幅のテスト
回路領域を確保することができる。

【００２８】また、チップの４辺にテスト回路領域を確
保することができることから、被テスト回路とテスト回
路間を結線する配線に必要なレイアウト面積を最小にす
ることができる。

【００２９】さらに、被テスト回路とテスト回路間の結
線配線がダイシング時、完全に切断され高抵抗状態とな
るため、セレクト回路も簡単なもので済む。これらのこ
とから、半導体集積回路のチップ面積を縮小する効果が
得られ、チップの価格を安価にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路装置の平面
配置図であり、分図（ａ）は、実施例のテスト回路領域
及び形状を示す概略図であり分図（ｂ）は、本発明の半
導体集積回路におけるテスト回路と被テスト回路を結線
する配線の形状例を示す図である。

【図２】本発明の半導体集積回路装置を形成するための
マスクパターンの概略図である。

【図３】本発明の半導体集積回路装置におけるテスト回
路領域の実寸例である。

【図４】テスト回路の一例の回路図である。

【図５】従来の半導体集積回路装置の平面配置図であ
り、分図（ａ）は、チップ１つに対しテスト回路領域を
ダイシングラインに１つもつ場合のテスト回路領域を示
す概略図であり分図（ｂ）は、複数のチップでテスト回
路領域をダイシングラインに１つ共有する場合の概略図
である。

【図６】従来の半導体集積回路装置を形成するためのマ
スクパターンの概略図であり、分図（ａ）はチップ１つ
に対しテスト回路領域をダイシングラインに１つもつ場
合のテスト回路領域を示す概略図であり、分図（ｂ）
は、複数のチップでテスト回路領域をダイシングライン
に１つ共有する場合のテスト回路領域を示す概略図であ
る。

【図７】従来の半導体集積回路装置を形成するためのマ
スクパターンの概略図である。

【図８】従来の半導体集積回路装置におけるテスト回路
領域の実寸例である。

【符号の説明】

１ チップ ２ 内部回路 ３ セレクタ回路 ４ ダイシングライン ５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５
ｈ，５ｉ，５ｊ，５ｋ，５ｌ テスト回路 ６ａ，６ｂ レイアウトデータ範囲 ７ａ，７ｂ レチクル上のマスクされる部分 ８ ダイシングによる切断部分 ９ 被テスト回路とテスト回路を結線する配線

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 導体集積回路装置基板上のダイシングラ
   イン上にテスト回路とこのテスト回路とチップ内部回路
   とを結線する配線とを有する半導体集積回路装置あっ
   て、前記テスト回路を前記ダイシングライン上の、チッ
   プが点対象となる位置に置き、前記テスト回路が配置さ
   れるテスト回路配置領域の長さは前記チップの一辺の長
   さの半分未満であり、前記テスト回路領域の幅は前記チ
   ップ内部回路から隣接するチップの内部回路までの幅あ
   る半導体集積回路装置において、前記チップ内部と前記
   チップテスト回路とを結線する配線が、クランク状に曲
   がってダイシングラインのダイシングによる切断部分の
   上を通過し、前記ダイシングによる切断部分と交差する
   部分では、前記配線同士の間隔が広がっている形状を持
   つことを特徴とする半導体集積回路装置。