JP4242844B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、IＣカード等の、高セキュリティ性を要求され、物理的な改変を防止する手段を備えた半導体集積回路装置に関する。
高いセキュリティ性が要求される半導体集積回路装置（ＬＳＩ）において、回路に対して物理的な改変がなされ、その結果、装置の動作変更や機密情報の漏出等がなされることは大きな脅威である。
これらの改変は、一般に、集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）装置を用い、ＬＳＩの上部にイオンビームを照射して、配線を切断すると共に配線金属を堆積し、切断された配線とその近傍に位置する他の配線とを電気的に接続することにより行なわれる。
以下、従来のシールド配線を備えた半導体集積回路装置について図１３を参照しながら説明する。
図１３に示すように、半導体基板２０１には、ＭＯＳトランジスタ２０２が形成され、該ＭＯＳトランジスタ２０２の上にはそれを覆う第１の絶縁膜２０３が形成されている。第１の絶縁膜２０３には、第１のＬＳＩ配線２０４及び第２のＬＳＩ配線２０５が形成され、第１の絶縁膜２０３の上には、第２の絶縁膜２０６が形成されている。これら半導体基板２０１、ＭＯＳトランジスタ２０２、第１の絶縁膜２０３、第１のＬＳＩ配線２０４、第２のＬＳＩ配線２０５及び第２の絶縁膜２０６をＬＳＩ機能部２０７と呼ぶ。
ＬＳＩ機能部２０７の上には、下層シールド配線２１１、第３の絶縁膜２１２、上層シールド配線２１３及び第４の絶縁膜２１４が順次形成されており、これら下層シールド配線２１１、第３の絶縁膜２１２、上層シールド配線２１３及び第４の絶縁膜２１４がＬＳＩのシールド配線層２１５を形成している。
回路に対する物理的な改変は、一般にＬＳＩの上側、すなわち半導体基板２０１の反対側から行われるため、ＬＳＩ機能部２０７の上にシールド配線層２１５を新たに設ける。従って、回路の改変は、上層シールド配線２１３及び下層シールド配線２１１を除去しないことには実行できないため、改変がより困難となる。
しかしながら、現在のＦＩＢ装置の性能は非常に高いため、これらのシールド配線２１１、２１３を除去して回路の改変を行なうことは比較的に容易である。
そこで、例えば、特許文献１には、ＬＳＩにシールド配線層に対する改変を検知する機能を設け、改変を検知した場合には、改変されたＬＳＩを安全な状態に保つ方法が示されている。
国際公開第００／２８３９９号パンフレット
下層シールド配線２１１及び上層シールド配線２１３の電位は、ＬＳＩが動作している間は所定の電圧レベルに固定されている。このとき、各シールド配線２１１、２１３と各ＬＳＩ配線２０４、２０５との間にはそれぞれ寄生容量が生じることにより、信号の伝搬に遅延が生じる。
さらに、図１３に示すように、各シールド配線２１１、２１３は互いに平行にすなわち同一の方向に形成されており、このため、ＬＳＩ配線が、第２のＬＳＩ配線２０５のように、シールド配線２１１、２１３と平行な方向に配置されている場合には寄生容量が大きくなり、一方、第１のＬＳＩ配線２０４のように、垂直な方向に配置されている場合には小さくなる。このように、各ＬＳＩ配線２０４、２０５の配線の配置方向（敷設方向）によって、信号の遅延時間にアンバランスが生じてしまい、レイアウト設計が極めて困難になるという問題がある。その上、ＦＩＢ装置を使用した配線の改変が容易になるという問題もある。
さらに、シールド配線層２１５自体に物理的解析が行なわれた場合には、該シールド配線層２１５の電気的な接続が明らかになるという問題もある。
本発明は、前記従来の問題を解決し、セキュリティ性が高い回路改変防止用のシールド配線を有しながら、レイアウト設計が容易な半導体集積回路を得られるようにすることを目的とする。
前記の目的を達成するため、本発明に係る第１の半導体集積回路装置は、集積回路と、集積回路の上に形成され、集積回路に対する物理的な改変を防止するシールド配線層とを備え、シールド配線層は、下部シールド配線と該下部シールド配線の上に形成された上部シールド配線とを含み、下部シールド配線と上部シールド配線との各配線の配置方向は互いに交差している。
第１の半導体集積回路装置によると、下部シールド配線と上部シールド配線とを含むシールド配線層は、下部シールド配線と上部シールド配線との各配線の配置方向（敷設方向）が互いに交差しているため、集積回路の配線（ＬＳＩ配線）に生じる寄生容量が平均化されるので、レイアウト設計が容易になる。
本発明に係る第２の半導体集積回路装置は、集積回路と、集積回路の上に形成され、集積回路に対する物理的な改変を防止するシールド配線とを備え、シールド配線と集積回路における配線との各配線の配置方向は互いに斜めに交差している。
第２の半導体集積回路装置によると、シールド配線と集積回路における配線との各配線の配置方向は互いに斜めに交差しているため、シールド配線と集積回路における配線との位置関係が複雑となるので、配線を改変する場合には、シールド配線層の解析に多くの工数が必要となり、その結果、配線に対する物理的な改変がより困難となる。
第１の半導体集積回路装置は、下部シールド配線及び上部シールド配線がそれぞれ複数からなり、複数の下部シールド配線又は複数の上部シールド配線のうちの少なくとも２本を電気的に接続すると共に、その接続先を変更できる切替回路をさらに備えていることが好ましい。
このようにすると、シールド配線層に対して物理的な解析を行なったとしても、該シールド配線層が実際にはどのように接続されているかの判定が不能となるため、セキュリティ性が格段に向上する。
また、第２の半導体集積回路装置は、シールド配線が複数からなり、複数のシールド配線のうちの少なくとも２本を電気的に接続すると共に、その接続先を変更できる切替回路をさらに備えていることが好ましい。
第１又は第２の半導体集積回路装置が切替回路を備えている場合に、該切替回路を複数備え、複数の切替回路は集積回路の上に互いの間隔が不規則となるように設けられていることが好ましい。このようにすると、シールド配線に対する物理的な解析がより困難となる。
第１の半導体集積回路装置において、下部シールド配線又は上部シールド配線のうちの少なくとも一方は、電源線、接地線又は集積回路を制御する信号線と接続する接続部を有していることが好ましい。
このようにすると、シールド配線層を全面的に剥離してしまうと、集積回路の正常な動作が不能となるため、セキュリティ性が大きく向上する。
この場合に、接続部は下部シールド配線又は上部シールド配線のうちの少なくとも一方に複数設けられ、複数の接続部は、集積回路の上に互いの間隔が不規則となるように設けられていることが好ましい。このようにすると、シールド配線層を全面的に剥離した後、接続部を再度接続する場合に、接続部の解析及び加工時間が増大するため、配線の改変に多くの工数が必要となるので、セキュリティ性が向上する。
さらにこの場合に、下部シールド配線又は上部シールド配線のうちの少なくとも一方は、信号線と電気的に接続されることなく不規則に配置された複数のダミービアが形成されていることが好ましい。このようにすると、レイアウト観察（物理的解析）によって配線の再接続を行なう箇所を特定する場合に、接続箇所の特定が極めて困難となって解析時間が増大するため、セキュリティ性が大きく向上する。
また、第２の半導体集積回路装置において、シールド配線は、電源線、接地線又は集積回路を制御する信号線と接続する接続部を有していることが好ましい。 この場合に、接続部はシールド配線に複数設けられ、複数の接続部は、集積回路の上に互いの間隔が不規則となるように設けられていることが好ましい。
さらにこの場合に、シールド配線は、信号線と電気的に接続されることなく不規則に配置された複数のダミービアが形成されていることが好ましい。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係るシールド配線を備えた半導体集積回路装置の断面構成を模式的に示している。
図１に示すように、第１の実施形態に係る半導体集積回路装置１０は、ＬＳＩ機能部１１と、その上に形成されたシールド配線層２２とから構成されている。
ＬＳＩ機能部１１は、半導体基板１２と第１の絶縁膜１３とからなり、半導体基板１２には、例えばＭＯＳトランジスタ１４を含む複数の回路素子が形成されている。第１の絶縁膜１３には、第１のＬＳＩ配線１５及び第２のＬＳＩ配線１６が形成され、第１の絶縁膜１３の上には、第２の絶縁膜１７が形成されている。
シールド配線層２２は、第２の絶縁膜１７の上に順次形成された、下部シールド配線２３、第３の絶縁膜２４、上部シールド配線２５及び第４の絶縁膜２６により構成されている。
第１の実施形態の特徴として、下部シールド配線２３と上部シールド配線２５とがそれぞれ配置される配置方向（配線の敷設方向）は、互いに直交している。
図２（ａ）は第１の実施形態に係る半導体集積回路装置におけるシールド配線層とＬＳＩ配線との寄生容量を模式的に表わし、図２（ｂ）は比較用であって、従来の半導体集積回路装置におけるシールド配線とＬＳＩ配線との寄生容量を模式的に表わしている。
図２（ａ）に示すように、第２のＬＳＩ配線１６は、該第２のＬＳＩ配線１６の上に形成された下部シールド配線２３とは互いに直交して配置され、下部シールド配線２３の上に形成された上部シールド配線２５とは平行に配置されている。このように、シールド配線層の下部シールド配線２３と第２のＬＳＩ配線１６とが互いに直行するように配置されているため、第２のＬＳＩ配線１６と下部シールド配線２３との対向面の面積が大幅に低減するので、第２のＬＳＩ配線１６には、下部シールド配線２３により生じる寄生容量が大幅に減少する。
これに対し、図２（ｂ）に示す従来例の場合には、第２のＬＳＩ配線２０５が、下層シールド配線２１１及び上層シールド配線２１３のいずれに対しても平行に配置されており、各シールド配線２１１、２１３のいずれもが、第２のＬＳＩ配線２０５の配線長のすべてにわたって寄生容量が生じる対向面を持つため、第２のＬＳＩ配線２０５の寄生容量が大きくなる。逆に、シールド配線層から離れた第１のＬＳＩ配線層２０４の寄生容量は格段に小さくなり、前述したように、ＬＳＩ配線によって、寄生容量のばらつきが大きくなる。
次に、図３に示すように、一例として、第１の実施形態に係る半導体集積回路装置１０が複数の回路Ａ、Ｂ、Ｃと１つのクロック発生器３１とを有している場合の信号遅延を考える。
図３に示す半導体集積回路装置１０において、回路Ａ、回路Ｂ及び回路Ｃに同期信号を供給するクロック発生器３１は、各回路Ａ、Ｂ、Ｃに対して、回路Ｂ、回路Ｃ及び回路Ａの順に信号の伝搬距離が大きくなるように配置されている。ここで、回路Ａと回路Ｂとは、配線長が(1)である第１の配線４１と、配線長が(2)である第２の配線４２とにより接続されており、回路Ａと回路Ｃとは、配線長が(3)である第３の配線４３により接続されている。また、クロック発生器３１から回路Ｂまでは配線長が(4)である第４の配線４４により接続されており、クロック発生器３１から回路Ｃまでは、第４の配線４４と配線長が(5)である第５の配線４５とにより接続されている。
この場合でも、従来例のように、上部シールド配線と下部シールド配線とを互いに平行に配置する場合は、すなわち、上部シールド配線と下部シールド配線とを、共に図３における左右方向に配置する場合は、第１の配線４１、第４の配線４４及び第５の配線４５と、シールド配線とがいずれも平行に位置して寄生容量が大きくなるため、信号の遅延が大きくなる。
この状態で、回路Ａからは、クロック発生器３１が出力する第１のクロック信号ＣＬＫＡに同期して信号が送信され、また、回路Ｂ、Ｃは、第２のクロック信号ＣＬＫＢに同期して回路Ａからの信号を受信する場合を考えると、回路Ａからの送信信号は、回路Ｃの配線長(3)が回路Ｂの配線長(1)＋(2)よりも短いため、回路Ｃの方が回路Ｂよりも早く到着する。その上、シールド配線により生じる寄生容量によって第１の配線４１を伝搬する信号の遅延量は２倍程度も大きくなるため、シールド配線を設けない場合と比較して、回路Ａから回路Ｂと回路Ｃとにそれぞれ伝搬される送信信号の伝搬速度の差はさらに大きくなる。
一方、受信側の回路Ｂ及び回路Ｃにおいて、回路Ｂのクロック発生器３１からの配線長(4)は、回路Ｃのクロック発生器３１からの配線長(4)＋(5)よりも短いため、第２のクロック信号ＣＬＫＢは回路Ｂの方が回路Ｃよりも早く到着する。その上、シールド配線により生じる寄生容量によって、第４の配線４４及び第５の配線４５の遅延量は非常に大きくなるため、シールド配線を設けない場合と比較して、クロック発生器３１から回路Ｂと回路Ｃとにそれぞれ伝搬される第２のクロック信号ＣＬＫＢの伝搬速度の差はさらに大きくなる。
図４は、この場合の回路Ａからの出力信号と第２のクロック信号ＣＬＫＢとの動作タイミングを示している。図４に示すように、回路Ｃが、第２のクロック信号ＣＬＫＢの立ち上がりのタイミングにおいて回路Ａからの出力信号を受信する場合に、極めて大きなタイミングエラーが生じる。
このタイミングエラーを防止するため、従来は、回路Ｂ及び回路Ｃが、回路Ａからの送信信号を第２のクロック信号ＣＬＫＢに同期して受信する場合には、クロック発生器３１の配置位置を修正することによって、第２のクロック信号ＣＬＫＢが最適なタイミングで回路Ｂ及び回路Ｃに入力されるようにするか、又は回路Ａからの送信信号及び第２のクロック信号ＣＬＫＢの系に配線の伝搬速度の差を吸収できるように遅延素子を挿入する。
しかしながら、最適なクロック発生器３１の配置位置を見つけるのは極めて困難であり、また、遅延素子を用いてタイミングを調整する場合には、本来不要な素子を付加するため、半導体集積回路のチップサイズが大きくなる。特に、シールド配線を一方向に合わせて配置する場合には、伝搬速度の差が大きくなるため、遅延素子を増加する必要が生じる。
これに対して、本発明の第１の実施形態は、上部シールド配線と下部シールド配線とを互いに直交するように配置するため、第１の配線４１、第４の配線４４及び第５の配線４５における配線の遅延が減少する一方、第２の配線４２及び第３の配線４３における配線の遅延が増加する。これにより、信号の伝搬速度の差が小さくなるため、クロック発生器３１を配置する際の配置位置の決定が容易になる。
また、信号の伝搬速度の差を調整する遅延素子も少なくて済むため、チップサイズの縮小が可能となる。
以上のように、第１の実施形態によると、シールド配線層２２を構成する下部シールド配線２３と上部シールド配線２５と互いに直行する方向に配置することにより、各シールド配線２３、２５と各ＬＳＩ配線１５、１６との間の寄生容量が大幅に減少するため、各ＬＳＩ配線１５、１６の配線レイアウトが容易となるので、チップサイズの縮小が可能となる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図５（ａ）及び図５（ｂ）は本発明の第２の実施形態に係る半導体集積回路であって、図５（ａ）はシールド配線の平面構成を示し、図５（ｂ）はシールド配線及びＬＳＩ配線を部分的に拡大した平面構成を示している。図５（ａ）及び図５（ｂ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図５（ａ）に示すように、第２の実施形態に係るシールド配線５２は、平面方形状を有する半導体集積回路装置（チップ）１０の１つの対角線に対して平行に延びるように折り返しながら配置されている。ここで、シールド配線５２は１層でも２層でもよい。また、上部シールド配線と下部シールド配線のように２層からなる場合には、各シールド配線の配置方向は互いに平行でもよく、また互いに直交していてもよい。
図５（ａ）に示すように、シールド配線５２がチップ１０の全面に、特に該チップ１０の対角線に平行となるように配置した場合には、図５（ｂ）に示すように、第１のＬＳＩ配線１５及び第２のＬＳＩ配線１６が、チップ１０の一側面に対して平行又は垂直に配置されている場合には、各ＬＳＩ配線１５、１６における単位長さ当たりに生じる寄生容量が等しくなるため、第１のＬＳＩ配線１５及び第２のＬＳＩ配線１６に生じる遅延は互いに等しくなるので、集積回路におけるタイミング設計が非常に容易となる。
次に、ＬＳＩ配線に対して不正な加工（改変）が試みられようとする場合の一例について図面を参照しながら説明する。
図６は従来例のようにシールド配線２３５とＬＳＩ配線２３０とが直交して配置された構成を採るとし、ＦＩＢ装置を用いて、互いに隣接するＬＳＩ配線２３０同士が不正加工接続箇所２４１において電気的に接続され、続いて、接続されたＬＳＩ配線２３０における不正加工接続箇所２４１の近傍において不正加工切断箇所２４２が切断されようとする場合を考える。この場合には、シールド配線２３５により不正加工が検知されることを避けるため、シールド配線２３５のうちの不正加工接続箇所２４１の上側部分をあらかじめ除去しておき、不正加工接続箇所２４１を接続し、且つ不正加工切断箇所２４２を切断した後に、シールド配線２３５における不正加工接続箇所２４１の上側部分を再度接続する。
従って、図６に示すように、従来の構成の場合には、あらかじめ除去しておくシールド配線２３５は１本で済む。
これに対し、図７に示すように、第２の実施形態に係るシールド配線５２を有する場合に、ＬＳＩ配線１６に対して不正な接続（不正加工接続箇所５３）と不正な切断（不正加工切断箇所５４）とを試みようとすると、３本のシールド配線５２に対して削除すると共に、その後に再度接続する再接続処理が必要となる。近年の微細化が著しく進んだ集積回路においては、このような微細な領域に複数の加工を行なうことは、ＦＩＢ装置の性能が向上した現在でも極めて困難である。
従って、シールド配線５２をＬＳＩ配線１６の配置方向に対して斜めに配置することにより、微細な領域における加工箇所が増加する。このため、不正加工を行なう時間及び工数が増大し且つ高いスキルとが必要となるので、セキュリティ性の大幅な向上を図ることができる。
以上説明したように、第２の実施形態に係る半導体集積回路装置は、第１のＬＳＩ配線１５及び第２のＬＳＩ配線１６の各配置方向に対してその上に設けるシールド配線５２を斜めに配置することにより、各ＬＳＩ配線１５、１６における単位長さ当たりに生じる寄生容量が等しくなるため、各ＬＳＩ配線１５、１６に生じる信号遅延は互いに等しくなるので、タイミング設計が極めて容易となる。
また、各ＬＳＩ配線１５、１６とシールド配線５２との各配置方向を斜めに配置することにより、不正加工に要する時間及び工数と高いスキルとが必要となるため、セキュリティ性が大きく向上する。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図８は本発明の第３の実施形態に係る半導体集積回路装置におけるシールド配線の切替回路の構成の一例を模式的に示している。
図８に示すように、例えば８本のシールド配線６０ａ、６０ｂ、…、６０ｈにおけるそれぞれの一端部又は両端部は、各シールド配線６０ａ〜６０ｈ同士のそれぞれの電気的な接続を切り替える切替回路６１と接続されている。
切替回路６１は、外部から設定可能な設定信号線６６と接続された８ビットのレジスタ６５を有しており、該レジスタ６５と各シールド配線６０ａ〜６０ｈとの間には、第１のスイッチ回路６４Ａ、第２のスイッチ回路６４Ｂ、第３のスイッチ回路６４Ｃ及び第４のスイッチ回路６４Ｄがそれぞれ設けられている。
レジスタ６５は、図示はしていないが、ビット０（ｂ０）、ビット１（ｂ１）、…、ビット７（ｂ７）の８ビット構成である。
ビット０及びビット１は、第１のスイッチ回路６４Ａにおけるレジスタ６５側の端子６３ａとシールド配線側の端子６２ａ、６２ｂ１及び６２ｃとの接続状態を決定する。ビット２及びビット３は、第２のスイッチ回路６４Ｂにおけるレジスタ６５側の端子６３ｂとシールド配線側の端子６２ｄ及び６２ｇとの接続状態を決定する。ビット４及びビット５は、第３のスイッチ回路６４Ｃにおけるレジスタ６５側の端子６３ｃとシールド配線側の端子６２ｂ２及び６２ｅとの接続状態を決定する。ビット６及びビット７は、第４のスイッチ回路６４Ｄにおけるレジスタ６５側の端子６３ｄとシールド配線側の端子６２ｆ及び６２ｈとの接続状態を決定する。
第１のスイッチ回路６４Ａは、レジスタ６５のビット０及びビット１の値によって、シールド配線側の端子６２ａ、６２ｂ１及び６２ｃのうちのいずれか１つをレジスタ６５側の端子６３ａと接続する。また、第２のスイッチ回路６４Ｂは、レジスタ６５のビット２及びビット３の値によって、シールド配線側の端子６２ｄ又は６２ｇをレジスタ６５側の端子６３ｂと接続する。これにより、シールド配線６０ａ、６０ｂ及び６０ｃのいずれか１つが、他のシールド配線６０ｄ又は６０ｇと接続される。
同様に、第３のスイッチ回路６４Ｃは、レジスタ６５のビット４及びビット５の値によって、シールド配線側の端子６２ｂ２又は６２ｅをレジスタ６５側の端子６３ｃと接続する。また、第４のスイッチ回路６４Ｄは、レジスタ６５のビット６及びビット７の値によって、シールド配線側の端子６２ｆ又は６２ｈをレジスタ６５側の端子６３ｄと接続する。これにより、シールド配線６０ｂ又は６０ｅが、他のシールド配線６０ｆ又は６０ｈと接続される。
以上のように、第３の実施形態に係る半導体集積回路装置は、複数のシールド配線６０ａ〜６０ｈの一端部又は両端部の接続を動的に変更可能な切替回路６１を有しているため、これらシールド配線６０ａ〜６０ｈに対して物理的な解析がなされたとしても、各シールド配線６０ａ〜６０ｈが実際にはどのように接続されているのかの物理的な解析が非常に困難となるので、セキュリティ性が大幅に向上する。
また、切替回路６１を各シールド配線６０ａ〜６０ｈの両端部に配置すると、各シールド線同士の接続の組み合わせがより複雑となるため、セキュリティ性がさらに向上する。
（第３の実施形態の一変形例）
以下、本発明の第３の実施形態の一変形例について図９を参照しながら説明する。
図９に示すように、複数の切替回路６１をシールド配線６０の端部に限らず、集積回路（図示せず）の上に互いの間隔が不規則となるように配置する。
各切替回路６１は、第３の実施形態と同様の方法で各シールド配線６０の接続先を切り替える。符号６７は、複数のシールド配線６０のうち電気的に接続された配線を模式的に示している。
この構成により、シールド配線６０に対する接続の変更がより一層複雑に行なえるようになるため、セキュリティ性がさらに向上する。
なお、第３の実施形態及びその変形例において、各シールド配線６０は、第１の実施形態に示した構成、又は第２の実施形態に示した構成を採ることが好ましい。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図１０は本発明の第４の実施形態に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線の構成を示している。
図１０に示すように、第４の実施形態に係るシールド配線７０は、接続部としてのビア７２を介して、電源線、接地線（ＧＮＤ）又は集積回路の動作を制御する信号線７１と電気的に接続されている。
前述したように、微細化が進んだ集積回路に対して物理的な改変を試みる際に、ＦＩＢ装置等を用いて複数のシールド配線７０を１本ずつ削除するには、加工時間、工数及び高いスキルを要する。
これに対し、薬剤を用いてシールド配線７０を全面的に剥離することは比較的に容易である。そこで、薬剤によりシールド配線７０の全面を剥離する試みがなされた場合に、シールド配線７０が電源線、接地線又は集積回路の動作を制御する信号線７１と接続されていることにより、集積回路自体が正常な動作を行なえなくなる。
以上のように、第４の実施形態に係る半導体集積回路装置は、シールド配線７０と、電源線、接地線又は集積回路の動作を制御する信号線７１とがビア７２により電気的に接続されるため、シールド配線７０がチップの全面にわたって剥離された場合には、半導体集積回路の正常な動作が不能となるので、セキュリティ性が格段に向上する。
なお、第４の実施形態において、シールド配線７０は、第１の実施形態に示した構成、又は第２の実施形態に示した構成を採ることが好ましい。
（第４の実施形態の第１変形例）
以下、本発明の第４の実施形態の第１変形例について図面を参照しながら説明する。
図１１は本発明の第４の実施形態の第１変形例に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線の平面構成を示している。
図１１に示すように、シールド配線７０は、第２の実施形態と同様に、チップ１０の上に、該チップ１０の１つの対角線に対して平行となるように折り返しながら形成されている。
さらに、シールド配線７０の下側には、チップ１０の１つの側面に平行又は垂直な方向に配置された、例えば電源線、接地線又は集積回路の動作を制御する複数の信号線７１が形成されている。
第１変形例の特徴として、シールド配線７０と複数の信号線７１とを電気的に接続する複数のビア７２が、互いの間隔が不規則となるように設けられている。
前述したように、薬剤によりシールド配線７０を全面的に剥離すると、ビア７２により電気的に接続されていたシールド配線７０と信号線７１とが切断されてしまい、集積回路自体が正常に動作しなくなる。
従って、集積回路を正常に動作させるには、除去されたシールド配線７０に代えて、接続されていたビア７２をＦＩＢ装置等により再度接続する必要がある。ところが、接続が必要なビア７２は、チップ１０上に複数あり且つ不規則に配置されているため、接続が必要な箇所を解析する時間、及びＦＩＢ装置による加工時間が増大する。
このように、第１変形例によると、シールド配線７０と、電源線、接地線又は集積回路を制御する信号線７１とを電気的に接続する複数のビア７２を、チップ１０上に不規則に配置するため、シールド配線７０の全面を剥離した後に、接続が必要なビア７２を再度接続する場合に、接続に要する解析時間及び加工時間が大幅に増大するため、セキュリティ性が確実に向上する。
なお、第１変形例において、シールド配線７０は、第１の実施形態に示した構成を採ってもよい。
（第４の実施形態の第２変形例）
以下、本発明の第４の実施形態の第２変形例について図面を参照しながら説明する。
図１２は本発明の第４の実施形態の第２変形例に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線の平面構成を示している。図１２において、図１１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図１２に示すように、第２変形例に係る半導体集積回路装置１０は、シールド配線７０に、信号線（ＬＳＩ配線）７１と電気的に接続されない複数のダミービア７３を不規則に設けることを特徴としており、さらに、シールド配線７０に対する不正加工を検知する公知の不正加工検知回路８０を備えている。
集積回路に対して物理的な改変を行なおうと、薬剤によりシールド配線７０を全面的に剥離した後、切断箇所の再接続を試みる場合に、まず再接続が必要な箇所の解析が必要となる。シールド配線７０を剥離したチップ１０には、シールド配線７０と電源線、接地線又は集積回路の動作を制御する信号線７１とが互いに接続されていたビア７２が痕跡として残るため、これを手掛かりにレイアウト観察により解析されやすい。
しかしながら、第２変形例においては、信号線７１と電気的に接続されない複数のダミービア７３を、チップ１０上の全面にわたって且つ不規則な位置に配置することにより、レイアウト観察によっても、通常のビア７２を特定したり手掛かりを見つけたりすることが極めて困難となるため、解析時間が大幅に増大する。特に、シールド配線７０と不正加工検知回路８０が形成されたＬＳＩ配線層とを接続するビア７２の周辺部に、より多くのダミービア７３を配置しておくことが好ましい。
このように、第２変形例によると、チップ１０の全面に電気的に接続されない複数のダミービア７３を不規則に配置するため、レイアウト観察による再接続が必要な箇所の特定又は手掛かりの発見が極めて困難となる。その結果、シールド配線７０に対して再度接続する再接続箇所を特定する解析時間が大幅に増大するので、セキュリティ性も格段に向上する。
なお、第２変形例においても、シールド配線７０は、第１の実施形態に示した構成を採ってもよい。
本発明の第１の実施形態に係るシールド配線を備えた半導体集積回路装置を示す模式的な断面斜視図である。 （ａ）は本発明の第１の実施形態に係る半導体集積回路装置におけるシールド配線層とＬＳＩ配線との寄生容量を示す模式図である。（ｂ）は比較用であって、従来の半導体集積回路装置におけるシールド配線とＬＳＩ配線との寄生容量を示す模式図である。 本発明の第１の実施形態に係る半導体集積回路装置における回路の配置例であって、信号遅延を説明するブロック図である。 図３に示す半導体集積回路装置における信号のタイミングチャート図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体集積回路を示し、（ａ）はシールド配線を示す平面図であり、（ｂ）はシールド配線及びＬＳＩ配線を部分的に拡大した平面図である。 従来の半導体集積回路装置に対して試みられる改変の一例を示す模式的な平面図である。 本発明の第２の実施形態に係る半導体集積回路装置に対して試みられる改変の一例を示す模式的な平面図である。 本発明の第３の実施形態に係る半導体集積回路装置におけるシールド配線の切替回路の一例を示す模式的な構成図である。 本発明の第３の実施形態の一変形例に係る半導体集積回路装置におけるシールド配線の切替回路の一例を示す模式的な構成図である。 本発明の第４の実施形態に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線を示す部分的な断面斜視図である。 本発明の第４の実施形態の第１変形例に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線を示す平面図である。 本発明の第４の実施形態の第２変形例に係る半導体集積回路装置におけるシールド配線及びＬＳＩ配線を示す平面図である。 従来のシールド配線を備えた半導体集積回路装置を示す断面斜視図である。
符号の説明
１０ 半導体集積回路装置（チップ）
１１ ＬＳＩ機能部
１２ 半導体基板
１３ 第１の絶縁膜
１４ ＭＯＳトランジスタ
１５ 第１のＬＳＩ配線
１６ 第２のＬＳＩ配線
１７ 第２の絶縁膜
２２ シールド配線層
２３ 下部シールド配線
２４ 第３の絶縁膜
２５ 上部シールド配線
２６ 第４の絶縁膜
３１ クロック発生器
４１ 第１の配線
４２ 第２の配線
４３ 第３の配線
４４ 第４の配線
４５ 第５の配線
５２ シールド配線
５３ 不正加工接続箇所
５４ 不正加工切断箇所
６０ シールド配線
６０ａ シールド配線
６０ｂ シールド配線
６０ｃ シールド配線
６０ｄ シールド配線
６０ｅ シールド配線
６０ｆ シールド配線
６０ｇ シールド配線
６０ｈ シールド配線
６１ 切替回路
６２ａ 端子
６２ｂ１ 端子
６２ｂ２ 端子
６２ｃ 端子
６２ｄ 端子
６２ｅ 端子
６２ｆ 端子
６２ｇ 端子
６２ｈ 端子
６３ａ 端子
６３ｂ 端子
６３ｃ 端子
６３ｄ 端子
６４Ａ 第１のスイッチ回路
６４Ｂ 第２のスイッチ回路
６４Ｃ 第３のスイッチ回路
６４Ｄ 第４のスイッチ回路
６５ レジスタ
６６ 設定信号線
７０ シールド配線
７１ 信号線
７２ ビア（接続部）
７３ ダミービア
８０ 不正加工検知回路

Claims (9)

  1. 集積回路と、
    前記集積回路の上に形成され、前記集積回路に対する物理的な改変を防止するシールド配線層とを備え、
    前記シールド配線層は、下部シールド配線と該下部シールド配線の上に形成された上部シールド配線とを含み、
    前記下部シールド配線と前記上部シールド配線との各配線の配置方向は互いに交差しており、
    前記下部シールド配線及び上部シールド配線はそれぞれ複数からなり、
    前記複数の下部シールド配線又は前記複数の上部シールド配線のうちの少なくとも２本を電気的に接続すると共に、その接続先を変更できる切替回路をさらに備えている半導体集積回路装置。
  2. 請求項１において、
    前記切替回路を複数備え、
    前記複数の切替回路は、前記集積回路の上に互いの間隔が不規則となるように設けられている半導体集積回路装置。
  3. 集積回路と、
    前記集積回路の上に形成され、前記集積回路に対する物理的な改変を防止するシールド配線層とを備え、
    前記シールド配線層は、下部シールド配線と該下部シールド配線の上に形成された上部シールド配線とを含み、
    前記下部シールド配線と前記上部シールド配線との各配線の配置方向は互いに交差しており、
    前記下部シールド配線又は前記上部シールド配線のうちの少なくとも一方は、電源線、接地線又は前記集積回路を制御する信号線と接続する接続部を有している半導体集積回路装置。
  4. 請求項３において、
    前記接続部は、前記下部シールド配線又は前記上部シールド配線のうちの少なくとも一方に複数設けられ、
    前記複数の接続部は、前記集積回路の上に互いの間隔が不規則となるように設けられている半導体集積回路装置。
  5. 請求項４において、
    前記下部シールド配線又は前記上部シールド配線のうちの少なくとも一方は、前記信号線と電気的に接続されることなく不規則に配置された複数のダミービアが形成されている半導体集積回路装置。
  6. 集積回路と、
    前記集積回路の上に形成され、前記集積回路に対する物理的な改変を防止するシールド配線とを備え、
    前記シールド配線と前記集積回路における配線との各配線の配置方向は互いに斜めに交差しており、
    前記シールド配線は複数からなり、
    前記複数のシールド配線のうちの少なくとも２本を電気的に接続すると共に、その接続先を変更できる切替回路をさらに備えている半導体集積回路装置。
  7. 請求項６において、
    前記切替回路を複数備え、
    前記複数の切替回路は、前記集積回路の上に互いの間隔が不規則となるように設けられている半導体集積回路装置。
  8. 集積回路と、
    前記集積回路の上に形成され、前記集積回路に対する物理的な改変を防止するシールド配線とを備え、
    前記シールド配線と前記集積回路における配線との各配線の配置方向は互いに斜めに交差しており、
    前記シールド配線は、電源線、接地線又は前記集積回路を制御する信号線と接続する接続部を有しており、
    前記接続部は前記シールド配線に複数設けられ、
    前記複数の接続部は、前記集積回路の上に互いの間隔が不規則となるように設けられている半導体集積回路装置。
  9. 請求項８において、
    前記シールド配線は、前記信号線と電気的に接続されることなく不規則に配置された複数のダミービアが形成されている半導体集積回路装置。
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