KR100737623B1 - 비트 셀 및 프로그래밍 방법 - Google Patents
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Abstract
비트 셀은 복수의 브리지 구조들과 입력 포트 및 출력 포트를 포함하는 드라이버를 포함한다. 입력 포트는 복수의 브리지 구조들 각각에 접속되고, 복수의 브리지 구조들 중 많아도 하나가 신호원에 접속된다. 제1 브리지 구조에서 제1 특정 전도성 층 내의 전도성 요소를 제거하는 단계와, 제2 브리지 구조를 제1 신호원에 접속시키기 위해서 제1 특정 전도성 층 내에 전도성 요소를 추가하는 단계를 포함하는 방법이 있다.
비트 셀, 브리지 구조, 드라이버, 신호원, 전도성 요소
Description
본 발명은 집적 회로에 관한 것으로, 더욱 구체적으로 집적 회로에서 사용되는 비트 셀(bit cell)에 관한 것이다.
집적 회로의 수정 레벨(revision level)을 확인하기 위한 수정 확인 레지스터(revision identification register)에 사용되는 비트 셀은 흔히, 자동화 툴을 사용하여 종합되고, 위치 지정되며 라우팅된다. 종종, 자동적으로 생성된 이들 수정 확인 레지스터들을 실행하기 위해서 다중 금속층들이 변경되어야 한다. 자동적으로 생성된 수정 확인 레지스터들 내의 비트 셀들의 변경을 단일 금속층으로 한정하는 것은 일반적으로 불가능하다. 그러므로, 집적 회로에 대한 로직 변화가 단일 금속층의 변경만을 필요로 한다고 해도, 수정 확인 레지스터들에 대한 대응하는 변화는 하나 이상의 금속층을 변화시키는 것을 요구할 수 있으며, 이는 변화 비용을 증가시킨다.
도 1A는 본 발명의 몇몇 실시예들에 따른 복수의 브리지 구조들을 포함하는 비트 셀의 도해이다.
도 1B는 본 발명의 몇몇 실시예들에 따라 도 1A에 도시된 복수의 브리지 구 조들 중 하나의 도해이다.
도 1C는 본 발명의 몇몇 실시예들에 따라 커플링 구조와 두 개의 인접한 전도성 요소들 사이의 관계를 도시하는, 도 1B에 도시한 전도성 스택의 단선 1C를 따라 절취된 단면도이다.
도 1D는 본 발명의 몇몇 실시예들에 따라 도 1B에 도시한 전도성 스택이 갭을 갖는 전도성 스택과 교체되는 브리지 구조의 도해이다.
도 1E는 본 발명의 몇몇 실시예들에 따라 도 1A에 도시한 브리지 구조에 신호원을 접속시키는 전도성 스택 및 전도성 요소의 도해이다.
도 1F는 본 발명의 몇몇 실시예들에 따라 도 1A에 도시한 드라이버의 개략도이다.
도 2는 본 발명의 몇몇 실시예들에 따라 도 1A에 도시한 복수의 비트 셀들을 포함하는 통신 시스템의 블록도이다.
도 3은 본 발명의 몇몇 실시예들에 따라 도 1B에 도시한 전도성 브리지 구조와 같은, 제1 전도성 브리지 구조 및 제2 전도성 브리지 구조를 포함하는 상호 접속의 도해이다.
도 4는 본 발명의 몇몇 실시예들에 따라 도 1A에 도시한 비트 셀을 변경하는 방법의 순서도이다.
도 5는 도 1B에 도시한 복수의 전도성 브리지 구조를 갖는, 도 2에 도시한 확인 레지스터를 포함하는 다이(die)와 프로세스를 포함하는 컴퓨터 시스템의 블록도이다.
도 6은 본 발명의 몇몇 실시예들에 따라서, 도 1A에 도시한 하나 이상의 비트 셀들과 기판 상에 형성된 로직을 포함하는 정보 저장 구조를 포함하는 장치의 블록도이다.
본 발명의 몇몇 실시예들에 대한 다음의 상세한 설명에서는, 그 일부를 형성하고, 실례로서 실시될 수 있는 본 발명의 특정 실시예들을 도시된 첨부한 도면들을 참조한다. 도면에서, 같은 숫자는 여러 도에서 실질적으로 유사한 구성 요소들을 기술한다. 이들 실시예들은 당업자 본 발명을 실시할 수 있도록 충분히 상세하게 기술된다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범주를 벗어나지 않고 구조적, 논리적 및 전기적으로 변경될 수 있다. 다음의 상세한 설명은 제한적 의미로 받아들여지지 않고, 본 발명의 범주는 첨부한 특허청구범위와, 이러한 특허청구범위의 권리를 갖는 균등물의 전체 범주에 의해서만 규정된다.
도 1A는 본 발명의 몇몇 실시예들에 따라서 복수의 브리지 구조들(102, 103, 104, 105 및 106)을 포함하는 비트 셀(100)의 도해이다. 복수의 브리지 구조들(102, 103, 104, 105 및 106) 외에, 비트 셀(100)은 입려 포트(110) 및 출력 포트(112)를 갖는 드라이버(108)와 신호원(114)을 포함한다. 신호원(114)은 브리지 구조(102)에 접속된다. 복수의 브리지 구조들(102, 103, 104, 105 및 106) 각각은 드라이버(108)의 입력 포트(110)에 접속된다.
동작에 있어서, 신호원(114)은 브리지 구조(102)에 신호를 제공한다. 브리지 구조(102)는 신호원(114)과 드라이버(108)의 입력 포트(110) 사이에서 전도 경로를 제공한다. 드라이버(108)는 신호를 처리하고 처리된 신호를 출력 포트(112)에 제공한다. 브리지 구조들(103, 104, 105 및 106)은 신호원에 접속되지 않으므로, 브리지 구조들(103, 104, 105 및 106)은 드라이버(108)의 입력 포트(110)에 신호를 제공하지 않는다. 신호원(114)이 브리지 구조(102)와 접속이 끊기면, 드라이버(108)에 신호를 공급하기 위해서 신호원(도시되지 않음)이 브리지 구조들(103, 104, 105 및 106) 중 하나와 접속될 수 있다.
도 1B는 본 발명의 몇몇 실시예들에 따라서 도 1A에 도시한 복수의 브리지 구조들(102, 103, 104, 105 및 106) 중 하나의 도해이다. 브리지 구조(102)는 전도성 스택들(116 및 118)을 포함한다. 전도성 스택(116)은 전도성 빔(conductive beam; 120)에 의해 전도성 스택(118)과 접속된다.
전도성 스택(116)은 복수의 전도성 요소들(122, 123, 124, 125 및 126)을 포함한다. 전도성 스택(118)은 복수의 전도성 요소들(128, 129, 130, 131 및 132)을 포함한다. 각각의 전도성 요소들(122, 123, 124, 125 및 126)과 각각의 전도성 요소들(128, 129, 130, 131 및 132)은 커플링 구조(134)에 의해서 인접한 전도성 요소들 또는 전도성 빔(120)과 접속된다.
도 1C는, 도 1B에 도시한 전도성 스택(116)의 단선 1C를 따라 절취된 단면도이며, 본 발명의 몇몇 실시예들에 따라서 커플링 구조(134)와 두 개의 인접한 전도성 요소들(124 및 125) 사이의 관계를 예시한다. 커플링 구조(134)는 유전체(136)와 비아(via; 138)를 포함한다. 도 1C에 도시될 수 있는 바와 같이, 비아(138)는 커플링 구조(134) 내의 중심에 있지 않다. 정확히 말하자면, 비아(138)는 커플링 구조(134)의 한쪽 편에 위치하고, 유전체(136)가 다른 한편에 위치한다. 비아(138) 및 유전체(136)는 인접한 커플링 구조(134) 내에서 측면들을 교환한다. 유전체(136)는 전자 전하의 비-컨덕터이다. 몇몇 실시예들에서, 유전체(136)는 이산화 규소이다. 비아(138)는 전자 전하의 컨덕터이다. 몇몇 실시예들에서, 비아는 금속이다. 비아(138)의 제조와 관련하여 사용하기에 적합한 전형적인 금속들은 알루미늄, 구리, 텅스텐과, 알루미늄, 구리 및 텅스텐의 합금을 포함한다. 몇몇 실시예들에서, 비아는 폴리실리콘이다.
다시 도 1B를 참조하면, 전도성 빔(120), 각각의 복수의 전도성 요소들(122, 123, 124, 125 및 126) 및 각각의 복수의 전도성 요소들(128, 129, 130, 131 및 132)은 전도성 재료로부터 형성된다. 몇몇 실시예들에서, 전도성 빔(120), 각각의 복수의 전도성 요소들(122, 123, 124, 125 및 126) 및 각각의 복수의 전도성 요소들(128, 129, 130, 131 및 132)은 금속으로 형성된다. 전도성 빔(120), 각각의 복수의 전도성 요소들(122, 123, 124, 125 및 126) 및 각각의 복수의 전도성 요소들(128, 129, 130, 131 및 132)의 제조와 관련하여 사용하기에 적합한 전형적인 금속들은 알루미늄, 텅스텐, 구리와, 알루미늄, 텅스텐, 및 구리의 합금을 포함한다. 각각의 복수의 전도성 요소들(122, 123, 124, 125 및 126) 및 각각의 복수의 전도성 요소들(128, 129, 130, 131 및 132)은 하나 이상의 인접 요소들과 접속된다. 전도성 빔(120)은 전도성 요소들(122 및 132)과 접속된다.
도 1D는 본 발명의 몇몇 실시예들에 따라서, 도 1B에 도시한 전도성 스택(116)이 갭(142)을 갖는 전도성 스택(140)으로 교체된, 도 1B에 도시한 브리지 구조(102)의 도해이다. 도 1D에 도시한 브리지 구조(102)는 전도성 스택(118), 전도성 빔(120), 및 전도성 스택(140)을 포함한다. 전도성 빔(120)은 전도성 스택(140)을 전도성 스택(118)에 접속시킨다.
전도성 스택(140)은 도 1B에 도시한 전도성 스택(116) 내에 포함된 전도성 요소들(122, 123, 125 및 126)을 포함하지만, 전도성 스택(140)은 전도성 스택(116) 내에 포함된 전도성 요소(124)를 포함하지 않는다. 전도성 스택(140)은 전도성 스택(116)의 전도성 요소(124)(도 1B에 도시함) 대신에 갭(142)을 포함한다. 몇몇 실시예에서, 브리지 구조(102)는 6개 층의 금속화 공정을 사용하여 형성된다. 6개 층의 금속화 공정 내의 전도성 요소(126)는 제1 금속 배선층(metallization layer) 내에 포함되고, 전도성 빔(120)은 제6 금속 배선층 내에 포함된다. 6개 층의 금속화 공정에서 각 금속 배선층은 마스크에 의해 규정된다. 갭(142)은 금속 배선층 3번 상에 포함되고 전도성 요소(124)를 규정하기 위해서 사용되는 마스크는 전도성 스택(140)에서 갭(142)을 규정하도록 변경된다.
도 1E는 본 발명의 몇몇 실시예들에 따라서, 도 1A에 도시한 브리지 구조(103)에 신호원(148)을 접속시키는 전도성 스택(144) 및 전도성 요소(146)의 도해이다. 전도성 스택(144)은 복수의 전도성 요소들(147, 148, 149, 150, 151 및 152)을 포함한다. 도 1B에 도시한 전도성 스택들(116 및 118)의 제조에 사용되는 상술한 재료들 및 방법들은 전도성 스택(144)의 제조와 관련하여 사용하기에 적합하다. 도 1B에 도시한 복수의 전도성 요소들(122, 123, 124, 125 및 126)의 제조에 사용되는 상술한 재료들 및 방법들은 전도성 요소들(147, 148, 149, 150, 151 및 152)의 제조와 관련하여 사용하기에 적합하다.
전도성 요소(146)는 전도성 스택(144)을 브리지 구조(103)에 접속시킨다. (도 1B에 도시된) 복수의 전도성 요소들(122, 123, 124, 125 및 126)의 제조에 사용되는 상술한 재료들 및 방법들은 전도성 요소(146)의 제조와 관련하여 사용하기에 적합하다. 전도성 요소(146)는 제3 금속 배선층 상에 형성되고 전도성 스택(144)의 전도성 요소(150)를 브리지 구조(103) 내의 전도성 스택(116)의 전도성 요소(124)에 접속시킨다. 전도성 요소(146)는 금속 배선층 3번 마스크 내에서 규정된다.
도 1F는 본 발명의 몇몇 실시예들에 따라서 도 1A에 도시한 드라이버(108)의 개략도이다. 드라이버(108)는 특정 타입의 회로, 특정 기술, 또는 특정 전원 레벨로 제한되지 않는다. 드라이버(108)는 입력 포트(110) 및 출력 포트(112)를 갖는 인버터이다. 드라이버(108)의 제조에 사용하기 적합한 기술은 실리콘, 게르마늄 및 갈륨 비소와 같은 반도체 기술을 포함한다. 드라이버(108)는 특정 타입의 신호 처리로 제한되지 않는다. 드라이버(108)에 의한 처리에 적합한 전형적인 타입의 신호들은 디지털 신호와 같은 논리 신호 및 전원 신호와 같은 전력 신호를 포함한다.
다시 도 1A, 1B, 1D 및 1E를 참조하면, 비트 셀(100)에서 특정 층(본 실시예에서의 제3 금속 배선층)에 대한 변화는 드라이버(108)의 출력 포트(112)에 제공된 신호를 변화시킬 수 있다. 이 변화는 단일 마스크만을 편집함으로써 완성될 수 있다. 이 변화는 전도성 브리지(102)에서 전도성 요소(124)를 제거하고 (그에 따라 드라이버(108)와 신호원(114)의 접속을 끊음), 전도성 스택(144)과 전도성 브리지(103) 사이에 전도성 요소(146)를 추가하는 것(그에 따라 신호원(148)을 드라이버(108)에 접속시킴)을 포함한다. 그러므로, 단일 마스크 레벨만의 변화가 집적 회로를 업데이트하기에 충분하다면, 동일한 마스크 레벨 상의 비트 셀(100)에 대한 변화는 집적 회로의 수정 레벨(비트 셀(110)에 의해 표현됨)을 업데이트하기에 충분하다.
도 2는 본 발명의 몇몇 실시예들에 따라서, 도 1A에 도시한 복수의 비트 셀들(100)을 포함하는 통신 시스템(200)의 블록도이다. 통신 시스템(200)은 기판(202), 통신 회로(204), 및 확인 레지스터(206)를 포함한다. 통신 회로(204) 및 확인 레지스터(206)는 기판(202) 상에 형성된다. 통신 회로(204)는 안테나(208)와 연결된다. 확인 레지스터(206)는 복수의 비트 셀들(100)을 포함한다. 복수의 비트 셀들(100) 각각은 하나의 금속 배선 마스크만을 변화시킴으로써 통신 회로(204)의 제조 동안 변화될 수 있다. 복수의 비트 셀들(100)은 기판(202) 상에 형성된 복수의 브리지 구조들(102, 103, 104, 105 및 106)(도 1A에 도시됨)을 포함한다. 브리지 구조들(102, 103, 104, 105 및 106)은 통신 회로(204)의 제조에 포함된 금속 배선층들로부터 형성된다. 기판(202)은 특정 재료로 제한되지 않는다. 통신 회로(204)의 제조와 관련하여 사용하기 적합한 전형적인 기판(202) 재료는 실리콘, 게르마늄, 및 갈륨 비소와 같은 반도체를 포함한다.
동작에 있어서, 확인 레지스터(206)는 통신 회로(204)에 대한 버전 정보를 제공할 수 있다. 통신 회로(204)는 안테나(208)와 연결되어 정보를 송수신한다.
도 3은 본 발명의 몇몇 실시예들에 따라서, 도 1B에 도시한 전도성 브리지 구조(102)와 같은 제1 전도성 브리지 구조(302) 및 제2 전도성 브리지 구조(304)를 포함하는 상호 접속(interconnect;300)의 도해이다. 제1 및 제2 전도성 브리지 구조들(302 및 304)은 기판(306)상에 형성된다. 제1 전도성 브리지 구조(302)는 근단(proximal end; 308)과 원단(distal end; 310)을 포함한다. 제2 전도성 브리지 구조(304)는 근단(312)과 원단(314)을 포함한다. 제1 전도성 브리지 구조(302)의 근단(308)은 제2 전도성 브리지 구조(304)의 근단(312)과 접속된다. 제1 전도성 브리지 구조(302)의 원단(310)과 제2 전도성 브리지 구조(312)의 원단(314)은 접속되지 않는다. 몇몇 실시예들에서, 제2 전도성 브리지 구조(304)의 원단(314)은 제1 전원 접촉점(316)에 인접한다. 몇몇 실시예들에서, 논리 신호원과 같은 신호원(318)은 제1 브리지 구조(302)의 원단(310)에 접속된다. 몇몇 실시예들에서, 제1 전원 접촉점(316)은 도 1E에 도시한 전도성 스택과 같은 전도성 스택을 포함한다.
도 4는 본 발명의 몇몇 실시예들에 따라서, 도 1A에 도시한 비트 셀(100)을 변경하는 방법(400)의 순서도이다. 방법(400)은, 제1 브리지 구조에서 제1 특정 전도성 층 내의 전도성 요소를 제거하는 단계(블록 402)와, 제2 브리지 구조를 제1 신호원에 접속시키기 위해서 제1 특정 전도성 층 내에 전도성 요소를 추가하는 단계(블록 404)를 포함한다.
방법(400)에 대한 몇몇 실시예들에서, 제1 브리지 구조에서 제1 특정 전도성 층 내의 전도성 요소를 제거하는 단계(블록 402)는 특정 전도성 층을 위한 금속 배선 마스크를 편집함으로써 제1 브리지 구조의 제조 동안 전도성 요소를 제거하는 단계를 포함한다.
방법(400)에 대한 몇몇 실시예들에서, 제2 브리지 구조를 제1 신호원에 접속시키기 위해서 제1 특정 전도성 층 내에 전도성 요소를 추가하는 단계(블록 404)는 금속 배선 마스크를 편집함으로써 전도성 요소를 추가하는 단계를 포함한다.
방법(400)에 대한 몇몇 실시예들에서, 이 방법(400)은 제2 브리지 구조에서 제2 특정 전도성 층 내의 전도성 요소를 제거하는 단계를 더 포함한다.
방법(400)에 대한 몇몇 실시예들에서, 이 방법은 제3 브리지 구조를 제2 신호원에 접속시키기 위해서 제2 특정 전도성 층 내에 전도성 요소를 추가하는 단계를 더 포함한다.
도 5는 도 1B에 도시한 복수의 전도성 브리지 구조(102)를 갖는, 도 2에 도시한 확인 레지스터(206)를 포함하는 다이(504) 및 프로세서(502)를 포함하는 컴퓨터 시스템(500)의 블록도이다. 확인 레지스터(206)는 프로세서(502)에 연결된다. 몇몇 실시예들에서, 프로세서(502)는 마이크로프로세서를 포함한다. 몇몇 실시예들에서, 복수의 전도성 브리지 구조들 중 적어도 하나(102)는 갭을 갖는 전도성 스택(140)(도 1D에 도시함)을 포함한다.
도 6은 본 발명의 몇몇 실시예들에 따라서, 도 1A에 도시한 하나 이상의 비트 셀들(100)을 포함하는 정보 저장 구조(602)와, 기판(606) 상에 형성된 로직(604)을 포함하는 장치(600)의 블록도이다. 정보 저장 구조(602)는 프로세서 코어, 마이크로컨트롤러, 또는 마이크로프로세서를 형성하는 로직(604)에 연결된 판독 전용 메모리로서 기능한다. 판독 전용 메모리는 로직(604)에 의해 실행하기 적합한 마이크로코드 명령들 또는 로직(604)에 의한 처리용 데이터를 포함할 수 있다. 정보 저장 구조(602) 내에 저장될 때, 마이크로코드 명령들 또는 데이터는 단일 금속 배선 마스크를 편집함으로써 변화될 수 있다. 그러므로, 로직(604)이 예를 들면, 금속화 레벨 3 상의 변화를 요구하고, 마이크로코드 명령들 또는 데이터가 변화를 요구한다면, 마이크로코드 명령들 또는 데이터에 대한 변화는 금속화 레벨 3을 단지 변화시킴으로써 이뤄질 수도 있다. 기판(606)의 제조와 관련하여 사용하기에 적합한 전형적인 재료들은 실리콘, 게르마늄, 또는 갈륨 비소와 같은 반도체를 포함한다.
본 명세서에서 특정 실시예들이 기술되고 예시되었지만, 동일한 목적을 달성하기 위해서 의도된 임의의 결합(arrangement)이 도시한 특정 실시예를 대신할 수 있다. 본 출원은 본 발명의 임의의 적용 또는 변경을 포함하도록 의도된다. 그러므로, 본 발명은 특허청구범위와 그 동등물에 의해서만 한정되도록 의도된다.
Claims (32)
- 복수의 브리지 구조들 - 상기 복수의 브리지 구조들 각각은 단일의 오직 하나의 전도성 빔(conductive beam)에 의해 제2 전도성 스택에 접속된 제1 전도성 스택을 포함함 - ; 및입력 포트 및 출력 포트를 포함하는 드라이버 - 상기 입력 포트는 상기 복수의 브리지 구조들 각각에 접속됨 - 를 포함하며,상기 복수의 브리지 구조들 중 많아도 하나가 신호원에 접속된 비트 셀.
- 제1항에 있어서, 상기 복수의 브리지 구조 각각은비아 및 유전체를 포함하는 커플링 구조에 의해 상기 제1 전도성 스택 내 인접하는 전도성 요소(conductive element) 또는 상기 전도성 빔에 연결된 복수의 전도성 요소를 포함하는 제1 전도성 스택과,비아 및 유전체를 포함하는 커플링 구조에 의해 상기 제2 전도성 스택 내 인접하는 전도성 요소 또는 상기 전도성 빔에 연결된 복수의 전도성 요소를 포함하는 제2 전도성 스택을 포함하는 비트 셀.
- 제2항에 있어서, 상기 전도성 빔은 금속을 포함하는 비트 셀.
- 제2항에 있어서, 상기 제1 전도성 스택은 특정 층(particular layer) 상에 갭을 포함하는 비트 셀.
- 제4항에 있어서, 상기 복수의 브리지 구조들 중 적어도 하나는 신호원에 대한 상기 특정 층 상의 접속을 포함하는 비트 셀.
- 제1항에 있어서, 상기 드라이버는 인버터를 포함하는 비트 셀.
- 제1항에 있어서, 상기 신호원은 전원을 포함하는 비트 셀.
- 통신 시스템으로서,기판;상기 기판 상에 형성되고 안테나에 연결된 통신 회로; 및상기 기판 상에 형성되고 복수의 브리지 구조를 포함하는 복수의 비트 셀들을 포함하는 확인 레지스터(identification register) - 상기 복수의 브리지 구조들 각각은 단일의 오직 하나의 전도성 빔(conductive beam)에 의해 제2 전도성 스택에 접속된 제1 전도성 스택을 포함함 - 를 포함하며,상기 복수의 비트 셀들 각각은 하나의 금속 배선 마스크(metallization mask)만을 변화시킴으로써 상기 통신 회로의 제조 동안 변화될 수 있는 통신 시스템.
- 제8항에 있어서, 상기 복수의 비트 셀들 중 적어도 하나는,상기 기판 상에 형성된 복수의 브리지 구조들과,상기 기판 상에 형성된 드라이버 - 상기 드라이버는 입력 포트 및 출력 포트를 포함하고, 상기 입력 포트는 상기 복수의 브리지 구조들 각각에 접속됨 -를 포함하며, 상기 복수의 브리지 구조들 중 많아도 하나가 신호원에 접속되는 통신 시스템.
- 제9항에 있어서, 상기 기판은 반도체를 포함하는 통신 시스템.
- 제10항에 있어서, 상기 복수의 브리지 구조 각각은비아 및 유전체를 포함하는 커플링 구조에 의해 상기 제1 전도성 스택 내 인접하는 전도성 요소(conductive element) 또는 상기 전도성 빔에 연결된 복수의 전도성 요소를 포함하는 제1 전도성 스택과,비아 및 유전체를 포함하는 커플링 구조에 의해 상기 제2 전도성 스택 내 인접하는 전도성 요소 또는 상기 전도성 빔에 연결된 복수의 전도성 요소를 포함하는 제2 전도성 스택을 포함하는 통신 시스템.
- 제11항에 있어서, 상기 제1 전도성 스택은 구리를 포함하는 복수의 전도성 요소들을 포함하는 통신 시스템.
- 제12항에 있어서, 상기 복수의 전도성 요소들 각각은 유전체에 의해 인접한 전도성 요소들과 분리되고 구리를 포함하는 비아(via)에 의해 인접한 전도성 요소들에 접속되는 통신 시스템.
- 기판 상에 형성된 제1 전도성 브리지 구조 - 상기 제1 전도성 브리지 구조는 집적 회로 내에 포함된 복수의 금속 배선층들 각각을 포함하고, 근단(proximal end) 및 원단(distal end)을 가지며, 상기 근단과 상기 원단 사이에 전도 경로를 형성함 - 와,상기 기판 상에 형성된 제2 전도성 브리지 구조 - 상기 제2 전도성 브리지 구조는 상기 복수의 금속 배선층들 각각을 포함하고, 근단 및 원단을 가지며, 상기 제1 브리지 구조의 상기 근단이 상기 제2 브리지 구조의 상기 근단에 접속되고, 상기 제2 전도성 브리지 구조는 상기 제2 브리지 구조의 상기 근단과 상기 제2 브리지 구조의 상기 원단 사이에 전도 경로를 형성하며, 상기 제1 전도성 브리지 구조의 상기 원단과 상기 제2 전도성 브리지 구조의 상기 원단은 접속되지 않음 - 를 포함하고,상기 제1 전도성 브리지 구조 및 상기 제2 전도성 브리지 구조 각각은 단일의 오직 하나의 전도성 빔에 의해 제2 전도성 스택에 연결된 제1 전도성 스택을 포함하는 상호 접속(interconnect).
- 제14항에 있어서, 상기 제1 브리지 구조의 상기 원단에 접속된 신호원을 더 포함하는 상호 접속.
- 제15항에 있어서, 상기 신호원은 논리 신호를 포함하는 상호 접속.
- 제14항에 있어서, 상기 제2 전도성 브리지 구조의 상기 원단은 제1 전원 접촉점(power source contact)에 인접하는 상호 접속.
- 제17항에 있어서, 상기 제1 전원 접촉점은 전도성 스택을 포함하는 상호 접속.
- 제1 브리지 구조에서 제1 특정 전도성 층 내의 전도성 요소를 제거하는 단계와,제1 신호원에 제2 브리지 구조를 접속시키기 위해서 상기 제1 특정 전도성 층 내에 전도성 요소를 추가하는 단계 - 상기 제1 전도성 브리지 구조 및 상기 제2 전도성 브리지 구조 각각은 단일의 오직 하나의 전도성 빔에 의해 제2 전도성 스택에 연결된 제1 전도성 스택을 포함함 -를 포함하는 방법.
- 제19항에 있어서,상기 제1 브리지 구조에서 상기 제1 특정 전도성 층 내의 상기 전도성 요소를 제거하는 단계는 상기 특정 전도성 층을 위한 금속 배선 마스크를 편집함으로써 상기 제1 브리지 구조의 제조 동안 상기 전도성 요소를 제거하는 단계를 포함하는 방법.
- 제20항에 있어서, 상기 제2 브리지 구조를 상기 제1 신호원에 접속시키기 위해서 상기 제1 특정 전도성 층 내에 상기 전도성 요소를 추가하는 단계는 상기 금속 배선 마스크를 편집함으로써 상기 전도성 요소를 추가하는 단계를 포함하는 방법.
- 제21항에 있어서, 상기 제2 브리지 구조에서 제2 특정 전도성 층 내의 전도성 요소를 제거하는 단계를 더 포함하는 방법.
- 제22항에 있어서, 제3 브리지 구조를 제2 신호원에 접속시키기 위해서 상기 제2 특정 전도성 층 내에 전도성 요소를 추가하는 단계를 더 포함하는 방법.
- 컴퓨터 시스템으로서,프로세서와,복수의 전도성 브리지 구조들을 갖는 확인 레지스터를 포함하는 다이(die) - 상기 복수의 브리지 구조 각각은 단일의 오직 하나의 전도성 빔에 의해 제2 전도성 스택에 연결된 제1 전도성 스택을 포함하고 상기 확인 레지스터는 상기 프로세서에 연결됨 -를 포함하는 컴퓨터 시스템.
- 제24항에 있어서, 상기 프로세서는 마이크로프로세서를 포함하는 컴퓨터 시스템.
- 제25항에 있어서, 상기 복수의 전도성 브리지 구조들 중 적어도 하나는 갭을 갖는 전도성 스택을 포함하는 컴퓨터 시스템.
- 복수의 금속 배선층들을 갖는 회로를 포함하는 다이 상에 확인 레지스터를 제공하는 단계와 - 상기 확인 레지스터는 복수의 전도성 브리지 구조들을 가지고, 상기 복수의 브리지 구조 각각은 단일의 오직 하나의 전도성 빔에 의해 제2 전도성 스택에 연결된 제1 전도성 스택을 포함함 - ,상기 회로 및 상기 확인 레지스터를 변경하기 위해서 하나의 금속 배선 마스크만을 변화시키는 단계를 포함하는 방법.
- 제27항에 있어서, 상기 회로를 포함하는 상기 다이 상에 상기 확인 레지스터를 제공하는 단계는 복수의 전도성 브리지 구조들을 포함하는 비트 셀을 제공하는 단계를 포함하는 방법.
- 제27항에 있어서, 상기 회로를 포함하는 상기 다이 상에 상기 확인 레지스터 를 제공하는 단계는, 각각이 복수의 전도성 브리지 구조들을 포함하는 복수의 비트 셀들을 제공하는 단계를 포함하는 방법.
- 다이 위에 형성된 로직과,상기 로직에 연결된 정보 저장 구조 - 상기 정보 저장 구조는 하나 이상의 비트 셀들을 포함하며, 상기 하나 이상의 비트 셀들 각각은 복수의 전도성 브리지 구조들을 포함하고, 상기 복수의 브리지 구조 각각은 단일의 오직 하나의 전도성 빔에 의해 제2 전도성 스택에 연결된 제1 전도성 스택을 포함함 -를 포함하는 장치.
- 제30항에 있어서, 상기 정보 저장 구조는 하나 이상의 마이크로코드 명령들을 포함하는 장치.
- 제30항에 있어서, 상기 로직은 프로세서를 포함하는 장치.
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