JP4106568B2 - デジタルチューナ用多層基板および多層基板 - Google Patents

Description

本発明は、デジタルチューナ用多層基板および多層基板に関する。

従来より、多層基板に複数個のＬＳＩ‐ＩＣ等の集積回路を実装することがあった。
この場合、複数（例えば、２つ）の集積回路は、同一層には実装せず、各層のうち一番上の層（最上層）と一番下の層（最下層）とに分けてそれぞれ実装する場合がある。これは、集積回路はノイズ源となるので、互いのノイズの影響を避けるために、同一層上ではなく最上層と最下層とで距離的に分けるのである。また、集積回路を実装した最上下各層の内側には、層一面に渡ってグランド用パターンをベタ状に形成したグランド層をそれぞれ形成することがあった。つまり、グランド層はノイズを遮蔽する効果を発揮するため、かかる構成とすることで、各集積回路がそれぞれ発するノイズの影響が互いに及ぶことを効果的に防止する。

また、電源パターン領域とグランドパターン領域とを並存させた層を有する多層基板の構造が知られている（例えば、特許文献１，２参照。）。
特開２００４‐２８１７６８号公報 特開２００２‐１５８４５２号公報

多層基板においては、電子部品を実装する層やグランド層の他にも、電源供給用のパターンを配した電源層などを確保する必要がある。そのため、上述したような、集積回路を実装した最上層の内側の層および最下層の内側の層をそれぞれグランド層に割当てる構成では、基板の積層数が多くなり、その結果、基板の製造に要するコストが高くなるという課題があった。
一方、コスト低減のために積層数の少ない基板を採用すると、集積回路を実装した最上層の内側の層および最下層の内側の層をそれぞれグランド層に割当てる余裕が無くなり、十分なノイズ対策ができなくなるという不都合が生じる。

また、上記文献１，２においては、多層基板を構成する各層のうち最下層と最上層にそれぞれ集積回路を実装する技術ではない。さらに、両文献はいずれも、層一面に渡ってグランド用パターンだけを形成したグランド層を設けており、かかるグランド層を確保できるほど基板の積層数が多く、非常に高コストである。さらに、文献１においては２つのＬＳＩを同一層上に実装しているため、両ＬＳＩが互のノイズの影響を受けることに対する対策は何ら施されていなかった。

本発明は上記課題に鑑みてなされたもので、可能な限り多層基板の積層数を少なくして基板の製造コストを低減すると同時に、ノイズの影響を受けさせるべきでない電子部品について的確にノイズを遮断することの可能なデジタルチューナ用多層基板および多層基板を提供することを目的とする。

上記目的を達成するために請求項２の発明は、電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えた多層基板において、層表面に第１の集積回路を実装した第１部品層と、第１部品層の下層であって同一層中に第１グランドパターン領域と第１電源パターン領域とを形成した第１併設層と、第１併設層の下層であって同一層中に第２グランドパターン領域と第２電源パターン領域とを形成した第２併設層と、第２併設層の下層であって層表面に第２の集積回路を実装した第２部品層とによって構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、かつ、上記第１グランドパターン領域は、第１の集積回路の実装位置およびその周辺を含む第１部品層における領域に対応する範囲に形成されるとともに、第２電源パターン領域は当該第１グランドパターン領域に対応する範囲に形成され、上記第２グランドパターン領域は、第２の集積回路の実装位置およびその周辺を含む第２部品層における領域に対応する範囲に形成されるとともに、第１電源パターン領域は当該第２グランドパターン領域に対応する範囲に形成される構成としてある。

上記のように構成した請求項２においては、第１併設層および第２併設層それぞれにおいて、グランドパターン領域と電源パターン領域とが並存している。第１部品層の表面に第１の集積回路が実装されており、第１の集積回路の実装位置およびその周辺を含む第１部品層における領域に対応した下方に第１グランドパターン領域が形成され、第１グランドパターン領域の下方に第２電源パターン領域が形成される。また、第２部品層の表面に第２の集積回路が実装されており、第２の集積回路の実装位置およびその周辺を含む第２部品層における領域の上方に第２グランドパターン領域が形成され、第２グランドパターン領域の上方に第１電源パターン領域が形成されている。
その結果、第１の集積回路に対しては第１併設層のうち第１グランドパターン領域がノイズを遮蔽するシールド部材となり、第２の集積回路に対しては第２併設層のうち第２グランドパターン領域がノイズを遮蔽するシールド部材となる。また、層の略全面に渡ってグランドパターン領域のみを形成した層を備えることなく、第１の集積回路および第２の集積回路をノイズから保護することができる。

請求項３の発明は、請求項２に記載の多層基板において、上記第１電源パターン領域および第２電源パターン領域はそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、各電源パターン領域のパターンは対応する部品層と所定数の層間接続孔によって接続される構成としてある。
第１電源パターン領域および第２電源パターン領域では、所定幅のライン状のパターンとし、かかる電源パターン領域のパターンと集積回路などの電子部品を実装する部品層とを所定数の層間接続孔によって接続すれば、電源パターン領域と部品層とを繋ぐ経路に所定のインピーダンスが生じるため、電源パターン領域から同経路に乗るノイズが低減される。

請求項４の発明は、請求項３に記載の多層基板において、上記第１グランドパターン領域および第２グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、各グランドパターン領域のパターンは上記各電源パターン領域と部品層とを接続する層間接続孔よりも多数の層間接続孔によって対応する部品層と接続される構成としてある。
つまり、電源パターン領域とは異なり、グランドパターン領域ではパターンをベタ状に形成するとともに、各電源パターン領域と部品層とを接続する層間接続孔よりも多数の層間接続孔によってグランドパターン領域と部品層とを接続する。その結果、グランドパターン領域と部品層との間のインピーダンスを大きく低減することが可能となる。

請求項５の発明は、上記第１電源パターン領域は層間接続孔を介して第２部品層と接続し、第２電源パターン領域は層間接続孔を介して第１部品層と接続する構成としてある。また、請求項６の発明は、上記第１グランドパターン領域は層間接続孔を介して第１部品層と接続し、第２グランドパターン領域は層間接続孔を介して第２部品層と接続する構成としてある。
つまり、第１の集積回路を実装する第１部品層は、その下方に積層された第１グランドパターン領域および第２電源パターン領域とそれぞれ接続し、第２の集積回路を実装する第２部品層は、その上方に積層された第２グランドパターン領域および第１電源パターン領域とそれぞれ接続する。その結果、第１部品層とグランドとの間のインピーダンスが略統一され、第１部品層と電源との間のインピーダンスが略統一される。また、第２部品層とグランドとの間のインピーダンスが略統一され、第２部品層と電源との間のインピーダンスが略統一される。

請求項７の発明は、請求項２〜請求項６のいずれかに記載の多層基板において、第１電源パターン領域および第２電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成している構成としてある。
つまり、部品層に実装された集積回路や他の電子部品を動作させるためには、複数種類のレベルの電源電圧を供給する必要があるため、第１電源パターン領域および第２電源パターン領域は、上記パターン小領域をそれぞれに形成し、各パターン小領域から所定レベルの電源電圧を部品層に供給するようにしている。

上記構成を踏まえて、請求項１は、電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えたデジタルチューナ用多層基板において、基板面の略中心の左右における一方側の層表面に第１ＬＳＩ‐ＩＣおよび所定の電子部品を実装した第１部品層と、第１部品層の下層であって同一層中に第１グランドパターン領域と第１電源パターン領域とを形成した第１併設層と、第１併設層の下層であって同一層中に第２グランドパターン領域と第２電源パターン領域とを形成した第２併設層と、第２併設層の下層であって上記左右における他方側の層表面に第２ＬＳＩ‐ＩＣおよび所定の電子部品を実装した第２部品層との４層で構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、上記第１グランドパターン領域は、第１ＬＳＩ‐ＩＣおよび所定の電子部品の実装位置とその周辺を含む第１部品層における領域に対応する範囲に形成されるとともに、第２電源パターン領域は当該第１グランドパターン領域に対応する範囲に形成され、上記第２グランドパターン領域は、第２ＬＳＩ‐ＩＣおよび所定の電子部品の実装位置とその周辺を含む第２部品層における領域に対応する範囲に形成されるとともに、第１電源パターン領域は当該第２グランドパターン領域に対応する範囲に形成され、上記第１電源パターン領域および第２電源パターンはそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、第１電源パターン領域はパターンと第２部品層とを所定数のビアを介して接続し、第２電源パターン領域はパターンと第１部品層とを所定数のビアを介して接続し、上記第１グランドパターン領域および第２グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、第１グランドパターンは第２電源パターン領域と第１部品層とを接続するビア数よりも多数のビアによって第１部品層と接続され、第２グランドパターンは第１電源パターン領域と第２部品層とを接続するビア数よりも多数のビアによって第２部品層と接続され、かつ、第１電源パターン領域および第２電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成している構成としてある。

このような、デジタルチューナと言う具体的な製品に搭載する多層基板においても、請求項２〜請求項７の各発明と同様の作用および効果を奏することは言うまでもない。

以上説明したように本発明によれば、第１部品層から下方に向けて、第１の集積回路の実装位置に対応した位置に、第１グランドパターン領域と第２電源パターン領域とがこの順で積層し、かつ第２部品層から上方に向けて、第２の集積回路の実装位置に対応した位置に、第２グランドパターン領域と第１電源パターン領域とがこの順で積層するように、第１グランドパターン領域と第１電源パターン領域とを併設した第１併設層と第２グランドパターンと第２電源パターンとを併設した第２併設層を設けた。そのため、第１グランドパターンが第１の集積回路に対するシールド効果を発揮し、第２グランドパターンが第２の集積回路に対するシールド効果を発揮することとなり、２つの集積回路がそれぞれ発するノイズの影響を他方の集積回路が受けることが防止される。

また、部品層の内側にグランドパターンのみを形成したグランド層を設けるために一つの層を割当てる必要がないため、基板の積層数を削減することができ、基板製造に要するコストを低減することができる。

図１は、本実施形態にかかる多層基板１０の積層構造を概略的に示している。
本実施形態では、多層基板１０は４層基板としており、上から、部品層２０（第１部品層）、グランドパターン・電源パターン併設層（第１併設層）３０、グランドパターン・電源パターン併設層（第２併設層）４０、’部品層５０（第２部品層）となっている。また、部品層２０と第１併設層３０との間、第１併設層３０と第２併設層４０との間、第２併設層４０と部品層５０との間には、所定厚さを有する絶縁層６０ａ，６０ｂ，６０ｃがそれぞれ挟まれている。

本実施形態では、多層基板１０に二つのＬＳＩ‐ＩＣ（以下、単にＬＳＩ）２１，５１を実装する。具体的には、多層基板１０の最上層である部品層２０と、基板の最下層である部品層５０とにそれぞれ一つずつ実装する。このように、ＬＳＩ２１とＬＳＩ５１とを同一層上には実装せずに多層基板の最上層と最下層に分けて実装することで、それぞれがノイズ源となり得るＬＳＩ２１，５１との間に一定の距離が保たれるため、互いのノイズの影響を受けることをある程度抑制できる。

また、各部品層２０，５０におけるＬＳＩの実装位置はどこでも良い訳ではなく、基板面の略中心における左右の一方側に一のＬＳＩを、同左右の他方側に他方のＬＳＩを、それぞれ実装する。同図では、部品層２０の表面上の位置であって基板面の略中心線（一点鎖線）に対して左側の位置に、外部からのノイズを受けることを避けるべき部品であるＬＳＩ２１および所定の電子部品２２（例えば、他のＩＣ）を実装している。また、部品面５０の表面上の位置であって上記略中心線に対して右側の位置に、外部からのノイズを受けることを避けるべき部品であるＬＳＩ５１および所定の電子部品５２（例えば、他のＩＣ）を実装している。

図２は、部品層２０を上方から見た状態を示しており、同図によっても、ＬＳＩ２１および電子部品２２が基板面の略中心線より左側に位置していることが判る。
同様に、図３は、部品層５０を上方から見た状態を示しており、同図によっても、ＬＳＩ５１（鎖線表示）および電子部品５２（鎖線表示）が基板面の略中心線より右側に位置していることが判る。

次に、第１併設層３０および第２併設層４０について説明する。
第１併設層３０は、概略、グランド領域３１と電源領域３２とから構成される。第２併設層４０は、概略、グランド領域４２と電源領域４１とから構成される。グランド領域３１およびグランド領域４２は、それぞれ領域のほぼ全域に渡ってベタ状にグランド用パターンを形成した領域である。一方、電源領域３２および電源領域４１は、それぞれ領域中に所定幅のライン状のパターンを這わせることにより形成した領域である。

図４は、第１併設層３０を上方から見た状態を示し、図５は、第２併設層４０を上方から見た状態を示している。各図では便宜的に、斜線表示によりベタ状のグランド用パターンを表現し、また、網かけ状の表示により、所定幅のライン状のパターンが配線されている様子を表現している。

第１併設層３０においては、基板面の略中心線に対しておおよそ左側にグランド領域３１が形成されており、おおよそ右側に電源領域３２が形成されている。ここで、グランド領域３１と電源領域３２との境界が厳密に略中心線に沿っている必要は無いが、少なくともグランド領域３１は、多層基板１０を上方から見たときにＬＳＩ２１および電子部品２２が実装される位置を包含する範囲に形成する。なお、同図では、部品層２０におけるＬＳＩ２１および電子部品２２の実装位置を鎖線で示している。また、グランド領域３１と電源領域３２との間には、パターンを形成しないパターン無し領域３３を設け、グランド領域３１と電源領域３２との間を絶縁している。

第２併設層４０においては、基板面の略中心線に対しておおよそ右側にグランド領域４２が形成されており、おおよそ左側に電源領域４１が形成されている。グランド領域４２と電源領域４１との境界が厳密に略中心線に沿っている必要は無いが、少なくともグランド領域４２は、多層基板１０を上方から見たときにＬＳＩ５１および電子部品５２が実装される位置を包含する範囲に形成する。同図では、部品層５０におけるＬＳＩ５１および電子部品５２の実装位置を鎖線で示している。グランド領域４２と電源領域４１との間にもパターン無し領域４３を設け、グランド領域４２と電源領域４１との間を絶縁する。

つまり、本実施形態では、ＬＳＩ２１，５１や電子部品２２，５２を各部品層２０，５０に実装する場合、これらを第１併設層３０、第２併設層４０におけるグランド領域と電源領域との境界に跨らない位置に実装する。

次に、層間における接続関係について説明する。本実施形態では、ビア（層間接続孔）によって各層を電気的に接続する。具体的には次のように接続する。
部品層２０に実装したＬＳＩ２１および電子部品２２の各グランド端子（または、これらグランド端子と接続している部品層２０中のパターン）に対しては、第１併設層３０のグランド領域３１のパターンをビアを介して接続する。また、ＬＳＩ２１および電子部品２２の各電源端子（または、これら電源端子と接続している部品層２０中のパターン）に対しては、第２併設層４０の電源領域４１のパターンをビアを介して接続する。

一方、部品層５０に実装したＬＳＩ５１および電子部品５２の各グランド端子（または、グランド端子と接続している部品層５０中のパターン）に対しては、第２併設層４０のグランド領域４２のパターンをビアを介して接続する。また、ＬＳＩ５１および電子部品５２の各電源端子（または、これら電源端子と接続している部品層５０中のパターン）に対しては、第１併設層３０の電源領域３２のパターンをビアを介して接続する。

なお、本実施形態では、各部品層２０（５０）において、電源領域４１（３２）と接続するビア数よりもグランド領域３１（４２）と接続するビア数を多数とし、グランド領域と部品層とをできるだけ多くのビアで接続する。その結果、グランド領域と部品層との間のインピーダンスを大きく低減することが可能となる。一方、ライン状で所定幅のパターンを形成した電源領域と部品層とは、所定数（グランド領域と部品層とを接続するビア数よりも少ない数）のビアで接続する。その結果、電源領域と部品層とを繋ぐ経路にある程度の大きさのインピーダンスが生じるため、電源領域のパターンから同経路に乗るノイズが低減される。

多層基板１０において上述のような構成を採用することで、以下のような効果が発揮される。
つまり、最上層と最下層のそれぞれにノイズを外部に発しつつ自らも外部からのノイズの影響を受けやすいＬＳＩなどの部品を実装する場合に、最上層の一つ下層および最下層の一つ上層をそれぞれ、ＬＳＩなどの部品位置に対応する範囲にグランド領域を設けた、グランドパターンと電源パターンとの併設層とした。そのため、従来のように、ＬＳＩを実装した最上層の一つ下層およびＬＳＩを実装した最下層の一つ上層をそれぞれに、層の略全体に渡ってグランドパターンを形成したグランド層とする必要がなくなり、その結果、多層基板の積層数を削減することができる。

具体的には、最上層および最下層を部品層とし、これ以外にも最上層と最下層とのそれぞれ対応させたグランドパターンと電源パターンとが必要な場合、従来であれば６層の基板構造となっていたが、本発明の構成によれば４層基板にすることができる。よって、基板の製造に要するコストを確実に低減させることができる。

また、本発明では、基板の積層数の削減とともに、ＬＳＩなどの部品に対するノイズ対策も確実に行われる。つまり、部品層２０に実装したＬＳＩ２１および電子部品２２に対しては、第１併設層３０のグランド領域３１がシールド部材となり、当該グランド領域３１が他方のＬＳＩ５１等から発せられるノイズや電源領域から発せられるノイズを遮断する。また、ＬＳＩ２１が自ら発するノイズが多層基板１０の内側に拡散することが同グランド領域３１によって抑制される。

同様に、部品層５０に実装したＬＳＩ５１および電子部品５２に対しては、第２併設層４０のグランド領域４２がシールド部材となり、当該グランド領域４２が他方のＬＳＩ２１等から発せられるノイズや電源領域から発せられるノイズを遮断する。また、ＬＳＩ５１が自ら発するノイズが多層基板１０の内側に拡散することが同グランド領域４２によって抑制される。
従って、ＬＳＩ２１，５１や電子部品２２，５２など、ノイズの影響を受けさせるべきでない部品について確実にノイズから保護することができる。

さらに、ＬＳＩ２１および電子部品２２の各グランド端子は、共通のグランド領域３１と接続するため、ＬＳＩ２１、電子部品２２とグランド領域３１との間の各インピーダンスが略統一される。同様に、ＬＳＩ５１および電子部品５２の各グランド端子は、共通のグランド領域４２と接続するため、ＬＳＩ５１、電子部品５２とグランド領域４２との間の各インピーダンスが略統一される。また、ＬＳＩ２１、電子部品２２とグランド領域３１との間の各インピーダンスと、ＬＳＩ５１、電子部品５２とグランド領域４２との間の各インピーダンスとは、間に介在する絶縁層６０ａ、絶縁層６０ｃの厚みや誘電率が異なるため不一致である。

ＬＳＩ２１および電子部品２２の各電源端子は、共通の電源領域４１と接続するため、ＬＳＩ２１、電子部品２２と電源領域４１との間の各インピーダンスが略統一される。同様に、ＬＳＩ５１および電子部品５２の各電源端子は、共通の電源領域３２と接続するため、ＬＳＩ５１、電子部品５２と電源領域３２との間の各インピーダンスが略統一される。また、ＬＳＩ２１、電子部品２２と電源領域４１との間の各インピーダンスと、ＬＳＩ５１、電子部品５２と電源領域３２との間の各インピーダンスとは、間に介在する絶縁層の厚みや誘電率が異なるため不一致である。
すなわち、かかるインピーダンス特性によって、ＬＳＩ２１および電子部品２２、ＬＳＩ５１および電子部品５２はそれぞれ、より一層ノイズを発生し難くなり、かつ外部からのノイズの影響を受け難くなると言える。

なお、図４，５に示すように、電源領域３２は、小領域３２ａ，３２ｂに分かれており、電源領域４１は、小領域４１ａ，４１ｂに分かれている。これは、部品層２０，５０に実装した各部品は、種々の電圧レベルの電源電圧を必要とするからである。つまり、電源領域３２においては、小領域３２ａ、小領域３２ｂはそれぞれに異なるレベルの電源電圧を供給するためのパターンとなっている。同様に、電源領域４１においては、小領域４１ａ、小領域４１ｂはそれぞれに異なるレベルの電源電圧を供給するためのパターンとなっている。

本発明にかかる多層基板１０は種々の電子回路に搭載可能であるが、その一例として、デジタル放送信号の受信を行うデジタルチューナ回路に搭載してもよい。この場合、多層基板１０に実装したＬＳＩ２１，５１は、受信可能な各局のデジタル放送信号から所定のチャンネルに対応する放送信号を選局する処理や、選局した放送信号から中間周波信号を抽出する処理などを実行するためのＩＣとなる。

多層基板の構造をした側面図。 最上層である部品層の上面図。 最下層である部品層の上面図。 第１併設層の上面図。 第２併設層の上面図。

符号の説明

１０…多層基板
２０，５０…部品層
２１，５１…ＬＳＩ‐ＩＣ
２２，５２…電子部品
３０…第１併設層
３１，４２…グランド領域
３２，４１…電源領域
４０…第２併設層
３２ａ，３２ｂ，４１ａ，４１ｂ…小領域
６０ａ，６０ｂ，６０ｃ…絶縁層

Claims (7)

1. 電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えたデジタルチューナ用多層基板において、
   基板面の略中心の左右における一方側の層表面に第１ＬＳＩ‐ＩＣおよび所定の電子部品を実装した第１部品層と、第１部品層の下層であって同一層中に第１グランドパターン領域と第１電源パターン領域とを形成した第１併設層と、第１併設層の下層であって同一層中に第２グランドパターン領域と第２電源パターン領域とを形成した第２併設層と、第２併設層の下層であって上記左右における他方側の層表面に第２ＬＳＩ‐ＩＣおよび所定の電子部品を実装した第２部品層との４層で構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、
   上記第１グランドパターン領域は、第１ＬＳＩ‐ＩＣおよび所定の電子部品の実装位置とその周辺を含む第１部品層における領域に対応する範囲に形成されるとともに、第２電源パターン領域は当該第１グランドパターン領域に対応する範囲に形成され、上記第２グランドパターン領域は、第２ＬＳＩ‐ＩＣおよび所定の電子部品の実装位置とその周辺を含む第２部品層における領域に対応する範囲に形成されるとともに、第１電源パターン領域は当該第２グランドパターン領域に対応する範囲に形成され、
   上記第１電源パターン領域および第２電源パターンはそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、第１電源パターン領域はパターンと第２部品層とを所定数のビアを介して接続し、第２電源パターン領域はパターンと第１部品層とを所定数のビアを介して接続し、
   上記第１グランドパターン領域および第２グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、第１グランドパターンは第２電源パターン領域と第１部品層とを接続するビア数よりも多数のビアによって第１部品層と接続され、第２グランドパターンは第１電源パターン領域と第２部品層とを接続するビア数よりも多数のビアによって第２部品層と接続され、
   かつ、第１電源パターン領域および第２電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成していることを特徴とするデジタルチューナ用多層基板。
2. 電源用パターンを配した電源パターン領域とグランド用パターンを配したグランドパターン領域とを同一層中に形成した層を備えた多層基板において、
   層表面に第１の集積回路を実装した第１部品層と、第１部品層の下層であって同一層中に第１グランドパターン領域と第１電源パターン領域とを形成した第１併設層と、第１併設層の下層であって同一層中に第２グランドパターン領域と第２電源パターン領域とを形成した第２併設層と、第２併設層の下層であって層表面に第２の集積回路を実装した第２部品層とによって構成することにより層の略全面に渡ってグランドパターン領域のみを形成した層を有さず、
   かつ、上記第１グランドパターン領域は、第１の集積回路の実装位置およびその周辺を含む第１部品層における領域に対応する範囲に形成されるとともに、第２電源パターン領域は当該第１グランドパターン領域に対応する範囲に形成され、上記第２グランドパターン領域は、第２の集積回路の実装位置およびその周辺を含む第２部品層における領域に対応する範囲に形成されるとともに、第１電源パターン領域は当該第２グランドパターン領域に対応する範囲に形成されることを特徴とする多層基板。
3. 上記第１電源パターン領域および第２電源パターン領域はそれぞれに、領域中に所定幅のライン状のパターンを這わせて形成されるとともに、各電源パターン領域のパターンは対応する部品層と所定数の層間接続孔によって接続されることを特徴とする請求項２に記載の多層基板。
4. 上記第１グランドパターン領域および第２グランドパターン領域はそれぞれに、領域中の略全面に渡ってパターンを形成するとともに、各グランドパターン領域のパターンは上記各電源パターン領域と部品層とを接続する層間接続孔よりも多数の層間接続孔によって対応する部品層と接続されることを特徴とする請求項３に記載の多層基板。
5. 上記第１電源パターン領域は層間接続孔を介して第２部品層と接続し、第２電源パターン領域は層間接続孔を介して第１部品層と接続することを特徴とする請求項３または請求項４のいずれかに記載の多層基板。
6. 上記第１グランドパターン領域は層間接続孔を介して第１部品層と接続し、第２グランドパターン領域は層間接続孔を介して第２部品層と接続することを特徴とする請求項３〜請求項５のいずれかに記載の多層基板。
7. 第１電源パターン領域および第２電源パターン領域は、複数種類の電圧レベルの電源を供給する複数のパターン小領域をそれぞれに形成していることを特徴とする請求項２〜請求項６のいずれかに記載の多層基板。

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