CN1321451C - 半导体集成电路装置 - Google Patents

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Abstract

半导体集成电路装置(10)，由LSI功能部(11)和在其上形成的屏蔽布线层(22)构成。LSI功能部(11)，由半导体基板(12)和第1绝缘膜(13)构成，在半导体基板(12)上，例如形成包含MOS晶体管(14)的多个电路元件。屏蔽布线层(22)，由在第2绝缘膜(17)上依次形成的下部屏蔽布线(23)、第3绝缘膜(24)、上部屏蔽布线(25)及第4绝缘膜(26)构成。下部屏蔽布线(23)和上部屏蔽布线(25)各自被配置的配置方向，互相正交。

Description

半导体集成电路装置
技术领域
本发明涉及一种IC卡等安全性要求很高的、具有防止物理性改变的手段的半导体集成电路装置。
背景技术
在安全性要求很高的的半导体集成电路装置(LSI)中，对电路进行物理性的改变，会导致装置的动作变更及机密信息的泄露等，是一种很大的威胁。
这些改变，通常使用集束离子射束(Focused Ion Beam：FIB)装置，向LSI的上部照射离子射束，在切断布线的同时，还堆积布线金属，使被切断的布线与位于其附近的其它布线电性地连接。
下面，参照图13讲述现有技术的具有屏蔽布线的半导体集成电路装置。
如图13所示，在半导体基板201上，形成MOS晶体管202；在该MOS晶体管202上，形成覆盖它的第1绝缘膜203。在第1绝缘膜203中，形成第1LSI布线204及第2LSI布线205；在第1绝缘膜203上，形成第2绝缘膜206。将这些半导体基板201、MOS晶体管202、第1绝缘膜203、第1LSI布线204、第2LSI布线205及第2绝缘膜206，称作“LSI功能部207。”
在功能部207上，依次形成下层屏蔽布线211、第3绝缘膜212、上层屏蔽布线213及第4绝缘膜214，这些下层屏蔽布线211、第3绝缘膜212、上层屏蔽布线213及第4绝缘膜214，形成LSI的屏蔽布线层215。
对于电路的物理性改变，通常从LSI的上侧，即从半导体基板201的相反侧进行，所以在LSI功能部207上，重新设置屏蔽布线层215。这样，不去掉上层屏蔽布线213及下层屏蔽布线211，就不能实施电路的改变，所以改变比较困难。
可是，由于现在的FIB装置的性能非常高，所以去掉这些屏蔽布线211、213后进行电路的改变，比较容易。
因此，例如，在国际公开第00/28399小册子1中，公开了设置检知对屏蔽布线层进行的改变的功能，在检知到改变时，将被改变的LSI保持为安全状态的方法。
下层屏蔽布线211及上层屏蔽布线213的电位，在LSI动作期间，被固定为所定的电压。这时，在各屏蔽布线211、213和各LSI布线204、205之间，分别产生寄生电容，从而使信号的传输产生滞后。
进而，如图13所示，各屏蔽布线211、213互相平行、即向同一个方向形成，因此LSI布线，在象第2LSI布线205那样，向屏蔽布线211、213平行方向配置时，寄生电容增大；而在象第1LSI布线204那样，向垂直方向配置时，寄生电容减小。这样，随着各LSI布线204、205的布线的配置方向(敷设方向)的不同，信号的延迟时间就出现不平衡，存在布局设计极其困难的问题，而且，还存在使用FIB装置能够很容易地改变布线的问题。
进而，还存在在对屏蔽布线层215本身进行物理性地解析时，该屏蔽布线层215的电性连接一目了然的问题。
发明内容
本发明旨在解决现有技术的上述问题，以便获得既具有防止电路改变用的安全性很高的屏蔽布线，又能使布线设计变得容易的半导体集成电路装置。
为了达到上述目的，本发明涉及的第1半导体集成电路装置，具有集成电路，和在集成电路上形成的防止对集成电路进行物理性改变的屏蔽布线层；屏蔽布线层，包括下部屏蔽布线和在该下部屏蔽布线上形成的上部屏蔽布线；下部屏蔽布线和上部屏蔽布线的各布线的配置方向互相交叉。
采用第1半导体集成电路装置后，包含下部屏蔽布线和上部屏蔽布线的屏蔽布线层，由于与下部屏蔽布线和上部屏蔽布线的各布线的配置方向(敷设方向)互相交叉，所以集成电路的布线(LSI布线)产生的寄生电容被平均化，从而使布局设计变得容易。
本发明涉及的第2半导体集成电路装置，具有集成电路，和在集成电路上形成的防止对集成电路进行物理性改变的屏蔽布线层；与屏蔽布线和集成电路中的布线的各布线的配置方向互相斜着交叉。
采用第2半导体集成电路装置后，由于与屏蔽布线和集成电路中的布线的各布线的配置方向互相斜着交叉屏蔽布线和集成电路中的布线的位置关系变得相当复杂，在改变布线时，解析屏蔽布线层需要较多的工时，其结果，使对布线的物理性改变比较困难。
第1半导体集成电路装置，下部屏蔽布线及上部屏蔽布线，最好分别由多条构成，在至少将多条下部屏蔽布线或多条上部屏蔽布线中的2条电连接的同时，最好还具有能够变更切换其连接对象的电路。
这样，即使对屏蔽布线层进行物理性的解析，也不能断定该屏蔽布线层实际上是怎样连接的，所以安全性大大提高。
另外，第2半导体集成电路装置，屏蔽布线，最好由多条构成，在至少将多条屏蔽布线中的2条电连接的同时，最好还具有能够变更切换其连接对象的电路。
第1或第2半导体集成电路装置具有切换电路时，最好具有多条该切换电路，最好将多条切换电路在集成电路上相互的间隔设计成不规则。这样，对屏蔽布线层进行物理性的解析，就比较困难。
在第1半导体集成电路装置中，最好下部屏蔽布线或上部屏蔽布线中至少一方具有与控制电源线、接地线或集成电路的信号线连接的连接部。
这样，全面剥离屏蔽布线层后，集成电路就不能正常动作，所以安全性大大提高。
这时，在下部屏蔽布线或上部屏蔽布线中至少一方设置多个连接部，最好将多个连接部在集成电路上相互的间隔设计成不规则。这样，全面剥离屏蔽布线层后，再度连接连接部时，由于增大连接部的解析及加工时间，所以改变布线需要花费较多的工时，从而提高安全性。
进而，这时，下部屏蔽布线或上部屏蔽布线中至少一方最好形成不与信号线电连接的、不规则地配置的多个伪通路孔。这样，通过布局观察(物理性解析)特定进行布线的再连接的部位时，连接部位的特定极其困难，解析时间增大，所以能够使安全性大大提高。
另外，在第2半导体集成电路装置中，屏蔽布线最好具有与控制电源线、接地线或集成电路的信号线连接的连接部。
这时，在屏蔽布线中设置多个连接部，最好将多个连接部在集成电路上相互的间隔设计成不规则。
进而，这时，屏蔽布线最好形成不与信号线电连接的、不规则地配置的多个伪通路孔。
附图说明
图1是表示具有本发明的第1实施方式涉及的屏蔽布线层的半导体集成电路装置的剖面结构的立体示意图。
图2(a)是表示本发明的第1实施方式涉及的半导体集成电路装置中的屏蔽布线层和LSI布线的寄生电容的示意图。
图2(b)是用来比较的、表示现有技术的半导体集成电路装置中的屏蔽布线和LSI布线的寄生电容的示意图。
图3是本发明的第1实施方式涉及的半导体集成电路装置中的电路配置示例，是讲述信号延迟的方框图。
图4是图3所示的半导体集成电路装置中的信号的时序图。
图5(a)及图5(b)是本发明的第2实施方式涉及的半导体集成电路，(a)是表示屏蔽布线的平面图，(b)是将屏蔽布线及LSI布线局部放大的平面图。
图6是表示试图对现有技术的半导体集成电路装置进行改变的一个示例的示意性的平面图。
图7是表示试图对本发明的第2实施方式涉及的半导体集成电路装置进行改变的一个示例的示意性的平面图。
图8是本发明的第3实施方式涉及的半导体集成电路装置中的屏蔽布线的切换电路结构的一例示意图。
图9是本发明的第3实施方式的一个变形示例涉及的半导体集成电路装置中的屏蔽布线的切换电路结构的一例示意图。
图10是表示本发明的第4实施方式涉及的半导体集成电路装置中的屏蔽布线及LSI布线的局部剖面立体图。
图11表示出本发明的第4实施方式的第1变形例涉及的半导体集成电路装置中的屏蔽布线及LSI布线的平面结构。
图12表示本发明的第4实施方式的第2变形例涉及的半导体集成电路装置中的屏蔽布线及LSI布线的平面图。
图13是表示现有技术的具有屏蔽布线的半导体集成电路装置的剖面立体图。
具体实施方式
第1实施方式
现在参照附图，讲述本发明的第1实施方式。
图1是具有本发明的第1实施方式涉及的屏蔽布线层的半导体集成电路装置的剖面结构的示意图。
正如图1所示，第1实施方式涉及的半导体集成电路装置10，由LSI功能部11和在其上形成的屏蔽布线层22构成。
LSI功能部11，由半导体基板12和第1绝缘膜13构成，在半导体基板12上，例如形成包含MOS晶体管14的多个电路元件。第1绝缘膜13，形成第1LSI布线15及第2LSI布线16；在第1绝缘膜13上，形成第2绝缘膜17。
屏蔽布线层22，由在第2绝缘膜17上依次形成的下部屏蔽布线23、第3绝缘膜24、上部屏蔽布线25及第4绝缘膜26构成。
作为第1实施方式的特点，分别配置下部屏蔽布线23和上部屏蔽布线25的配置方向(布线的敷设方向)，互相正交。
图2(a)是第1实施方式涉及的半导体集成电路装置中的屏蔽布线层和LSI布线的寄生电容的示意图，图2(b)是用来比较的、现有技术的半导体集成电路装置中的屏蔽布线和LSI布线的寄生电容的示意图。
正如图2(a)所示，第2LSI布线16与在该第2LSI布线16上形成的下部屏蔽布线23相互正交配置，与在该第2LSI布线16上形成的上部屏蔽布线25相互平行配置。这样，由于屏蔽布线层的下部屏蔽布线23和第2LSI布线16相互正交配置，所以第2LSI布线16和下部屏蔽布线23的相对面的面积大幅度减少，在第2LSI布线16中，由下部屏蔽布线23产生的寄生电容就大幅度减少。
与此不同，在图2(b)所示的现有技术的示例中，第2LSI布线205对下层屏蔽布线211及上层屏蔽布线213中的哪一条来说，都是平行配置，各屏蔽布线211、213都具有遍及第2LSI布线205的布线全长的、产生寄生电容的相对面，所以第2LSI布线205的寄生电容变大。反之，与屏蔽布线层有一定距离的第1LSI布线204的寄生电容却显著变小，如前所述，在LSI布线的作用下，寄生电容的离差增大。
下面，如图3所示，作为一个例子，分析第1实施方式涉及的半导体集成电路装置10具有多个电路A、B、C和1个时脉发生器31时的信号延迟。
在图3所示的半导体集成电路装置10中，向电路A、电路B及电路C供给同步信号的时钟脉冲发生器31，对各电路A、B、C而言，按照电路B、电路C及电路A的顺序，使信号的传输距离增大地配置。在这里，电路A和电路B通过布线长是①的第1布线41和布线长是②的第2布线42连接，电路A和电路C通过布线长是③的第3布线43连接。另外，从时钟脉冲发生器31到电路B通过布线长是④的第4布线44连接，从时钟脉冲发生器31到电路C通过第4布线44和布线长是⑤的第5布线45连接。
这时，象现有技术的示例那样，将上部屏蔽布线和下部屏蔽布线互相平行配置时，即将上部屏蔽布线和下部屏蔽布线都配置成图3中的左右方向时，由于第1布线41、第4布线44及第5布线45与屏蔽布线都位于平行位置，所以寄生电容增大，信号的延迟变大。
如果分析在这种状态下，电路A与时钟脉冲发生器31输出的第1时钟脉冲信号CLKA同步地发送信号，电路B、C与第2时钟脉冲信号CLKB同步地接收来自电路A的信号时的情况，那么由于电路C的布线长③，比电路B的布线长①+②短，所以来自电路A的发送信号到达电路C的时间就比到达电路B的时间早。再加上，由于在屏蔽布线产生的寄生电容的作用下，在第1布线41上传输的信号的延迟量增大，成为2倍左右，所以与不设屏蔽布线时相比，由电路A分别向电路B和电路C传输的发送信号的传输速度之差，就进一步增大。
另一方面，在接收侧的电路B及电路C中，来自电路B的时钟脉冲发生器31的布线长④，比来自电路C的时钟脉冲发生器31的布线长④+⑤短，所以第2时钟脉冲信号CLKB到达电路B的时间就比到达电路C的时间早。再加上，由于在屏蔽布线产生的寄生电容的作用下，在第4布线44及第5布线45的延迟量变得非常大，所以与不设屏蔽布线时相比，由时钟脉冲发生器31分别向电路B和电路C传输的第2时钟脉冲信号CLKB的传输速度之差，就进一步增大。
图4示出这时的来自电路A的输出信号与第2时钟脉冲信号CLKB的动作时序。如图4所示，电路C在第2时钟脉冲信号CLKB的启动时刻中接收来自电路A的输出信号时，产生极大的定时误差。
为了防止该定时误差，在现有技术中，在电路B及电路C，与第2时钟脉冲信号CLKB同步接收来自电路A的输出信号时，通过修正时钟脉冲发生器31的配置位置，使第2时钟脉冲信号CLKB在最佳的时刻输入电路B及回路C；或者在来自电路A的输出信号与第2时钟脉冲信号CLKB的系统之间，插入延迟元件，以便能吸收布线的传输速度的差异。
可是，找到最佳的时钟脉冲发生器31的配置位置，极其困难，而使用延迟元件调整时序时，需要附加本来不需要的元件，所以使半导体集成电路的芯片尺寸增大。特别是使屏蔽布线向单方向对齐地配置时，由于传输速度的差异增大，所以需要增加延迟元件。
与此不同，本发明的第1实施方式，由于将上部屏蔽布线和下部屏蔽布线相互正交配置，所以在减少第1布线41、第4布线44及第5布线45中的布线的延迟的同时，还增加第2布线42及第3布线43中的布线的延迟。这样，由于信号的传输速度之差变小，所以配置时钟脉冲发生器31之际，就容易决定其配置位置。
另外，由于可以减少调整信号的传输速度之差的延迟元件，所以可以缩小芯片尺寸。
综上所述，采用第1实施方式后，通过将构成屏蔽布线层22的下部屏蔽布线23互相配置成正交方向，从而大幅度减少屏蔽布线23、25和各LSI布线15、16之间的寄生电容，使各LSI布线15、16的布线布局变得容易，还能缩小芯片尺寸。
第2实施方式
下面，参照附图，讲述本发明的第2实施方式。
图5(a)及图5(b)是本发明的第2实施方式涉及的半导体集成电路，图5(a)示出屏蔽布线的平面结构，图5(b)示出将屏蔽布线及LSI布线局部放大的平面结构。在图5(a)及图5(b)中，对于和图1所示的结构部件相同的结构部件，赋予相同的符号，从而省略讲述。
如图5(a)所示，第2实施方式涉及的屏蔽布线52，平行于具有平面正方形状的半导体集成电路装置(芯片)10的一个对角线地反复配置延伸。在这里，屏蔽布线52，既可以是1层，也可以是2层。另外，在象上部屏蔽布线和下部屏蔽布线那样，由2层构成时，各屏蔽布线的配置方向，既可以互相并行，也可以互相正交。
如图5(a)所示，屏蔽布线52在芯片10的整个面上、特别是平行于该芯片10的对角线地配置时，如图5(b)所示，在第1LSI布线15及第2LSI布线16对芯片10的一个侧面而言平行或垂直地配置时，各LSI布线15及16中的单位长度产生的寄生电容变成互相相等，所以第1LSI布线15及第2LSI布线16产生的延迟也互相相等，在集成电路中的时序设计就变得非常容易。
接着，参阅附图，讲述试图对LSI布线进行非法加工(改变)的一个示例。
图6示出象现有技术那样，采用将屏蔽布线235和LSI布线230正交配置的结构，使用FIB装置，使相互邻接的LSI布线230彼此在非法加工连接部位241电气性地连接，接着再在被连接的LSI布线230中的非法加工连接部位241的附近，试图切断非法加工切断部位242的情况。这时，为了避免非法加工被屏蔽布线235检知，所以预先除去屏蔽布线235中的非法加工连接部位241的上侧部分，在连接非法加工连接部位241而且切断非法加工切断部位242后，再度连接屏蔽布线235中的非法加工连接部位241的上侧部分。
所以，如图6所示，在现有技术的构成中，预先除去的屏蔽布线235只要有一条就行。
与此不同，如图7所示，具有第2实施方式涉及的屏蔽布线52时，要想对LSI布线16进行非法连接(非法加工连接部位53)和非法切断(非法加工切断部位54)，就必须对3条屏蔽布线52进行削去，然后进行再度连接的再连接处理。在近几年来的细微化日新月异的集成电路中，要对如此细微的区域进行多次加工，即使在FIB装置的性能有所提高的现在，也是极其困难的。
因此，通过与LSI布线16的配置方向倾斜地配置屏蔽布线52，从而使细微区域中的加工部位增加。这样，就增加了进行非法加工的时间及工作量，而且需要很高的技艺，所以可以使安全性大幅度提高。
综上所述，第2实施方式涉及的半导体集成电路装置，通过倾斜于第1LSI布线15及第2LSI布线16的各配置方向，配置在其上设置的屏蔽布线52，从而使各LSI布线15、16中的单位长度产生的寄生电容互相相等，各LSI布线15、16产生的信号延迟互相相等，所以使时序设计变得极其容易。
另外，通过斜着配置各各LSI布线15、16和屏蔽布线52的各配置方向，从而增加非法加工所需的时间和工作量，而且需要有很高的技艺，所以大大提高了安全性。
第3实施方式
下面，参阅附图，讲述本发明的第3实施方式。
图8是本发明的第3实施方式涉及的半导体集成电路装置中的屏蔽布线的切换电路结构的一例示意图。
如图8所示，例如8条屏蔽布线60a、60b、…、60h中各自的一端或两端，与切换各屏蔽布线60a～60h彼此之间相互电连接的切换电路61连接。
切换电路61，具有与可从外部设定的设定信号线66连接的8比特的寄存器65，在该寄存器65和各屏蔽布线60a～60h之间，分别设置着第1开关电路64A、第2开关电路64B、第3开关电路64C及第4开关电路64D。
寄存器65虽然没有图示，但是是比特0(b0)、比特1(b1)、…、比特7(b7)的8比特结构。
比特0及比特1，决定第1开关电路64A中寄存器65的一侧的端子63a与屏蔽布线62a、62b1及62c的连接状态。比特2及比特3，决定第2开关电路64B中寄存器65的一侧的端子63b与屏蔽布线62d及62g的连接状态。比特4及比特5，决定第3开关电路64C中寄存器65的一侧的端子63c与屏蔽布线62b2及62e的连接状态。比特6及比特7，决定第1开关电路64D中寄存器65的一侧的端子63d与屏蔽布线62f及62h的连接状态。
第1开关电路64A，根据寄存器65的比特0及比特1的值，将屏蔽布线侧的端子62a、62b1及62c中的某一个与寄存器65的一侧的端子63a连接。另外，第2开关电路64B，根据寄存器65的比特2及比特3的值，将屏蔽布线侧的端子62d或62g与寄存器65的一侧的端子63b连接。这样，屏蔽布线60a、60b及60c中的某一个，就与其它屏蔽布线62d或62g连接。
同样，第3开关电路64C，根据寄存器65的比特4及比特5的值，将屏蔽布线侧的端子62b2或62e与寄存器65的一侧的端子63c连接。另外，第4开关电路64D，根据寄存器65的比特6及比特7的值，将屏蔽布线侧的端子62f或62h与寄存器65的一侧的端子63d连接。这样，屏蔽布线60b或60e，就与其它屏蔽布线62f或62h连接。
综上所述，第3实施方式涉及的半导体集成电路装置，由于具有可以动态地变更多个屏蔽布线60a～60h的一端或两端的连接的切换电路61，所以即使对这些屏蔽布线60a～60h实施物理性解析，但要查清各屏蔽布线60a～60h实际上是怎样连接的情况，却非常困难，所以大幅度提高了安全性。
另外，将切换电路61配置在各屏蔽布线60a～60h的两端后，各屏蔽布线彼此连接的组合就变得更加复杂，所以进一步提高了安全性。
第3实施方式的一个变形示例
下面，参阅图9，讲述本发明的第3实施方式的一个变形示例。
如图9所示，将多个切换电路61在集成电路(未图示)上相互的间隔不规则地配置，而不局限于配置在屏蔽布线60的端部。
各切换电路61，用和第3实施方式相同的方法切换各屏蔽布线60的连接状态。符号67示意性地表示多个屏蔽布线60中电连接的布线。
采用这种结构后，由于使对屏蔽布线60的连接的变更变得更加复杂，所以进一步提高安全性。
此外，在第3实施方式及其变形示例中，各屏蔽布线60最好采用第1实施方式所示的结构或第2实施方式所示的结构。
第4实施方式
下面，参阅附图，讲述本发明的第4实施方式。
图10表示出本发明的第4实施方式涉及的半导体集成电路装置中的屏蔽布线及LSI布线的结构。
如图10所示，第4实施方式涉及的屏蔽布线70，通过作为连接部的通路孔72，与控制电源线、接地线(GND)或集成电路的动作的信号线71电连接。
如前所述，在试图对细微化迅猛发展的集成电路进行物理性的改变之际，使用FIB装置等一条条地去掉屏蔽布线70，需要花费很多的加工时间和很高的技艺。
与此不同，使用药水全面剥离屏蔽布线70比较容易。因此，试着利用药水全面剥离屏蔽布线70时，由于屏蔽布线70与控制电源线、接地线或集成电路的动作的信号线71连接，所以集成电路本身不能正常动作。
综上所述，第4实施方式涉及的半导体集成电路装置，由于通过通路孔72使屏蔽布线70与控制电源线、接地线或集成电路的动作的信号线71电连接，所以在芯片上全面剥离屏蔽布线70时，半导体集成电路就不能正常动作，这就使安全性大大提高。
此外，在第4实施方式中，屏蔽布线70最好采用第1实施方式所示的结构或第2实施方式所示的结构。
第4实施方式的第1变形例
下面，参阅附图，讲述本发明的第4实施方式的第1变形例。
图11表示出本发明的第4实施方式的第1变形例涉及的半导体集成电路装置中的屏蔽布线及LSI布线的平面结构。
如图11所示，屏蔽布线70，和第2实施方式一样，在芯片10上，平行于该芯片10的一条对角线反复形成。
进而，在屏蔽布线70的下侧，在芯片10的一个侧面，朝着平行或垂直的方向配置的、形成控制例如电源线、接地线或集成电路的动作的多条信号线71。
作为第1变形例的特点，是将屏蔽布线70和多条信号线71电连接的多个通路孔72，被相互间隔不规则地设定。
如前所述，利用药水将屏蔽布线70全面剥离后，通过通路孔72电连接的屏蔽布线70和信号线71就被切断，集成电路本身不能正常动作。
这样，为了使集成电路正常动作，需要替代被去掉的屏蔽布线70，通过FIB装置等将连接的通路孔72再度连接。可是，由于连接所需的通路孔72，在芯片10上有多个，而且被不规则地配置，所以解析必须连接的部位所需要的时间及利用FIB装置加工的时间都要增大。
这样，采用第1变形例后，由于将屏蔽布线70和控制电源线、接地线或集成电路的信号线71电连接的多个通路孔72，在芯片10上不规则地配置，所以全面剥离屏蔽布线70后，再度连接连接所需的通路孔72时，由于连接所需的解析时间及加工时间大幅度增加，所以安全性得到可能的提高。
此外，在第1变形例中，屏蔽布线70最好采用第1实施方式所示的结构。
第4实施方式的第2变形例
下面，参阅附图，讲述本发明的第4实施方式的第2变形例。
图12表示出本发明的第4实施方式的第2变形例涉及的半导体集成电路装置中的屏蔽布线及LSI布线的平面结构。在图12中，对于和图11所示的结构部件相同的结构部件，赋予相同的符号，从而省略讲述。
如图12所示，第2变形例涉及的半导体集成电路装置10，其特征在于：该屏蔽布线70不规则地设置不与信号线(LSI布线)71电连接的多个伪通路孔73，进而还具有众所周知的非法加工检知电路80，能够检知对屏蔽布线70进行的非法加工。
想对集成电路进行物理性的改变，而利用药水全面剥离屏蔽布线70后，企图对切断部位再连接时，首先需要解析再连接所需的部位。在剥离屏蔽布线70的芯片10上，将屏蔽布线70和控制电源线、接地线或集成电路的动作的信号线71互相连接起来的通路孔72，作为痕迹残留着，所以以此为线索，通过布局观察，容易解析。
可是，在第2变形例中，由于在芯片10的整个面上、而且是在不规则的位置上配置着多个不与信号线71电连接的伪通路孔73，所以即使通过布局观察，也很难特定通常的通路孔72，很难发现线索，所以使解析时间大幅度增加。特别是在连接屏蔽布线70和形成非法加工检知电路80的LSI布线层的通路孔72的周边部位，配置更多的伪通路孔73，则更加理想。
这样，采用第2变形例后，由于在芯片10的整个面上不规则地配置多个不电连接的伪通路孔73，所以通过布局观察很难特定必须再度连接的部位或发现线索。其结果，对于屏蔽布线70特定再度连接的再度连接部位的解析时间就大幅度增加，所以安全性也得到显著提高。
此外，在第2变形例中，屏蔽布线70也可以采用第1实施方式所示的结构。

Claims (11)

1、一种半导体集成电路装置，具有：集成电路；和
在集成电路上形成的、防止对集成电路进行物理性改变的屏蔽布线层，
所述屏蔽布线层，包括下部屏蔽布线和在该下部屏蔽布线上形成的上部屏蔽布线，
所述下部屏蔽布线和所述上部屏蔽布线的各布线的配置方向互相交叉，
所述下部屏蔽布线及所述上部屏蔽布线，分别由多条构成；
在至少将所述多条下部屏蔽布线或所述多条上部屏蔽布线中的2条电连接的同时，还具有能够变更其连接对象的切换电路。
2、如权利要求1所述的半导体集成电路装置，其特征在于：具有多个所述切换电路，
所述多个切换电路，在集成电路上相互的间隔设计成不规则。
3、一种半导体集成电路装置，具有：集成电路；和
在集成电路上形成的、防止对集成电路进行物理性改变的屏蔽布线层，
所述屏蔽布线层，包括下部屏蔽布线和在该下部屏蔽布线上形成的上部屏蔽布线，
所述下部屏蔽布线和所述上部屏蔽布线的各布线的配置方向互相交叉，
所述下部屏蔽布线或所述上部屏蔽布线中至少一方，具有与电源线、接地线或控制所述集成电路的信号线连接的连接部。
4、如权利要求3所述的半导体集成电路装置，其特征在于：所述连接部，在所述下部屏蔽布线或所述上部屏蔽布线中至少一方设置有多个，
所述多个连接部，在集成电路上相互的间隔设计成不规则。
5、如权利要求4所述的半导体集成电路装置，其特征在于：所述下部屏蔽布线或所述上部屏蔽布线中至少一方，形成不与信号线电连接的、不规则地配置的多个伪通路孔。
6、一种半导体集成电路装置，具有：集成电路；和
在所述集成电路上形成的、防止对所述集成电路进行物理性改变的屏蔽布线，
所述屏蔽布线与所述集成电路中的布线的各布线的配置方向互相斜着交叉。
7、如权利要求6所述的半导体集成电路装置，其特征在于：所述屏蔽布线，由多条构成；
在至少将所述多条屏蔽布线中的2条电连接的同时，还具有能够变更其连接对象的切换电路。
8、如权利要求7所述的半导体集成电路装置，其特征在于：具有多条所述切换电路，
所述多条切换电路，在集成电路上相互的间隔设计成不规则。
9、如权利要求6所述的半导体集成电路装置，其特征在于：所述屏蔽布线，具有与电源线、接地线或控制所述集成电路的信号线连接的连接部。
10、如权利要求9所述的半导体集成电路装置，其特征在于：所述连接部，在所述屏蔽布线上设置有多个；
所述多个连接部，在集成电路上相互的间隔设计成不规则。
11、如权利要求10所述的半导体集成电路装置，其特征在于：所述屏蔽布线，形成不与所述信号线电连接的、不规则地配置的多个伪通路孔。
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