JP2002043516A

JP2002043516A - 半導体装置、及びメモリ装置

Info

Publication number: JP2002043516A
Application number: JP2000218686A
Authority: JP
Inventors: Shinsuke Takase; 伸介高瀬; Yutaka Tanaka; 豊田中; Masaharu Kawachi; 正治河内
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2000-07-19
Filing date: 2000-07-19
Publication date: 2002-02-08

Abstract

(57)【要約】（修正有）【課題】メガセル内外で発生する電磁波のシールドが
可能な半導体装置を提供する。【解決手段】低電位に設定される電源ラインに対して
は、高電位に設定された導電体を上方の近傍に離れて配
置し、高電位に設定される電源ラインに対しては、低電
位に設定された導電体を上方の近傍に離れて配置する。
図３はその一例で、複数のトランジスタを配置した基板
８上の絶縁膜７中に配置した配線６にプラグ９を介して
接続したＶ_ＳＳ電源配線１０上にＶ_ＤＤシールド配線２
を配置し、Ｖ_ＤＤ電源配線１１上にＶ_ＳＳシールド配線
１を配置した構造を示している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置内部に
配置されるメガセル（Megacell）の電磁波からのシール
ドに係り、特に、セル内部のクロック等で発生する電磁
波にも対応可能なシールドに関する。

【０００２】

【従来の技術】図１３は、半導体装置内部に配置される
メガセルに対する従来のシールド構造を説明するための
図である。図１３（ａ）はメガセルの上面図であり、
（ｂ）は断面図である。従来のシールド構造は、半導体
基板８と、基板８上に配置された層間絶縁膜７と、膜７
中に配置されたメガセルの配線領域６と、基板８と配線
領域６の電圧を電圧ＶＳＳに設定し電力を供給するＶＳ
Ｓ電源リング３と、基板８と配線領域６の電圧を電圧Ｖ
ＤＤに設定し電力を供給するＶＤＤ電源リング４と、リ
ング３に接続し、配線領域６の上方で全面を覆う導電膜
からなるＶＳＳシールド２３で構成されている。基板８
の表面上で領域６の直下には多数のトランジスタが配置
され相互に領域６の配線を介して接続されている。トラ
ンジスタは、リング３と４から領域６を介して電力が供
給されオンオフ駆動する。

【０００３】シールド２３が無いと、メガセルの外部の
発信器等で発生した電磁波によって、領域６内の配線に
電流が発生し、この電流によってトランジスタが誤動作
する場合がある。シールド２３を設けることにより、電
磁波はまずシールド２３にあたり、シールド２３で電流
が発生する。発生した電流はリング３を介して接地に流
入し、この流入の過程で発熱して電気エネルギーが消失
し、領域６内の配線に電磁波による電流が生じることは
ない。

【０００４】しかし、メガセルの高性能化により動作速
度が速くなり、クロック周波数が高周波化し、メガセル
内部のクロック配線等からも大きな電磁波が発せられる
ようになっている。一方で、メガセルの高性能化に伴い
トランジスタの動作電圧は低下する傾向にあり、メガセ
ル内部で発生した電磁波によってメガセル内部のトラン
ジスタが誤動作する場合があった。

【０００５】このように、従来のメガセルにおけるシー
ルドの構造は、最上位の配線層を用いてメガセル全面に
対して覆い被さるように具備した全面シールドで、単一
の電源ＶＳＳと接続して形成している。そして、メガセ
ル内部の動作機能によっては、シールドを必要としない
回路部や、シールドを行うことで不具合を生じる回路部
などが生じ、メガセルの動作が不安定になる可能性があ
り、動作スピードに影響を及ぼしてた。

【０００６】

【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたものであり、本発明の目的は、メガセル
内外で発生する電磁波のシールドが可能な半導体装置を
提供することである。

【０００７】また、本発明の他の目的は、メガセル内外
で発生する電磁波のシールドが可能なメモリー装置を提
供することである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めの本発明の第１の特徴は、トランジスタが表面に設け
られた半導体基板と、この半導体基板上に配置された絶
縁体と、この絶縁体中に配置されトランジスタに接続し
第１の電位に設定される第１の導電体と、絶縁体中に配
置されトランジスタに接続し第１の電位より高い第２の
電位に設定される第２の導電体と、絶縁体中で第１の導
電体の上方の近傍に離れて配置され第２の電位に設定さ
れる第３の導電体と、絶縁体中で第２の導電体の上方の
近傍に離れて配置され第１の電位に設定される第４の導
電体とを有する半導体装置であることである。ここで、
「絶縁体」は、いわゆる層間絶縁膜の事である。「第１
の電位」と「第２の電位」とは、ＶＳＳ電源の電位とＶ
ＤＤ電源の電位のことである。「第１の導電体」とは、
ＶＳＳ電源ラインのことである。「第２の導電体」と
は、ＶＤＤ電源ラインのことである。このことにより、
第１の導電体と第３の導電体の間には第１のバイパスコ
ンデンサーＣ１が形成され、第２の導電体と第４の導電
体の間には第２のバイパスコンデンサーＣ２が形成され
る。また、第１の導電体と第４の導電体の電圧は電圧Ｖ
ＤＤに設定されるので、第１の導電体と第４の導電体は
等価的に結線されていると見なせる。同様に、第２の導
電体と第３の導電体の電圧は電圧ＶＳＳに設定されるの
で、第２の導電体と第３の導電体は等価的に結線されて
いると見なせる。

【０００９】電磁波により第１の導電体及び第２の導電
体に電流が発生したとする。この電流は高い周波数成分
からなる。そこで、この電流は、第１の導電体からコン
デンサーＣ１と第３の導電体を介して第２の導電体へ至
る第１の経路、及び、第１の導電体から第４の導電体と
コンデンサーＣ２とを介して第２の導電体へ至る第２の
経路を流れる。トランジスタの制御電流が流れる第１の
導電体からトランジスターを介して第２の導電体に至る
第３の経路は、トランジスター等が抵抗成分を有するの
で、電磁波に起因する電流は流れにくく、もっぱら第１
及び第２の経路を流れる。このことにより、電磁波に起
因する電流は発生してもトランジスターの制御回路を流
れないので、この電流によってトランジスターが誤動作
することはない。

【００１０】本発明の第１の特徴は、絶縁体中に配置さ
れ第１の導電体及び第４の導電体と接続し第１の電位に
設定されるリング状の第５の導電体と、絶縁体中に配置
され第２の導電体及び第３の導電体と接続し第２の電位
に設定されるリング状の第６の導電体とを有することに
より一層効果的である。ここで、「第５の導電体」と
は、ＶＳＳ電源リングの事であり、「第６の導電体」と
は、ＶＤＤ電源リングの事である。このことにより、第
２の導電体と第３の導電体の電圧を容易に電圧ＶＤＤに
設定する事ができる。同様に、第１の導電体と第４の導
電体の電圧を容易に電圧ＶＳＳに設定する事ができる。

【００１１】本発明の第２の特徴は、トランジスタが表
面に設けられた半導体基板と、この半導体基板上に配置
された絶縁体と、絶縁体中に配置されトランジスタに接
続し第１の電位に設定される第１のビット線と、絶縁体
中に配置されトランジスタに接続し第１の電位より高い
第２の電位に設定される第２のビット線と、絶縁体中で
第１のビット線の上方の近傍に離れて配置され第２の電
位に設定される第１の導電体と、絶縁体中で第２のビッ
ト線の上方の近傍に離れて配置され第１の電位に設定さ
れる第２の導電体と、絶縁体中に配置されトランジスタ
に接続するワード線と、絶縁体中でワード線の上方の近
傍に離れて配置され第１の電位又は第２の電位に設定さ
れる第３の導電体とを有する半導体メモリ装置であるこ
とである。

【００１２】このことにより、第１のビット線と第１の
導電体の間と、第２のビット線と第２の導電体の間と、
ワード線と第３の導電体の間に、それぞれバイパスコン
デンサーが形成される。電磁波で生じた電流が第１のビ
ット線、第２のビット線、ワード線で生じても、トラン
ジスターを流れずに、バイパスコンデンサーを介して第
１、第２と第３の導電体に流れ込むので、トランジスタ
が誤動作することはない。

【００１３】

【実施例１】次に、図面を参照して、本発明の実施例１
と２を説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。ま
た、図面は模式的なものであり、厚みと平面寸法との関
係、各層の厚みの比率等は現実のものとは異なることに
留意すべきである。

【００１４】図１（ａ）は、本発明の実施例１に係る半
導体装置の上面図で、メガセルに対するシールド構造を
説明するための図である。図１（ｂ）は、（ａ）のI−I
方向の断面図である。また、図２（ａ）は図１（ａ）の
II−II方向の断面図、図２（ｂ）は図１（ａ）のIII−I
II方向の断面図である。本発明の実施例１に係る半導体
装置のシールド構造は、半導体基板８と、基板８上に配
置された層間絶縁膜７と、膜７中に配置されたメガセル
の配線領域５と６と、配線領域５の周囲を囲むように膜
７中に配置され基板８と配線領域５と６の電圧を電圧Ｖ
ＳＳ（例えば０Ｖ）に設定し電力を供給するＶＳＳ電源
リング３と、リング３の周囲を囲むように膜７中に配置
され基板８と配線領域５と６の電圧を電圧ＶＤＤ（例え
ば５Ｖ）に設定し電力を供給するＶＤＤ電源リング４
と、リング３にプラグ９を介して接続し配線領域５の一
部を覆う導電膜からなるＶＳＳシールド１と、リング４
にプラグ９を介して接続し配線領域５の一部を覆う導電
膜からなるＶＤＤシールド２とで構成されている。ＶＳ
Ｓシールド１は細長い直方体で、両端がプラグ９を介し
てリング３に接続されている。ＶＤＤシールド２も細長
い直方体で、両端がプラグ９を介してリング４に接続さ
れている。シールド１と２は平行に交互に配置されてい
る。

【００１５】図３（ａ）は、図１（ａ）の点線で囲んだ
メガセル内部の領域を拡大し詳細に記載した図である。
図３（ｂ）は、図３（ａ）のI−I方向の断面図である。
基板８の表面上で領域６かつＶＤＤシールド２の直下に
はｐチャネルトランジスタＴｒ１乃至３が配置されてい
る。同様に基板８の表面上で領域６かつＶＳＳシールド
１の直下にはｎチャネルトランジスタＴｒ４乃至６が配
置されている。トランジスタＴｒ１乃至６は、相互に領
域６の配線を介して接続されている。図１（ｂ）の領域
５は、リング３と接続する図３のＶＳＳ電源ライン１０
と、リング４と接続するＶＤＤ電源ライン１１とを有し
ている。ＶＳＳ電源ライン１０は、ＶＤＤシールド２の
直下に配置され、プラグ９と領域６を介してトランジス
タＴｒ１乃至３の主電極に接続されている。ＶＤＤ電源
ライン１１は、ＶＳＳシールド１の直下に配置され、プ
ラグ９と領域６を介してトランジスタＴｒ４乃至６の主
電極に接続されている。

【００１６】このように配置されることで、図３（ｂ）
に示すように、シールド２とライン１０の間にはバイパ
スコンデンサーＣ１が形成され、シールド１とライン１
１の間にはバイパスコンデンサーＣ２が形成される。ま
た、シールド２とライン１１の電圧は電圧ＶＤＤに設定
されともにＶＤＤ電源リング４に接続するので、シール
ド２とライン１１は等価的に結線されていると見なせ
る。同様に、シールド１とライン１０の電圧は電圧ＶＳ
Ｓに設定されともにＶＳＳ電源リング３に接続するの
で、シールド１とライン１０は等価的に結線されている
と見なせる。

【００１７】ここで、メガセルの内外部で発生した電磁
波によりライン１０及び１１に電流が発生したとする
と、この電流は高い周波数成分からなる。そこで、この
電流は、ライン１０からコンデンサーＣ１とシールド２
を介してライン１１へ至る第１の経路、及び、ライン１
０からシールド１とコンデンサーＣ２とを介してライン
１１へ至る第２の経路を流れる。メガセルの制御電流が
流れるライン１０からプラグ９と領域６の配線とトラン
ジスターＴｒ１乃至６を介してライン１１に至る第３の
経路は、トランジスターＴｒ１乃至６等が抵抗成分を有
するので、電磁波に起因する電流は流れにくく、もっぱ
ら第１及び第２の経路を流れるのである。

【００１８】このことにより、電磁波に起因する電流は
発生してもトランジスターの制御回路を流れないので、
この電流によってトランジスターが誤動作することはな
い。なお、コンデンサーＣ１とＣ２を有することによ
り、メガセルの動作スピードが遅くなることはない。こ
れは、トランジスターＴｒ１乃至６のオンオフに伴って
コンデンサーＣ１とＣ２が充放電しないからである。

【００１９】コンデンサーＣ１とＣ２の容量が大きいほ
ど高い周波数の電流は流れやすいので、個々のコンデン
サーＣ１とＣ２の容量を大きくするために、シールド
１、２と、電源ライン１１、１０との距離はできるだけ
近づけた方が好ましく、対向面積はできるだけ大きくす
ることが好ましい。また、シールド１、２と、電源ライ
ン１１、１０と間の層間絶縁膜７の比誘電率はできるだ
け大きいことが好ましい。また、第１と第２の経路は並
列なので、コンデンサーＣ１とＣ２の容量の和が、電流
の流れやすさに比例するので、シールド１と２は個々で
も機能するが併設する方が好ましい。なお、従来技術に
おいても期せずしてバイパスコンデンサーＣ２が形成さ
れていたと考えられる。しかし、メガセルの内部等で発
生する電磁波に効果が無かったのは、シールド１とライ
ン１１の位置関係が適当でなかったためにコンデンサー
Ｃ２の容量が大きくできなかったり、シールド１とライ
ン１０の間に抵抗を形成させてしまったために、発生し
た電流がコンデンサーＣ２を流れにくくトランジスター
の制御回路に流れ込んだためと考えられる。また、コン
デンサーＣ１が形成されていないために効果が半減して
いたためと考えられる。

【００２０】本発明は、従来技術からのシールドをメガ
セル全面に単一電源で付加する手法ではなく、メガセル
の内部機能にあったシールド配線を行うとともに、その
シールド配線を電源配線の近傍に配置する事で、メガセ
ルの電源が安定し、メガセルの動作を安定できる。

【００２１】また、本発明は、メガセル内部の動作機能
に合わせて、適材適所の電源電圧の近傍にシールドを配
置させることで内部動作に影響を与えることなく、電源
ノイズを低減する。さらに、各ブロックの動作の安定を
行い、回路ブロックの動作能力を最大限に発揮できる回
路構成を提供し、動作スピードを向上させる。

【００２２】（実施例１の変形例１及び２）図４（ａ）
は、本発明の実施例１の変形例１に係る半導体装置のメ
ガセル部の上面図である。図１（ａ）に対して変形して
いる点は、ＶＳＳシールド１の代わりにＶＤＤシールド
２を配置して、すべてのシールドをＶＤＤシールドにし
た点である。また、図４（ｂ）は、本発明の実施例１の
変形例２に係る半導体装置のメガセル部の上面図であ
る。図１（ａ）に対して変形している点は、ＶＤＤシー
ルド１の代わりにＶＳＳシールド２を配置して、すべて
のシールドをＶＳＳシールドにした点である。これらの
変形例１と２は、例えば、メガセル内の電源ラインがＶ
ＳＳ電源ラインあるいはＶＤＤ電源ラインの一方のみ配
置されていて、他方の電源ラインの代わりに基板８に給
電されている場合である。

【００２３】（実施例１の変形例３及び４）図５（ａ）
は、本発明の実施例１の変形例３に係る半導体装置のメ
ガセル部の上面図である。図１（ａ）に対して変形して
いる点は、ＶＳＳシールド１をメガセルの左側に集めて
配置し、ＶＤＤシールド２を右側に集めて配置している
点である。また、図５（ｂ）は、本発明の実施例１の変
形例４に係る半導体装置のメガセル部の上面図である。
図１（ａ）に対して変形している点は、ＶＤＤシールド
１とＶＳＳシールド２を数本毎に交互に配置した点であ
る。これらの変形例３と４のように配置することで、Ｖ
ＤＤシールド１に近接して配置されるＶＳＳ電源ライン
１０と、ＶＳＳシールド２に接近して配置されるＶＤＤ
電源ライン１１の配置の自由度を増すことができる。

【００２４】（実施例１の変形例５）図６（ａ）は、本
発明の実施例１の変形例５に係る半導体装置のメガセル
部の上面図である。図６（ｂ）は、図６（ａ）のI−I方
向の断面図である。図１に対して変形している点は、Ｖ
ＳＳシールド１が単体でメガセルの左側半分を覆ってお
り、ＶＤＤシールド２が単体で右側半分を覆っている点
である。メガセル全面を回路の機能ブロックに合うよう
にシールド１と２を配置し、それぞれのブロック機能に
適した電源電圧により、シールドと電源配線を供給して
いる。なお、ＶＳＳ電源リング３が、ＶＤＤ電源リング
４と配線層を違えて配置されているが、上述したシール
ド効果を発揮させるためには、リング３と４とでコンデ
ンサーを形成しなるべく大きな容量を有することが好ま
しいので、リング３と４とは近接して配置する方がよ
い。図１や図６ではリング４が、リング３の外側に配置
されているが、これに限らず、リング３の内側に配置し
てもよい。

【００２５】（実施例１の変形例６）図７（ａ）は、本
発明の実施例１の変形例６に係る半導体装置のメガセル
部の上面からの透視図である。図７（ｂ）は、図７
（ａ）のI−I方向の断面図である。図１に対して変形し
ている点は、図６と同様にＶＳＳシールド１が単体でメ
ガセルの半分を覆っており、ＶＤＤシールド２が単体で
半分を覆っている点である。そして、図７（ｂ）に示す
ように、リング４にプラグ９を介して接続しシールド１
と２の全面を覆うようにＶＤＤシールド２２が配置され
ていることである。なお、図７（ａ）においては、構造
が明確になるようにシールド２２とプラグ９の記載を省
略している。シールド２２を配置することで、シールド
１と２２の間で容量の大きなコンデンサーが容易に形成
できる。メガセルの外部で発生した電磁波による電流
は、シールド２２に生じると考えられるが、この電流は
大きな容量のコンデンサーを介してシールド１に流れ、
配線領域６やトランジスタに流れ込むことはない。

【００２６】（実施例１の変形例７）図８（ａ）は、本
発明の実施例１の変形例７に係る半導体装置のメガセル
部の上面図である。図８（ｂ）は、図８（ａ）のI−I方
向の断面図である。図１に対して変形している点は、シ
ールド１と２の上層に向きを横方向に変えて交互に、Ｖ
ＳＳ電源リング３に接続するＶＳＳシールド２１とＶＤ
Ｄ電源リング４に接続するＶＤＤシールド２２を配置し
ている点である。第３層目の配線層（３ＡＬ）で縦方向
にシールド１と２を配置し、第４層目の配線層（４Ａ
Ｌ）で横方向にシールド２１と２２を配置して、格子状
のシールドを形成している。このことにより、領域５と
６に配置される電源ラインが縦方向と横方向のいずれに
配置されてもあるいは縦方向から横方向に曲げて配置さ
れていても、電源ラインとシールドの間で大きい容量値
を有するコンデンサーを形成することができる。

【００２７】

【実施例２】図９（ａ）は、本発明の実施例２に係る半
導体メモリー装置の上面図で、メガセルに対するシール
ド構造を説明するための図である。図９（ｂ）は、
（ａ）のI−I方向の断面図である。本発明の実施例２に
係る半導体メモリー装置のシールド構造は、半導体基板
８と、基板８上に配置された層間絶縁膜７と、膜７中に
配置されたメガセルの配線領域５と６と、配線領域６の
周囲を囲むように膜７中に配置され基板８と配線領域５
と６の電圧を電圧ＶＳＳに設定し電力を供給するＶＳＳ
電源リング３と、リング３の周囲を囲むように膜７中に
配置され基板８と配線領域５と６の電圧を電圧ＶＤＤに
設定し電力を供給するＶＤＤ電源リング４と、リング３
にプラグ９（図示省略）を介して接続し領域５と６の間
に設けられ領域６の一部を覆う導電膜からなるＶＳＳシ
ールド１と、リング４にプラグ９（図示省略）を介して
接続し領域５と６の間に設けられ領域６の一部を覆う導
電膜からなるＶＤＤシールド２と、リング３にプラグ９
と配線１２を介して接続し領域５の一部を覆う導電膜か
らなるＶＳＳシールド２１とで構成されている。ＶＳＳ
シールド１は細長い直方体で、両端がプラグ９を介して
リング３に接続されている。ＶＤＤシールド２も細長い
直方体で、両端がプラグ９を介してリング４に接続され
ている。シールド１と２は平行に交互に配置されてい
る。ＶＳＳシールド２１は細長い直方体で、両端がプラ
グ９と配線１２を介してリング３に接続されている。

【００２８】図１０（ａ）は、図９（ａ）の点線で囲ん
だメガセル内部の領域を拡大し詳細に記載した図であ
る。図１０（ａ）に示すように、実施例２に係る半導体
メモリー装置は例えばスタティックランダムアクセスメ
モリ（ＳＲＡＭ）であり、この領域はＳＲＡＭのメモリ
セルに一致する。図１０（ｂ）は、図１０（ａ）のI−I
方向の断面図である。基板８の表面上で領域６の直下に
はｐチャネルトランジスタＴｒ１１、１２、１４、１５
と、ｎチャネルトランジスタＴｒ１３、１６が配置され
ている。トランジスタＴｒ１１乃至１６は、相互に領域
５と６の配線を介して接続されている。図９（ｂ）の領
域６は、電圧ＶＳＳに設定される図１０のビットライン
１４と、電圧ＶＤＤに設定されるビットライン１３とを
有している。ライン１４は、ＶＤＤシールド２の直下に
配置され、トランジスタＴｒ１５の主電極に接続されて
いる。ライン１３は、ＶＳＳシールド１の直下に配置さ
れ、トランジスタＴｒ１２の主電極に接続されている。
図９（ｂ）の領域５は、ワードライン１５を有してい
る。ワードライン１５は、ＶＳＳシールド２１の直下に
配置され、プラグ９と配線１２を介してトランジスタＴ
ｒ１２と１５のそれぞれの制御電極に接続されている。
このように配置することにより、ライン１３とシールド
１の間と、ライン１４とシールド２の間と、ライン１５
とシールド２１の間に、それぞれコンデンサーが形成さ
れる。電磁波で生じた電流がライン１３、１４、１５で
生じても、トランジスターＴｒ１１乃至１６を流れず
に、コンデンサーを介してシールド１、２、２１に流れ
込むので、トランジスターＴｒ１１乃至１６が誤動作す
ることはない。なお、シールド１、２と２１は一点鎖線
と二点鎖線で示すようにより広い範囲を覆うことにより
一層効果的である。

【００２９】（実施例２の変形例１）図１１（ａ）は、
本発明の実施例２の変形例１に係る半導体メモリー装置
のメガセル部の上面図である。図１１（ｂ）は、図１１
（ａ）のI−I方向の断面図である。図１０（ａ）に対し
て変形している点は、ＶＳＳシールド２１を省いた点
と、新たな電源ライン１０と１１を設けた点である。な
お、シールド１と２をライン１５の下から上に移動した
が、この上下どちらにするかの選択は、外部からの電磁
波に起因する電流の除去を主目的とする場合は上に設置
すればよく、内部の電磁波に起因しライン１３、１４を
流れる電流の除去を主目的とする場合は下に設置すれば
よい。この変更により、配線層は１層減らすことがで
き、シールド１とライン１３、１１、１５の間のコンデ
ンサーと、シールド２とライン１４、１０、１５の間の
コンデンサーを形成することができる。

【００３０】（実施例２の変形例２）図１２（ａ）は、
本発明の実施例２の変形例２に係る半導体メモリー装置
のメガセル部の上面図である。図１２（ｂ）は、図１２
（ａ）のI−I方向の断面図である。変形例２は変形例１
をさらに変形している。シールド１とライン１０をプラ
グ９で接続し、シールド２とライン１１をプラグ９で接
続している。これらのことにより、電磁波によって生じ
る電流の経路の抵抗成分を小さくすることができる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
メガセル内外で発生する電磁波のシールドが可能な半導
体装置を提供できる。

【００３２】また、本発明によれば、メガセル内外で発
生する電磁波のシールドが可能なメモリー装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置の上面図と
断面図で、メガセルに対するシールド構造を説明するた
めの図である。

【図２】本発明の実施例１に係る半導体装置のメガセル
部の断面図である。

【図３】本発明の実施例１に係る半導体装置のメガセル
内部の上面図と断面図である。

【図４】本発明の実施例１の変形例１と２に係る半導体
装置のメガセル部の上面図である。

【図５】本発明の実施例１の変形例３と４に係る半導体
装置のメガセル部の上面図である。

【図６】本発明の実施例１の変形例５に係る半導体装置
のメガセル部の上面図と断面図である。

【図７】本発明の実施例１の変形例６に係る半導体装置
のメガセル部の上面図と断面図である。

【図８】本発明の実施例１の変形例７に係る半導体装置
のメガセル部の上面図と断面図である。

【図９】本発明の実施例２に係るメモリー装置のメガセ
ル部の上面図と断面図である。

【図１０】本発明の実施例２に係るメモリー装置のメガ
セル内部の上面図と断面図である。

【図１１】本発明の実施例２の変形例１に係るメモリー
装置のメガセル部の上面図と断面図である。

【図１２】本発明の実施例２の変形例２に係るメモリー
装置のメガセル部の上面図と断面図である。

【図１３】メガセルに対する従来のシールド構造を説明
するための図である。

【符号の説明】

１、２１、２３ＶＳＳシールド２、２２ＶＤＤシールド３ＶＳＳ電源リング４ＶＤＤ電源リング５メガセルの第２層目の配線の領域６メガセルの第１層目の配線の領域７層間絶縁膜８半導体基板９プラグ１０ＶＳＳ電源ライン１１ＶＤＤ電源ライン１２電源リングに接続する配線の領域１３ビット線（ポジ、５Ｖ）１４ビット線（ネガ、０Ｖ）１５ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中豊神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者河内正治神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内Ｆターム(参考） 5F033 UU04 VV03 VV10 VV16 XX23 5F038 BH10 BH19 BH20 CA05 CD02 CD05 CD14 DF05 EZ20 5F083 GA12 KA15 KA16 LA17 LA18

Claims

【特許請求の範囲】

【請求項１】トランジスタが表面に設けられた半導体
基板と、前記基板上に配置された絶縁体と、前記絶縁体中に配置され、前記トランジスタに接続し、
第１の電位に設定される第１の導電体と、前記絶縁体中に配置され、前記トランジスタに接続し、
前記第１の電位より高い第２の電位に設定される第２の
導電体と、前記絶縁体中の前記第１の導電体の上方の近傍に離れて
配置され、前記第２の電位に設定される第３の導電体
と、前記絶縁体中の前記第２の導電体の上方の近傍に離れて
配置され、前記第１の電位に設定される第４の導電体と
を有することを特徴とする半導体装置。
【請求項２】前記絶縁体中に配置され、前記第１の導
電体及び前記第４の導電体と接続し、前記第１の電位に
設定されるリング状の第５の導電体と、前記絶縁体中に配置され、前記第２の導電体及び前記第
３の導電体と接続し、前記第２の電位に設定されるリン
グ状の第６の導電体とを有することを特徴とする請求項
１の記載の半導体装置。
【請求項３】トランジスタが表面に設けられた半導体
基板と、前記基板上に配置された絶縁体と、前記絶縁体中に配置され、前記トランジスタに接続し、
第１の電位に設定される第１のビット線と、前記絶縁体中に配置され、前記トランジスタに接続し、
前記第１の電位より高い第２の電位に設定される第２の
ビット線と、前記絶縁体中の前記第１のビット線の上方の近傍に離れ
て配置され、前記第２の電位に設定される第１の導電体
と、前記絶縁体中の前記第２のビット線の上方の近傍に離れ
て配置され、前記第１の電位に設定される第２の導電体
と、前記絶縁体中に配置され、前記トランジスターに接続す
るワード線と、前記絶縁体中の前記ワード線の上方の近傍に離れて配置
され、前記第１の電位又は第２の電位に設定される第３
の導電体とを有することを特徴とする半導体メモリ装
置。