KR20080045278A - 커패시터 구조 - Google Patents

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Abstract

커패시터 구조는 다수의 커패시터들을 위한 제 1 단자로서 제공되는 제 1 월(wall)을 포함한다. 커패시터 구조는 또한 각각 커패시터들 중 서로 다른 하나를 위한 제 2 단자로서 제공되는 다수의 제 2 월들을 포함한다. 몇몇 경우들에서, 제 1 월은 공통 영역으로부터 연장하는 다수의 제 1 핑거 영역들을 포함하며, 하나 또는 그 이상의 제 1 핑거 영역들은 서로 다른 제 2 월들 사이에 적어도 부분적으로 위치된다.

Description

커패시터 구조{CAPACITOR STRUCTURE}
본 출원은 2005년 9월 12일에 제출된 "선형 커패시터 뱅크의 레이아웃"이라는 명칭의 미국 임시 출원 번호 60/716,485의 우선권을 청구하며, 본 출원의 양수인에게 양수되고 본 명세서에서 참조로서 통합된다.
본 발명은 일반적으로 집적 회로 소자들에 관한 것이며, 특히 커패시터들에 관한 것이다.
다양한 전자 애플리케이션들은 각각 제 1 단자 및 제 2 단자를 가지는 다수의 커패시터들을 구비한 커패시터 구조를 사용한다. 커패시터 구조는 또한 제 1 단자들 각각에서의 전위가 거의 동일하도록 제 1 단자들의 각각에 접속된 공통 라인을 포함한다. 커패시터 구조는 또한 제 2 단자들 각각에서의 전위가 서로 다를 수 있도록 제 2 단자들의 서로 다른 단자에 각각 접속된 다수의 커패시터 라인들을 포함한다. 집적 회로들에서, 상기 커패시터 구조는 수직 평행판 커패시터들을 사용하여 구현될 수 있다. 그러나, 수직 평행판 커패시터들을 사용하여 커패시터 구조를 형성함으로써 기생 커패시턴스(parasitic capacitance)의 바람직하지 않게 높은 레벨을 발생할 수 있다. 결과적으로, 커패시터 구조를 구현하기 위한 수직 평판 기술의 사용과 관련하여 기생 커패시턴스의 감소가 요구된다.
커패시터 구조는 다수의 커패시터들을 위한 제 1 단자로서 제공되는 제 1 월(wall)을 포함한다. 커패시터 구조는 또한 다수의 제 2 월들을 포함한다. 각각의 제 2 월은 커패시터들 중 서로 다른 하나를 위한 제 2 단자로서 제공된다.
커패시터 구조의 일 실시예는 다수의 커패시터들을 위한 제 1 단자로서 제공되는 제 1 월을 포함한다. 제 1 월은 공통 영역으로부터 연장하는 다수의 제 1 핑거 영역들을 갖는다. 커패시터 구조는 또한 각각 커패시터들의 서로 다른 하나에 대하여 제 2 단자로서 제공되는 다수의 제 2 월들을 포함한다. 제 2 월들은 각각 공통 영역으로부터 연장하는 다수의 제 2 핑거 영역들을 포함한다. 제 2 핑거 영역들은 제 1 핑거 영역들에 실질적으로 평행하며, 하나 또는 그 이상의 제 1 핑거 영역들이 서로 다른 제 2 월들로부터의 제 2 핑거 영역들 사이에 적어도 부분적으로 위치되도록 배치된다. 제 1 월 및 제 2 월들은 기판에 수직한다.
도 1은 다양한 전자 애플리케이션들에서 사용되는 회로에 대한 개략도이다.
도 2 내지 도 4는 도 1에 도시된 회로를 실행하는 커패시터 구조를 도시한다. 도 2는 커패시터 구조의 상부도이다. 커패시터 구조는 다수의 커패시터들에 대하여 제 1 단자로서 제공되는 제 1 월을 포함한다. 커패시터 구조는 또한 각각 상기 커패시터들 중 서로 다른 하나에 대하여 제 2 단자로서 제공되는 복수의 제 2 월들을 포함한다.
도 3은 도 2에서 A라 표시된 라인을 따라 선택된 도 2의 커패시터 구조의 횡 단면도이다.
도 4는 도 2에서 B라 표시된 화살표 방향에서 선택된 도 2의 커패시터 구조의 측면도이다.
도 5 내지 7은 도 1에 도시된 회로를 실행하는 커패시터 구조의 또다른 실시예를 도시한다. 도 5는 커패시터 구조의 상부도이다.
도 6은 도 5에서 A라 표시된 라인을 따라 선택된 도 5의 커패시터 구조의 횡단면도이다.
도 7는 도 5에서 B라 표시된 화살표 방향에서 선택된 도 5의 커패시터 구조의 측면도이다.
도 8은 커패시터 구조에서 사용하기에 적합한 월의 측면도이다.
도 9는 커패시터 구조에서 사용하기에 적합한 월의 또다른 실시예의 측면도이다.
커패시터 구조는 다수의 커패시터들에 공통인 제 1 단자를 포함한다. 커패시터 구조는 또한 다수의 제 2 단자들을 포함한다. 제 2 단자들의 각각은 커패시터들 중 하나에 포함된다. 커패시터들은 각각 수직 평행판 커패시터가 될 수 있다. 따라서, 제 1 단자는 제 1 월을 포함하거나, 이로 구성될 수 있고, 제 2 단자는 제 2 월을 포함하거나 이로 구성될 수 있다. 제 1 단자가 제 1 단자르 포함하는 각각의 커패시터 대신에 커패시터들의 각각에 공통이기 때문에, 제 1 단자들의 공통 표면 영역은 감소된다. 제 1 단자들의 표면 영역을 감소시킴으로써 커패시터 구조의 기생 커패시턴스(capacitance)가 감소된다. 결과적으로, 커패시터 구조는 감소된 기생 커패시티(capacity)를 갖는다.
도 1은 다양한 전자 애플리케이션들에서 사용되는 회로에 대한 개략도이다. 회로는 각각 제 1 단자(12) 및 제 2 단자(14)를 포함하는 다수의 커패시터들(10)을 포함한다. 제 1 단자들(12)은 각각 공통 라인(16)과 전기적 통신하여 제 1 단자들(12)의 각각에서의 전위가 동일하도록 한다. 제 2 단자들(4)은 각각 서로 다른 커패시터 라인(180)에 접속되어 제 2 단자들(14)의 각각에서의 전위가 서로 다를 수 있도록 한다.
도 2 내지 도 4는 도 1에 도시된 회로를 실행하는 커패시터 구조를 도시한다. 도 2는 커패시터 구조의 상부도이다. 도 3은 A라 표시된 라인을 따라 선택된 도 2의 커패시터 구조의 횡단면도이다. 도 4는 B라 표시된 화살표 방향에서 선택된 도 2의 커패시터 구조의 측면도이다.
커패시터 구조는 전기적으로 전도성이고, 도 1에 도시된 커패시터들(10)의 각각에 대하여 제 1 단자(12)로서 제공되는 제 1 월(22)을 포함한다. 커패시터 구조는 또한 전기적으로 전도성인 다수의 제 2 월들(24)을 포함한다. 제 2 월들(24)의 각각은 도 1에 도시된 커패시터들(10) 중 하나에 대하여 제 2 단자(14)로서 제공된다. 산화물과 같은 절연체(26)는 제 1 월(22) 및 제 2 월들(24) 사이에 위치된다. 따라서, 제 2 월(24), 제 1 월(22)의 연관된 부분 및 연관된 절연체(26)는 도 1에 도시된 커패시터들(10) 중 하나로서 제공된다. 제 1 월(22)이 커패시터들 각각에 공통이기 때문에, 제 1 월(22)은 도 1의 회로 내에서 공통 라인(16)으로 제 공될 수 있다. 또한 제 2 월들(24)은 서로 이격되기 때문에, 각각의 제 2 월(24)은 도 1의 회로 내에서 커패시터 라인(18)으로 제공될 수 있다.
제 1 월(22) 및 제 2 월(24)은 기판(28) 상에 위치된다. 월들은 기판(28)에 실질적으로 수직할 수 있다. 따라서, 월들은 기판에 대하여 실질적으로 수직한다. 결과적으로, 커패시터들은 수직하는 평행판 커패시터들이 될 수 있다. 적절한 기판(28)은 하나 또는 그 이상의 물질의 층들을 포함할 수 있다. 제 1 월(22) 및 제 2 월들(24)이 기판(28) 상에 직접 위치되는 것으로 도시되기 때문에, 추가의 물질들은 제 1 월(22)과 기판(28) 사이 및/또는 제 2 월들(24)과 기판(28) 사이에 위치될 수 있다. 예를 들어, 도 3 및 도 4는 기판(28)과 제 1 월(22) 사이 및 기판(28)과 제 2 월(24) 사이에 위치된 산화물층(29)을 도시한다.
제 1 월(22)은 제 1 공통 영역(30) 및 제 1 공통 영역(30)으로부터 연장하는 다수의 제 1 핑거 영역들(32)을 포함한다. 제 1 핑거 영역들(32)은 제 2 월들(24)과 실질적으로 평행한다. 제 2 월들(24)의 각각은 제 1 핑거 영역들(32) 사이에 적어도 부분적으로 위치되고, 제 1 핑거 영역들(32) 중 적어도 몇몇은 제 2 월들(24) 사이에 적어도 부분적으로 위치된다. 따라서, 제 1 핑거 영역들(32) 및 제 2 월들(24)은 도 3에 도시된 횡단면도로부터 명백한 것과 같이 제 2 월들(24)과 교번되는 제 1 핑거 영역들(32)과 함께 로우, 스택 또는 컬럼으로 배치된다. 제 1 핑거 영역들(32) 및 제 2 월들(24)의 도시된 배치에 대한 대안으로서, 제 1 핑거 영역들(32) 및 제 2 월들(24)은 제 2 월들(24) 중 몇몇이 제 1 핑거 영역들(32) 사이에 적어도 부분적으로 위치되고 제 1 핑거 영역들(32) 각각 또는 제 1 핑거 영역 들(32) 중 적어도 몇몇이 제 2 월들(24) 사이에 적어도 부분적으로 위치되도록 배치될 수 있다.
제 1 핑거 영역들(32) 중 적어도 하나는 서로 다른 제 2 월들(24) 사이에 위치된다. 예를 들어, F로 표시된 제 1 핑거 영역(32)은 2개의 서로 다른 제 2 월들(24) 사이에 위치된다. 하나 이상의 제 1 핑거 영역(32) 중 어느 것도 인접하는 제 2 월들(24) 사이에 위치되지 않으며, 상기 경우에 제 2 월들(24)의 인접하는 쌍은 어떤 다른 제 2 월들(24)도 제 2 월들(24)의 인접하는 쌍 내에 포함된 제 2 월들(24) 사이에 위치되지 않도록 배치된 제 2 월들(24)의 쌍이다.
하나 또는 그 이상의 제 2 월들의 적어도 일부분은 제 1 공통 영역 및 2개의 제 1 핑거 영역에 의해 한정되는 포켓 내에서 수용된다. 제 1 공통 영역과 제 2 월 사이의 최단 거리는 제 2 월 및 가장 인접한 제 1 핑거 영역 사이의 최단 거리 보다 크거나 같을 수 있다. 부가적으로 또는 선택적으로, 제 1 핑거 영역들(32)이 인접하는 제 2 월들(24) 사이에 위치되면, 제 1 핑거 영역 및 제 2 월들의 각각 사이의 최단 거리는 동일하거나 서로 다를 수 있다.
도 5 내지 도 7은 도 1에 도시된 회로를 실행하는 커패시터 구조의 또다른 실시예를 도시한다. 도 5는 커패시터 구조의 상부도이다. 도 6은 A라 표시된 라인을 따라 선택된 도 5의 커패시터 구조의 횡단면도이다. 도 7는 B라 표시된 화살표 방향에서 선택된 도 5의 커패시터 구조의 측면도이다.
커패시터 구조는 전기적으로 전도성이고, 도 1에 도시된 커패시터들(10)의 각각에 대하여 제 1 단자(12)로서 제공되는 제 1 월(22)을 포함한다. 커패시터 구 조는 또한 전기적으로 전도성인 다수의 제 2 월들(24)을 포함한다. 제 2 월들(24)의 각각은 도 1에 도시된 커패시터들(10) 중 하나에 대하여 제 2 단자(14)로서 제공된다. 산화물과 같은 절연체(26)는 제 1 월(22) 및 제 2 월들(24) 사이에 위치된다. 따라서, 제 2 월(24), 제 1 월(22)의 연관된 부분 및 연관된 절연체(26)는 도 1에 도시된 커패시터들(10) 중 하나로서 제공된다. 제 1 월(22)이 커패시터들 각각에 공통이기 때문에, 제 1 월(22)은 커패시터들의 각각에 대하여 제 1 단자로서 제공되는데 부가하여 도 1의 회로 내에서 공통 라인(16)으로 제공될 수 있다. 또한 제 2 월들(24)은 서로 이격되기 때문에, 각각의 제 2 월(24)은 도 1의 회로 내에서 커패시터 라인(18)으로 제공될 수 있다.
제 1 월(22) 및 제 2 월(24)은 기판(28) 상에 위치된다. 월들은 기판(28)에 실질적으로 수직할 수 있다. 따라서, 월들은 기판에 대하여 실질적으로 수직한다. 결과적으로, 커패시터들은 수직하는 평행판 커패시터들이 될 수 있다. 적절한 기판(28)은 하나 또는 그 이상의 물질의 층들을 포함할 수 있다. 제 1 월(22) 및 제 2 월들(24)이 기판(28) 상에 직접 위치되는 것으로 도시되기 때문에, 추가의 물질들은 제 1 월(22)과 기판(28) 사이 및/또는 제 2 월들(24)과 기판(28) 사이에 위치될 수 있다. 예를 들어, 도 6 및 도 7은 기판(28)과 제 1 월(22) 사이 및 기판(28)과 제 2 월(24) 사이에 위치된 산화물층(29)을 도시한다.
제 1 월(22)은 제 1 공통 영역(30) 및 제 1 공통 영역(30)으로부터 연장하는 다수의 제 1 핑거 영역들(32)을 포함한다. 제 2 월(24)은 제 2 공통 영역(34) 및 제 2 공통 영역(34)으로부터 연장하는 다수의 제 2 핑거 영역들(36)을 포함한다. 제 1 핑거 영역들(32)은 제 2 핑거 영역들(36)과 실질적으로 평행한다. 제 2 핑거 영역들(36)의 각각은 제 1 핑거 영역들(32) 사이에 적어도 부분적으로 위치되고, 제 1 핑거 영역들(32) 중 적어도 몇몇은 제 2 핑거 영역들(36) 사이에 적어도 부분적으로 위치된다. 따라서, 제 1 핑거 영역들(32) 및 제 2 핑거 영역들(36)은 도 6에 도시된 횡단면도로부터 명백한 것과 같이 제 2 핑거 영역들(32)과 교번되는 제 1 핑거 영역들(32)과 함께 로우, 스택 또는 컬럼으로 배치된다. 상기 배치에서, 커패시터 구조 내의 제 1 핑거 영역들(32)의 개수는 제 2 핑거 영역들(36)의 개수에 1을 더한 것과 동일할 수 있다. 제 1 핑거 영역들(32) 및 제 2 월들(24)의 도시된 배치에 대한 대안으로서, 제 1 핑거 영역들(32) 및 제 2 월들(24)은 제 2 월들(24) 중 몇몇이 제 1 핑거 영역들(32) 사이에 적어도 부분적으로 위치되고 제 1 핑거 영역들(32) 각각 또는 제 1 핑거 영역들(32) 중 적어도 몇몇이 제 2 월들(24) 사이에 적어도 부분적으로 위치되도록 배치될 수 있다. 따라서, 커패시터 구조 내에서 제 2 핑거 영역들(36)의 개수는 제 1 핑거 영역들(32)의 개수에 1을 더한 것과 동일할 수 있다.
제 1 핑거 영역들(32) 중 적어도 하나는 서로 다른 제 2 월들(24)로부터의 제 2 핑거 영역들(36) 사이에 위치된다. 예를 들어, F로 표시된 제 1 핑거 영역(32)은 서로 다른 제 2 월들(24)로부터의 제 2 핑거 영역들(36) 사이에 위치된다. 또한, 하나 이상의 제 1 핑거 영역(32) 중 어느 것도 서로 다른 제 2 월들(24)로부터의 인접하는 제 2 핑거 영역들(36) 사이에 위치되지 않으며, 상기 경우에 제 2 핑거 영역들(36)의 인접하는 쌍은 어떤 다른 제 2 핑거 영역들(36)도 제 2 핑거 영역들(36)의 인접하는 쌍 내에 포함된 제 2 핑거 영역들(36) 사이에 위치되지 않도록 배치된 제 2 핑거 영역들(36)의 쌍이다.
제 2 핑거 영역들 중 적어도 하나의 적어도 일부분은 제 1 공통 영역 및 2개의 제 1 핑거 영역들에 의해 한정되는 포켓 내에서 수용된다. 제 1 공통 영역과 제 2 핑거 영역 사이의 최단 거리는 제 2 핑거 영역 및 가장 인접한 제 1 핑거 영역 사이의 최단 거리 보다 크거나 같을 수 있다. 제 1 핑거 영역들(32)이 인접하는 제 2 핑거 영역들 사이에 위치되면, 제 1 핑거 영역 및 제 2 핑거 영역들 사이의 최단 거리는 동일하거나 서로 다를 수 있다.
도 2 내지 도 7에 도시된 제 1 월들(22) 및 제 2 월들(24)은 연속하는 전기적으로 전도성의 매체로 구성되는 것으로 도시된다. 도 8은 도 2 내지 도 7에 도시된 제 1 월들(22) 및/또는 제 2 월들(24)의 구성에 대한 대안인 구성을 가지는 월의 측면도이다. 월은 전기적으로 전도성의 매체(40)로 구성된 다수의 전도층들을 포함한다. 비아들(42)은 전도층들 사이에서 전기적인 통신을 제공한다. 단일 비아(42)는 도 8에 도시된 것과 같이 인접하는 전도 층들 사이에 위치될 수 있다. 선택적으로, 다수의 비아들(42)은 도 9에 도시된 것과 같이 인접하는 전도층들 사이에 위치될 수 있다. 비아들(42) 사이의 간섭 물질(44)은 절연체와 동일할 수 있다.
적절한 전도성 매체는 구리 또는 알루미늄과 같은 전기적으로 전도성의 물질들을 포함하지만 이에 제한되지 않는다. 절절한 절연체는 산화물을 포함하지만 이에 제한되지 않는다.
커패시터 구조는 종래의 집적 회로 제작 기술들을 사용하여 생성될 수 있다.
회로 및 커패시터 구조들이 3개의 커패시터들을 포함하는 것으로 앞서 도시되었지만, 회로 및 커패시터 구조들은 추가의 커패시터들 또는 더 적은 커패시터들을 포함하도록 스케일링될 수 있다. 예를 들어, 회로 및 커패시터 구조들은 2개 미만의 커패시터들 또는 3개 이상의 커패시터들을 포함할 수 있다. 부가적으로 또는 선택적으로, 커패시터 구조 내의 서로 다른 커패시터들은 서로 다를 수 있다. 예를 들어, 서로 다른 커패시터들은 서로 다른 개수의 제 2 핑거 영역들을 가질 수 있다. 일 예로서, 커패시터 구조 내의 서로 다른 제 2 공통 영역들은 서로 다른 개수의 제 2 핑거 영역들에 접속될 수 있다.
제 1 월 및 제 2 월의 핑거 영역들이 공통 영역의 단일 측면으로부터 연장하는 것으로 앞서 도시되었지만, 제 1 월 및/또는 제 2 월은 공통 월의 서로 다른 츨면들로부터 연장하는 핑거 영역들을 가질 수 있다.
절연체가 제 1 월 및 제 2 월들 사이에만 위치되는 것으로 도시되었지만, 절연체는 커패시터 구조 내의 다른 위치들에 위치될 수 있다. 예를 들어, 절연체는 커패시터 구조의 하나 또는 그 이상의 월들 외부에 위치될 수 있다.
개시된 실시예의 전술된 설명은 당업자가 본 발명을 구현하고 이용하기에 용이하도록 하기 위하여 제공되었다. 이들 실시예에 대한 여러 가지 변형은 당업자에게 자명하며, 여기서 한정된 포괄적인 원리는 본 발명의 사용 없이도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 설명된 실시예에 한정되는 것이 아니며, 여기에 개시된 원리 및 신규한 특징에 나타낸 가장 넓은 범위에 따른다.

Claims (17)

  1. 커패시터 구조로서,
    다수의 커패시터들에 공통인 제 1 단자로서 제공되도록 구성된 제 1 월(wall);
    각각 상기 커패시터들 중 서로 다른 하나에 대하여 제 2 단자로서 제공되도록 구성된 다수의 제 2 월들을 포함하는 커패시터 구조.
  2. 제 1항에 있어서,
    상기 제 1 월은 기판에 대하여 실질적으로 수직으로 위치하고, 상기 제 2 월들은 상기 기판에 대하여 실질적으로 수직으로 위치하는 것을 특징으로 하는 커패시터 구조.
  3. 제 1항에 있어서,
    상기 제 1 월의 적어도 하나의 위치는 상기 제 2 월들 중 제 1 월과 상기 제 2 월들 중 제 2 월 사이에 위치되고, 상기 제 2 월들 중 제 1 월은 상기 제 2 월들 중 제 2 월과 서로 다른 것을 특징으로 하는 커패시터 구조.
  4. 제 1항에 있어서,
    상기 제 1 월은 다수의 제 1 전도층들 및 상기 제 1 전도층들 사이에서 전기 적인 통신을 제공하기 위한 하나 또는 그 이상의 비아들을 포함하고,
    상기 제 2 월은 다수의 제 2 전도층들 및 상기 제 2 전도층들 사이에서 전기적인 통신을 제공하기 위한 하나 또는 그 이상의 비아들을 포함하는 것을 특징으로 하는 커패시터 구조.
  5. 제 1항에 있어서,
    상기 제 1 월은 제 1 공통 영역으로부터 연장하는 다수의 제 1 핑거 영역들을 포함하고, 상기 다수의 제 1 핑거 영역들 중 적어도 하나는 상기 제 2 월들 중 제 1 월과 상기 제 2 월들 중 제 2 월 사이에 적어도 부분적으로 위치되며, 상기 제 2 월들 중 제 1 월은 상기 제 2 월들 중 제 2 월과 서로 다른 것을 특징으로 하는 커패시터 구조.
  6. 제 1항에 있어서,
    상기 제 1 월은 제 1 공통 영역으로부터 연장하는 다수의 제 1 핑거 영역들을 포함하고, 상기 제 2 월은 제 2 공통 영역으로부터 연장하는 다수의 제 2 핑거 영역들을 포함하며, 상기 제 1 핑거 영역들 중 하나 또는 그 이상은 상기 제 2 월들 중 제 1 월로부터의 제 2 핑거 영역 및 상기 제 2 월들 중 제 2 월로부터의 제 2 핑거 영역 사이에 적어도 부분적으로 위치되며, 상기 제 2 월들 중 제 1 월은 상기 제 2 월들 중 제 2 월과 서로 다른 것을 특징으로 하는 커패시터 구조.
  7. 제 6항에 있어서,
    상기 제 1 핑거 영역들의 개수는 상기 제 2 핑거 영역들의 개수보다 하나 더 많은 것을 특징으로 하는 커패시터 구조.
  8. 제 6항에 있어서,
    상기 제 1 핑거 영역들은 상기 제 2 핑거 영역들과 실질적으로 평행하는 것을 특징으로 하는 커패시터 구조.
  9. 제 6항에 있어서,
    상기 하나 이상의 제 1 핑거 영역들 중 어느 것도 상기 제 2 핑거 영역들의 임의의 인접하는 쌍 사이에 위치되지 않고, 상기 제 2 핑거 영역들의 각각의 인접하는 쌍은 어떤 다른 제 2 핑거 영역도 상기 제 2 핑거 영역들의 인접하는 쌍 내에 포함된 상기 제 2 핑거 영역들 사이에 위치되지 않도록 배치되는 것을 특징으로 하는 커패시터 구조.
  10. 제 9항에 있어서,
    상기 제 1 핑거 영역들은 상기 제 2 핑거 영역들과 교번하는 것을 특징으로 하는 커패시터 구조.
  11. 제 1항에 있어서,
    적어도 하나의 제 2 월의 적어도 하나의 위치는 상기 제 1 공통 영역 및 2개의 제 1 핑거 영역들에 의해 한정되는 포켓(pocket) 내에 수용되는 것을 특징으로 하는 커패시터 구조.
  12. 커패시터 구조로서,
    다수의 커패시터들에 대하여 제 1 단자로서 제공되고, 기판에 수직하며, 공통 영역으로부터 연장하는 다수의 제 1 핑거 영역들을 가지는 제 1 월; 및
    각각 상기 커패시터들 중 서로 다른 하나에 대하여 제 2 단자로서 제공되고, 각각 상기 기판에 수직하며, 각각 상기 공통 영역으로부터 연장하는 다수의 제 2 핑거 영역들을 가지는 다수의 제 2 월들을 포함하며,
    상기 제 2 핑거 영역들은 상기 제 1 핑거 영역들과 실질적으로 평행하고, 하나 또는 그 이상의 제 1 핑거 영역들이 상기 제 2 월들 중 제 1 월로부터의 제 2 핑거 영역과 상기 제 2 월들 중 제 2 월로부터의 제 2 핑거 영역 사이에 적어도 부분적으로 위치되도록 배치되며, 상기 제 2 월들 중 제 1 월은 상기 제 2 월들 중 제 2 월과 서로 다른 커패시터 구조.
  13. 제 12항에 있어서,
    상기 제 1 핑거 영역들 및 제 2 핑거 영역들은 상기 제 1 핑거 영역들이 상기 제 2 핑거 영역들과 교번하고 어떤 하나 이상의 제 1 핑거 영역도 제 2 핑거 영역들의 임의의 인접하는 쌍 사이에 위치되지 않도록 배치되며, 제 2 핑거 영역들의 각각의 인접하는 쌍은 어떤 다른 제 2 핑거 영역들도 상기 제 2 핑거 영역들의 인접하는 쌍 내에 포함된 제 2 핑거 영역들 사이에 위치되지 않도록 배치되는 것을 특징으로 하는 커패시터 구조.
  14. 다수의 커패시터들에 공통인 제 1 단자를 제공하기 위한 제 1 월 수단; 및
    상기 커패시터들 중 서로 다른 하나에 대하여 제 2 단자들을 제공하기 위한 다수의 제 2 월 수단들을 포함하는 커패시터 구조.
  15. 제 14항에 있어서,
    상기 제 1 월 수단은 기판에 대하여 실질적으로 수직으로 위치하고, 상기 제 2 월 수단들은 상기 기판에 대하여 실질적으로 수직으로 위치하는 것을 특징으로 하는 커패시터 구조.
  16. 제 14항에 있어서,
    상기 제 1 월 수단의 적어도 하나의 위치는 상기 제 2 월 수단들 중 제 1 월 수단과 상기 제 2 월 수단들 중 제 2 월 수단 사이에 위치되고, 상기 제 2 월 수단들 중 제 1 월 수단은 상기 제 2 월 수단들 중 제 2 월 수단과 서로 다른 것을 특징으로 하는 커패시터 구조.
  17. 제 14항에 있어서,
    상기 제 1 월 수단은 전도를 위한 다수의 제 1 전도층 수단들 및 상기 제 1 전도층 수단들 사이에서 전기적인 통신을 제공하기 위한 하나 또는 그 이상의 비아 수단들을 포함하고,
    상기 제 2 월 수단들은 전도를 위한 다수의 제 2 전도층 수단들 및 상기 제 2 전도층 수단들 사이에서 전기적인 통신을 제공하기 위한 하나 또는 그 이상의 비아 수단들을 포함하는 것을 특징으로 하는 커패시터 구조.
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