WO2004070832A1 - 半導体集積回路装置 - Google Patents

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WO2004070832A1
WO2004070832A1 PCT/JP2003/008884 JP0308884W WO2004070832A1 WO 2004070832 A1 WO2004070832 A1 WO 2004070832A1 JP 0308884 W JP0308884 W JP 0308884W WO 2004070832 A1 WO2004070832 A1 WO 2004070832A1
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integrated circuit
wiring
shield wiring
shield
semiconductor integrated
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PCT/JP2003/008884
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Rie Itoh
Noriaki Matsuno
Masato Tsunoda
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor integrated circuit device, such as an IC card, which is required to have high security and includes means for preventing physical modification.
  • a MOS transistor 202 is formed on a semiconductor substrate 201, and a first insulating film 203 covering the MOS transistor 202 is formed on the MOS transistor 202.
  • a first LSI wiring 204 and a second LSI wiring 205 are formed, and on the first insulating film 203, a second insulating film 206 is formed.
  • the semiconductor substrate 201, the MOS transistor 202, the first insulating film 203, the first LSI wiring 204, the second LSI wiring 205, and the second insulating film 206 are referred to as an LSI function unit 207.
  • a lower shield wiring 211, a third insulating film 212, An upper-layer shield wiring 213 and a fourth insulating film 214 are sequentially formed, and these lower-layer shield wiring 211, a third insulating film 212, an upper-layer shield wiring 213, and a fourth insulating film 214 are formed as an LSI.
  • the shield wiring layer 215 is formed.
  • WO 00Z28399 pamphlet 1 discloses a method of providing a function for detecting a modification to a shield wiring layer in an LSI and, when the modification is detected, a method of keeping the modified LSI in a safe state. ing.
  • the potentials of the lower shield wiring 21 1 and the upper shield wiring 2 13 are fixed at a predetermined voltage level while the LSI operates. At this time, a parasitic capacitance is generated between each of the shield wirings 211, 213 and each of the LSI wirings 204, 205, so that signal propagation is delayed.
  • the shield wirings 211, 213 are formed in parallel with each other, that is, in the same direction, so that the LSI wiring is shielded like the second LSI wiring 205.
  • the parasitic capacitance is increased when the wiring is arranged in a direction parallel to the wirings 211 and 213.
  • the wiring is arranged in a direction perpendicular to the first 31 wiring 204, Become smaller.
  • the signal delay time becomes unbalanced depending on the wiring arrangement direction (laying direction) of each of the LSI wirings 204 and 205, and the layout design becomes extremely difficult.
  • the wiring using the FIB device can be easily modified.
  • a first semiconductor integrated circuit device includes an integrated circuit and a shield wiring layer formed on the integrated circuit and preventing physical modification of the integrated circuit.
  • the shield wiring layer includes a lower shield wiring and an upper shield wiring formed on the lower shield wiring, and the layout directions of the lower shield wiring and the upper shield wiring cross each other.
  • the wiring directions (laying directions) of the lower shield wiring and the upper shield wiring cross each other. Therefore, the parasitic capacitance generated in the wiring (LSI wiring) of the integrated circuit is averaged, and the layout design becomes easier.
  • a second semiconductor integrated circuit device includes an integrated circuit, and a shield wiring formed on the integrated circuit to prevent physical modification of the integrated circuit.
  • the arrangement directions of the wirings obliquely cross each other.
  • the second semiconductor integrated circuit device since the layout directions of the shield wiring and the wiring in the integrated circuit obliquely intersect each other, the positional relationship between the shield wiring and the wiring in the integrated circuit is complicated. Therefore, when the wiring is modified, a lot of man-hours are required for the analysis of the shielded wiring layer, and as a result, the physical modification to the wiring becomes more difficult.
  • the first semiconductor integrated circuit device includes a plurality of lower shield wirings and a plurality of upper shield wirings, and at least two of the plurality of lower shield wirings or the plurality of upper shield wirings are electrically connected to each other. It is preferable to further include a switching circuit that can change the connection destination. In this way, even if a physical analysis is performed on the shield wiring layer, it is impossible to determine how the shield wiring layer is actually connected, and security is significantly improved. To improve.
  • the second semiconductor integrated circuit device includes a plurality of shielded wires, and further includes a switching circuit that electrically connects at least two of the plurality of shielded wires and can change the connection destination. Is preferred.
  • the first or second semiconductor integrated circuit device includes a switching circuit
  • a plurality of the switching circuits are provided, and the plurality of switching circuits are provided on the integrated circuit so that the intervals between them are irregular. Is preferred. This makes physical analysis of shielded wiring more difficult.
  • At least one of the lower shield wiring and the upper shield wiring preferably has a connection portion connected to a power supply line, a ground line, or a signal line for controlling the integrated circuit. .
  • connection parts are provided on at least one of the lower shield wiring and the upper shield wiring, and the plurality of connection parts are provided on the integrated circuit so that the intervals between them are irregular. Is preferred.
  • the connection portion is connected again after the shield wiring layer is completely peeled off, the analysis and processing time of the connection portion increases, so that many man-hours are required to modify the wiring. Security is improved.
  • At least one of the lower shield wiring and the upper shield wiring should be formed with a plurality of dummy vias arranged irregularly without being electrically connected to the signal lines. preferable. In this way, layout observation
  • the shield wiring has a connection portion connected to a power supply line, a ground line, or a signal line for controlling the integrated circuit.
  • a plurality of connection portions are provided on the shield wiring, and the plurality of connection portions are provided on the integrated circuit so that the intervals between them are irregular.
  • the shield wiring is formed with a plurality of dummy vias that are irregularly arranged without being electrically connected to the signal line.
  • FIG. 1 is a schematic cross-sectional perspective view showing a semiconductor integrated circuit device provided with a shield wiring according to a first embodiment of the present invention.
  • FIG. 2A is a schematic diagram showing the parasitic capacitance between the shield wiring layer and the LSI wiring in the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 2 (b) is a schematic diagram for comparison and showing the parasitic capacitance between the shield wiring and the LSI wiring in the conventional semiconductor integrated circuit device.
  • FIG. 3 is an example of circuit arrangement in the semiconductor integrated circuit device according to the first embodiment of the present invention, and is a block diagram illustrating signal delay.
  • FIG. 4 is a timing chart of signals in the semiconductor integrated circuit device shown in FIG.
  • FIGS. 5A and 5B show a semiconductor integrated circuit according to a second embodiment of the present invention
  • FIG. 5A is a plan view showing a shield wiring
  • FIG. 5B is a plan view showing a shield wiring and an LSI wiring. It is the top view which expanded partially.
  • FIG. 6 is a schematic plan view showing an example of a modification attempted on a conventional semiconductor integrated circuit device.
  • FIG. 7 is a schematic plan view showing an example of a modification attempted on the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 8 is a schematic configuration diagram illustrating an example of a shield wiring switching circuit in the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 9 is a schematic configuration diagram illustrating an example of a shield wiring switching circuit in a semiconductor integrated circuit device according to a modification of the third embodiment of the present invention.
  • FIG. 10 is a partial cross-sectional perspective view showing the shield wiring and the LSI wiring in the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 11 is a plan view showing a shield wiring and an LSI wiring in a semiconductor integrated circuit device according to a first modification of the fourth embodiment of the present invention.
  • FIG. 12 is a plan view showing a shield wiring and an LSI wiring in a semiconductor integrated circuit device according to a second modification of the fourth embodiment of the present invention.
  • FIG. 13 is a sectional perspective view showing a conventional semiconductor integrated circuit device provided with a shield wiring.
  • FIG. 1 schematically illustrates a cross-sectional configuration of a semiconductor integrated circuit device including a shield wiring according to a first embodiment of the present invention.
  • the semiconductor integrated circuit device 10 includes an LSI function unit 11 and a shield wiring layer 22 formed thereon.
  • the LSI function unit 11 includes a semiconductor substrate 12 and a first insulating film 13, and a plurality of circuit elements including, for example, MOS transistors 14 are formed on the semiconductor substrate 12.
  • a first LSI wiring 15 and a second LSI wiring 16 are formed on the first insulating film 13, and a second insulating film 17 is formed on the first insulating film 13 Have been.
  • the shield wiring layer 22 is sequentially formed on the second insulating film 17, the lower shield wiring 23, the third insulating film 24, the upper shield wiring 25, and the fourth insulating film 26. To It is composed of
  • FIG. 2A schematically shows the parasitic capacitance between the shield wiring layer and the LSI wiring in the semiconductor integrated circuit device according to the first embodiment
  • FIG. This diagram schematically shows the parasitic capacitance between the shield wiring and the LSI wiring in the circuit device.
  • the second LSI wiring 16 is arranged orthogonal to the lower shield wiring 23 formed on the second LSI wiring 16, and the lower shield wiring 23 Are arranged in parallel with the upper shield wiring 25 formed thereon.
  • the lower shield wiring 23 and the second LSI wiring 16 of the shield wiring layer are arranged so as to be perpendicular to each other, the lower surface of the second LSI wiring 16 and the lower shield wiring 23 are opposed to each other. Since the area is significantly reduced, the parasitic capacitance caused by the lower shield wiring 23 in the second LSI wiring 16 is significantly reduced.
  • the second LSI wiring 205 is arranged in parallel with both the lower shield wiring 211 and the upper shield wiring 213, Since each of the shield wirings 21 1 and 213 has an opposing surface where a parasitic capacitance is generated over the entire wiring length of the second LSI wiring 205, the parasitic capacitance of the second LSI wiring 205 is increased. Conversely, the parasitic capacitance of the first LSI wiring layer 204 far from the shield wiring layer is significantly reduced, and as described above, the variation in the parasitic capacitance is increased by the LSI wiring.
  • a clock generator 31 that supplies a synchronization signal to the circuits A, B, and C includes a circuit B, a circuit B for each of the circuits A, B, and C.
  • the circuits C and A are arranged so that the signal propagation distance increases in the order of the circuits C and A.
  • the circuit A and the circuit B are connected by a first wiring 41 having a wiring length of 1 and a second wiring 42 having a wiring length of 2.
  • a fourth wiring 44 having a wiring length of 4 is connected from the clock generator 31 to the circuit B, and a fourth wiring 44 is connected from the clock generator 31 to the circuit C. They are connected by a fifth wiring 45 whose wiring length is 5.
  • the upper shield wiring and the lower shield wiring are arranged in parallel with each other, that is, the upper shield wiring and the lower shield wiring are both arranged in the horizontal direction in FIG.
  • the first wiring 41, the fourth wiring 44, the fifth wiring 45, and the shield wiring are all located in parallel to increase the parasitic capacitance, so that the signal delay increases.
  • a signal is transmitted from the circuit A in synchronization with the first clock signal CLKA output from the clock generator 31, and the circuits B and C transmit the second clock signal CLKB to the second clock signal CLKB.
  • the signal transmitted from circuit A is shorter in circuit C because the wiring length 3 of circuit C is shorter than the wiring length 1 + 2 of circuit B. Arrive earlier than B.
  • the circuit A is connected to the circuit B in comparison with the case without the shield wiring. The difference between the propagation velocities of the transmission signals respectively propagated to the circuit C and the circuit C further increases.
  • the wiring length 4 from the clock generator 31 of the circuit B is shorter than the wiring length 4 + 5 from the clock generator 31 of the circuit C.
  • the clock signal CLKB arrives earlier in circuit B than in circuit C.
  • the parasitic capacitance generated by the shield wiring greatly increases the delay amount of the fourth wiring 44 and the fifth wiring 45, so that the delay is larger than that without the shield wiring.
  • Second clock propagated from generator 31 to circuit B and circuit C, respectively The difference between the propagation speeds of the signal CLKB is further increased.
  • FIG. 4 shows the operation timing of the output signal from the circuit A and the second cook signal CLKB in this case. As shown in FIG. 4, when the circuit C receives the output signal from the circuit A at the rising timing of the second clock signal C LKB, an extremely large timing error occurs.
  • the clock generator 31 is disposed.
  • the second clock signal CLKB is input to the circuits B and C at the optimum timing, or the transmission signal from the circuit A and the second clock signal CLKB A delay element is inserted so as to absorb the difference in wiring propagation speed.
  • the first wiring 41, the fourth wiring 44 and the fifth wiring While the wiring delay in the wiring 45 decreases, the wiring delay in the second wiring 42 and the third wiring 43 increases. As a result, the difference between the signal propagation speeds is reduced, so that the arrangement position when arranging the clock generator 31 can be easily determined.
  • the number of delay elements for adjusting the difference in signal propagation speed can be reduced, so that the chip size can be reduced.
  • the lower shield wiring 23 and the upper shield wiring 25 constituting the shield wiring layer 22 are arranged in a direction perpendicular to each other. Therefore, the parasitic capacitance between each shield wiring 23, 25 and each LSI wiring 15, 16 is greatly reduced, and the wiring layout of each LSI wiring 15, 16 becomes easy. The size can be reduced.
  • FIGS. 5 (a) and 5 (b) show a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 5 (a) shows a plan configuration of shield wiring
  • FIG. 5 (b) shows a shield wiring.
  • the plan configuration in which the wiring and the LSI wiring are partially enlarged is shown.
  • FIGS. 5 (a) and 5 (b) the same components as those shown in FIG.
  • the shield wiring 52 according to the second embodiment is arranged while being folded back so as to extend in parallel with one diagonal line of the semiconductor integrated circuit device (chip) 10 having a planar rectangular shape.
  • the shield wiring 52 may be one layer or two layers.
  • the arrangement directions of the shield wirings may be parallel to each other or may be orthogonal to each other.
  • FIG. 6 shows a configuration in which the shield wiring 235 and the LSI wiring 230 are arranged orthogonally as in the conventional example, and the adjacent LSI wirings 230 are illegal using the FIB device.
  • the electrical connection is made at the processing connection point 2 41, and subsequently, the unauthorized processing cutting point 2 42 is to be cut in the vicinity of the unauthorized connection point 2 41 in the connected LSI wiring 230 think of.
  • the upper part of the connection part 241 of the unauthorized processing of the shield wiring 235 must be removed in advance, and After connecting the connection part 2 41 and cutting the illegally cut part 2 42, reconnect the upper part of the illegally connected part 2 41 in the shield wiring 2 35.
  • the shield wiring 52 according to the second embodiment when the shield wiring 52 according to the second embodiment is provided, the connection to the LSI wiring 16 is incorrect and the connection is incorrect. If an attempt is made to cut the wire (an illegally cut portion 54), it is necessary to delete the three shield wires 52 and then perform a reconnection process to reconnect. In integrated circuits that have been extremely miniaturized in recent years, it is extremely difficult to perform multiple processing on such a fine area even today, as the performance of FIB devices has improved. Therefore, by arranging the shield wiring 52 obliquely with respect to the direction in which the LSI wiring 16 is arranged, the number of processing locations in a fine region increases. For this reason, the time and man-hours for performing illegal processing are large and high skills are required, so that the security can be significantly improved.
  • the shield wiring 5 provided on the first LSI wiring 15 and the second LSI wiring 16 in the respective arrangement directions is provided.
  • the parasitic capacitance generated per unit length in each LSI wiring 15 and 16 becomes equal, so the signal delays generated in each LSI wiring 15 and 16 become equal to each other, so the timing Design becomes extremely easy.
  • the respective wiring directions of the LSI wirings 15 and 16 and the shield wiring 52 obliquely, the time and man-hour required for unauthorized processing and high skills are required, so that security is greatly improved. improves.
  • FIG. 8 schematically shows an example of the configuration of a switching circuit of the shield wiring in the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • each of eight shield wirings 60a, 60b is connected to a switching circuit 61 for switching the respective electrical connections between them.
  • the switching circuit 61 has an 8-bit register 65 connected to a setting signal line 66 that can be set from the outside, and connects the register 65 with each shield wiring 60 a to 60 h. Between them, a first switch circuit 64A, a second switch circuit 64B, a third switch circuit 64C and a fourth switch circuit 64D are provided, respectively.
  • the register 65 has an 8-bit configuration of bit 0 (bO), bit 1 (bl),..., And bit 7 (b7).
  • Bit 0 and bit 1 determine the connection state between the terminal 65 a on the register 65 side and the terminals 62 a, 62 b 1 and 62 c on the shield wiring side in the first switch circuit 64 A.
  • Bits 2 and 3 determine the connection state between the terminal 65 b on the register 65 side and the terminals 62 d and 62 g on the shield wiring side in the second switch circuit 64 B.
  • Bits 4 and 5 determine the connection state between the terminal 63c on the register 65 side and the terminals 62b2 and 62e on the shield wiring side in the third switch circuit 64c. I do.
  • Bits 6 and 7 determine the connection state between the terminal 63 d on the register 65 side and the terminals 62 f and 62 h on the shield wiring side in the fourth switch circuit 64 D.
  • the first switch circuit 64A connects one of the terminals 62a, 62b1 and 62c on the shield wiring side according to the value of bit 0 and bit 1 of the register 65. Connect to terminal 63 a of register 65 side.
  • the second switch circuit 64B connects the shield wiring side terminal 62d or 62g to the register 65 side terminal 63b according to the value of bit 2 and bit 3 of register 65. .
  • one of the shield wires 60a, 60b, and 60c is connected to the other shield wire 60d or 60g.
  • the third switch circuit 64C connects the terminal 62b2 or 62e on the shield wiring side to the terminal 63c on the register 65 side according to the values of bits 4 and 5 of the register 65.
  • the fourth switch circuit 64 D connects the shield wiring side terminal 62 ⁇ or 62 h with the register 65 side terminal 63 d depending on the values of bits 6 and 7 of the register 65. Connecting. As a result, the shield wiring 60b or 60e is connected to another shield wiring 60f or 60h.
  • the semiconductor integrated circuit device includes the switching circuit 61 that can dynamically change the connection at one end or both ends of the plurality of shield wires 60a to 60h. Therefore, even if a physical analysis is performed on these shield wires 60 a to 60 h, how the shield wires 60 a to 60 h are actually connected Since the physical analysis becomes extremely difficult, security is greatly improved.
  • the plurality of switching circuits 61 are arranged not only at the ends of the shield wiring 60 but also on an integrated circuit (not shown) so that the intervals between them are irregular.
  • Each switching circuit 61 switches the connection destination of each shield wiring 60 in the same manner as in the third embodiment.
  • Reference numeral 67 denotes a wiring that is electrically connected among the plurality of shield wirings 60.
  • each shield wiring 60 preferably adopts the configuration shown in the first embodiment or the configuration shown in the second embodiment.
  • FIG. 10 shows the configuration of the shield wiring and the LSI wiring in the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • the shield wiring 70 controls the operation of a power supply line, a ground line (GND), or an integrated circuit via a via 72 as a connection portion. It is electrically connected to the signal line 71.
  • GND ground line
  • the shield wiring 70 must be connected to the power supply line, the ground line, or the signal line 71 that controls the operation of the integrated circuit. As a result, the integrated circuit itself cannot operate normally.
  • the shield wire 70 and the power line, the ground line, or the signal line 71 for controlling the operation of the integrated circuit are electrically connected to the via 72. Therefore, if the shield wiring 70 is peeled off over the entire surface of the chip, normal operation of the semiconductor integrated circuit becomes impossible, so that security is remarkably improved.
  • the shield wiring 70 preferably adopts the configuration shown in the first embodiment or the configuration shown in the second embodiment.
  • FIG. 11 shows a plan configuration of a shield wiring and an LSI wiring in a semiconductor integrated circuit device according to a first modification of the fourth embodiment of the present invention.
  • the shield wiring 70 is formed on the chip 10 in a folded manner so as to be parallel to one diagonal line of the chip 10 as in the second embodiment. Have been.
  • shield wiring 70 for example, a power supply line, a ground line, or a plurality of signal lines for controlling the operation of an integrated circuit arranged in a direction parallel or perpendicular to one side surface of the chip 10 7 1 is formed.
  • a plurality of vias 72 for electrically connecting the shield wiring 70 and the plurality of signal lines 71 are provided so that the intervals between them are irregular. As described above, if the shield wiring 70 is completely peeled off with a chemical, the shield wiring 70 and the signal line 71 that were electrically connected by the vias 72 will be cut off, and the integrated circuit itself will be normal. Will not work.
  • the connected via 72 needs to be connected again by the FIB device or the like instead of the removed shield wiring 70.
  • a plurality of vias 72 that need to be connected are plurally arranged on the chip 10 and are arranged irregularly, a time for analyzing a portion that needs to be connected and a processing time for the FIB device increase.
  • the plurality of vias 72 electrically connecting the shield wiring 70 and the signal line 71 for controlling the power supply line, the ground line, or the integrated circuit are formed on the chip 10.
  • the vias 72 that need to be connected are connected again after the entire surface of the shield wiring 70 is peeled off, the analysis time and processing time required for the connection are greatly increased. Will surely improve.
  • the shield wiring 70 may adopt the configuration shown in the first embodiment.
  • FIG. 12 shows a plan configuration of a shield wiring and an LSI wiring in a semiconductor integrated circuit device according to a second modification of the fourth embodiment of the present invention.
  • the same components as those shown in FIG. 11 are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor integrated circuit device 10 includes a plurality of dummy vias 73 that are not electrically connected to the signal line (the SI wiring) 71 on the shield wiring 70. It is characterized by being provided irregularly, and further includes a known unauthorized processing detection circuit 80 for detecting unauthorized processing of the shield wiring 70.
  • the shield wiring 70 and the power supply line, the ground line, or the signal line 71 for controlling the operation of the integrated circuit are connected to each other. Since the connected via 72 remains as a trace, it can be easily analyzed by layout observation using this as a clue.
  • the second modified example by arranging a plurality of dummy vias 73 that are not electrically connected to the signal lines 71 over the entire surface of the chip 10 and at irregular positions, even by layout observation, Since it is extremely difficult to identify a normal via 72 or find a clue, the analysis time is greatly increased. In particular, it is preferable to arrange more dummy vias 73 around the vias 72 connecting the shield wirings 70 and the LSI wiring layer on which the unauthorized processing detection circuit 80 is formed.
  • the shield wiring 70 may adopt the configuration shown in the first embodiment.

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Abstract

　半導体集積回路装置（１０）は、ＬＳＩ機能部（１１）と、その上に形成されたシールド配線層（２２）とから構成されている。ＬＳＩ機能部（１１）は、半導体基板（１２）と第１の絶縁膜（１３）とからなり、半導体基板（１２）には、例えばＭＯＳトランジスタ（１４）を含む回路素子が形成されている。シールド配線層（２２）は、第２の絶縁膜（１７）上に順次形成された下部シールド配線（２３）、第３の絶縁膜（２４）、上部シールド配線（２５）及び第４の絶縁膜（２６）により構成されている。下部シールド配線（２３）と上部シールド配線（２５）とがそれぞれ配置される配置方向は互いに直交している。

Description

半導体集積回路装置
技術分野
本発明は、 ICカード等の、 高セキュリティ性を要求され、 物理的な改変を防止 する手段を備えた半導体集積回路装置に関する。 背景技術
高いセキュリティ性が要求される半導体集積回路装置 （L S I) において、 回 路に対して物理的な改変がなされ、 その結果、 装置の動作変更や機密情報の漏出 等がなされることは大きな脅威である。
これらの改変は、 一般に、 集束イオンビーム （F o c u s e d I o n B e am : F I B) 装置を用い、 L S Iの上部にイオンビームを照射して、 配線を切 断すると共に配線金属を堆積し、 切断された配線とその近傍に位置する他の配線 とを電気的に接続することにより行なわれる。
以下、 従来のシールド配線を備えた半導体集積回路装置について図 1 3を参照 しながら説明する。
図 1 3に示すように、 半導体基板 201には、 MOS トランジスタ 202が形 成され、 該 MOS トランジスタ 202の上にはそれを覆う第 1の絶縁膜 203が 形成されている。 第 1の絶縁膜 203には、 第 1の LS I配線 204及び第 2の L S I配線 205が形成され、 第 1の絶縁膜 203の上には、 第 2の絶縁膜 20 6が形成されている。 これら半導体基板 201、 MOS トランジスタ 202、 第 1の絶縁膜 203、 第 1の LS I配線 204、 第 2の LS I配線 205及び第 2 の絶縁膜 206を L S I機能部 207と呼ぶ。
L S I機能部 207の上には、 下層シールド配線 21 1、 第 3の絶縁膜 21 2、 上層シールド配線 21 3及び第 4の絶縁膜 2 14が順次形成されており、 これら 下層シールド配線 21 1、 第 3の絶縁膜 21 2、 上層シールド配線 21 3及び第 4の絶縁膜 2 14が L S Iのシールド配線層 21 5を形成している。
回路に対する物理的な改変は、 一般に L S Iの上側、 すなわち半導体基板 20 1の反対側から行われるため、 L S I機能部 207の上にシールド配線層 2 1 5 を新たに設ける。 従って、 回路の改変は、 上層シールド配線 21 3及び下層シー ルド配線 21 1を除去しないことには実行できないため、 改変がより困難となる。
しかしながら、 現在の F I B装置の性能は非常に高いため、 これらのシールド 配線 21 1、 21 3を除去して回路の改変を行なうことは比較的に容易である。 そこで、 例えば、 国際公開第 00Z28399号パンフレット 1には、 L S I にシールド配線層に対する改変を検知する機能を設け、 改変を検知した場合には、 改変された L S Iを安全な状態に保つ方法が示されている。
下層シールド配線 21 1及ぴ上層シールド配線 2 1 3の電位は、 L S Iが動作 している間は所定の電圧レベルに固定されている。 このとき、 各シールド配線 2 1 1、 21 3と各 L S I配線 204、 205との間にはそれぞれ寄生容量が生じ ることにより、 信号の伝搬に遅延が生じる。
さらに、 図 1 3に示すように、 各シールド配線 2 1 1、 213は互いに平行に すなわち同一の方向に形成されており、 このため、 L S I配線が、 第 2の L S I 配線 205のように、 シールド配線 21 1、 21 3と平行な方向に配置されてい る場合には寄生容量が大きくなり、 一方、 第1の 3 1配線204のょぅに、 垂 直な方向に配置されている場合には小さくなる。 このように、 各 L S I配線 20 4、 205の配線の配置方向 （敷設方向） によって、 信号の遅延時間にアンバラ ンスが生じてしまい、 レイアウト設計が極めて困難になるという問題がある。 そ の上、 F I B装置を使用した配線の改変が容易になるという問題もある。
さらに、 シールド配線層 21 5自体に物理的解析が行なわれた場合には、 該シ 一ルド配線層 21 5の電気的な接続が明らかになるという問題もある。 発明の開示
本発明は、 前記従来の問題を解決し、 セキュリティ性が高い回路改変防止用の シールド配線を有しながら、 レイァゥト設計が容易な半導体集積回路を得られる ようにすることを目的とする。
前記の目的を達成するため、 本発明に係る第 1の半導体集積回路装置は、 集積 回路と、 集積回路の上に形成され、 集積回路に対する物理的な改変を防止するシ 一ルド配線層とを備え、 シールド配線層は、 下部シールド配線と該下部シールド 配線の上に形成された上部シールド配線とを含み、 下部シールド配線と上部シー ルド配線との各配線の配置方向は互いに交差している。
第 1の半導体集積回路装置によると、 下部シールド配線と上部シールド配線と を含むシールド配線層は、 下部シールド配線と上部シールド配線との各配線の配 置方向 （敷設方向） が互いに交差しているため、 集積回路の配線 （L S I配線） に生じる寄生容量が平均化されるので、 レイァゥト設計が容易になる。
本発明に係る第 2の半導体集積回路装置は、 集積回路と、 集積回路の上に形成 され、 集積回路に対する物理的な改変を防止するシールド配線とを備え、 シール ド配線と集積回路における配線との各配線の配置方向は互いに斜めに交差してい る。
第 2の半導体集積回路装置によると、 シールド配線と集積回路における配線と の各配線の配置方向は互 、に斜めに交差しているため、 シールド配線と集積回路 における配線との位置関係が複雑となるので、 配線を改変する場合には、 シール ド配線層の解析に多くの工数が必要となり、 その結果、 配線に対する物理的な改 変がより困難となる。
第 1の半導体集積回路装置は、 下部シールド配線及び上部シールド配線がそれ ぞれ複数からなり、 複数の下部シールド配線又は複数の上部シールド配線のうち の少なくとも 2本を電気的に接続すると共に、 その接続先を変更できる切替回路 をさらに備えていることが好ましい。 このようにすると、 シールド配線層に対して物理的な解析を行なつたとしても、 該シールド配線層が実際にはどのように接続されているかの判定が不能となるた め、 セキュリティ性が格段に向上する。
また、 第 2の半導体集積回路装置は、 シールド配線が複数からなり、 複数のシ ールド配線のうちの少なくとも 2本を電気的に接続すると共に、 その接続先を変 更できる切替回路をさらに備えていることが好ましい。
第 1又は第 2の半導体集積回路装置が切替回路を備えている場合に、 該切替回 路を複数備え、 複数の切替回路は集積回路の上に互いの間隔が不規則となるよう に設けられていることが好ましい。 このようにすると、 シールド配線に対する物 理的な解析がより困難となる。
第 1の半導体集積回路装置において、 下部シールド配線又は上部シールド配線 のうちの少なくとも一方は、 電源線、 接地線又は集積回路を制御する信号線と接 続する接続部を有していることが好ましい。
このようにすると、 シールド配線層を全面的に剥離してしまうと、 集積回路の 正常な動作が不能となるため、 セキュリティ性が大きく向上する。
この場合に、 接続部は下部シールド配線又は上部シールド配線のうちの少なく とも一方に複数設けられ、 複数の接続部は、 集積回路の上に互いの間隔が不規則 となるように設けられていることが好ましい。 このようにすると、 シールド配線 層を全面的に剥離した後、 接続部を再度接続する場合に、 接続部の解析及び加工 時間が増大するため、 配線の改変に多くの工数が必要となるので、 セキュリティ 性が向上する。
さらにこの場合に、 下部シールド配線又は上部シールド配線のうちの少なくと も一方は、 信号線と電気的に接続されることなく不規則に配置された複数のダミ 一ビアが形成されていることが好ましい。 このようにすると、 レイアウト観察
(物理的解析） によって配線の再接続を行なう箇所を特定する場合に、 接続箇所 の特定が極めて困難となって解析時間が増大するため、 セキュリティ性が大きく 向上する。
また、 第 2の半導体集積回路装置において、 シールド配線は、 電源線、 接地線 又は集積回路を制御する信号線と接続する接続部を有していることが好ましい。 この場合に、 接続部はシールド配線に複数設けられ、 複数の接続部は、 集積回 路の上に互いの間隔が不規則となるように設けられていることが好ましい。
さらにこの場合に、 シールド配線は、 信号線と電気的に接続されることなく不 規則に配置された複数のダミービアが形成されていることが好ましい。 図面の簡単な説明
図 1は本発明の第 1の実施形態に係るシールド配線を備えた半導体集積回路装 置を示す模式的な断面斜視図である。
図 2 ( a ) は本発明の第 1の実施形態に係る半導体集積回路装置におけるシー ルド配線層と L S I配線との寄生容量を示す模式図である。
図 2 ( b ) は比較用であって、 従来の半導体集積回路装置におけるシールド配 線と L S I配線との寄生容量を示す模式図である。
図 3は本発明の第 1の実施形態に係る半導体集積回路装置における回路の配置 例であって、 信号遅延を説明するブロック図である。
図 4は図 3に示す半導体集積回路装置における信号のタイミングチヤ一ト図で め 。
図 5 ( a ) 及び （b ) は本発明の第 2の実施形態に係る半導体集積回路を示し、 ( a ) はシールド配線を示す平面図であり、 ( b ) はシールド配線及び L S I配 線を部分的に拡大した平面図である。
図 6は従来の半導体集積回路装置に対して試みられる改変の一例を示す模式的 な平面図である。
図 7は本発明の第 2の実施形態に係る半導体集積回路装置に対して試みられる 改変の一例を示す模式的な平面図である。 図 8は本発明の第 3の実施形態に係る半導体集積回路装置におけるシールド配 線の切替回路の一例を示す模式的な構成図である。
図 9は本発明の第 3の実施形態の一変形例に係る半導体集積回路装置における シールド配線の切替回路の一例を示す模式的な構成図である。
図 1 0は本発明の第 4の実施形態に係る半導体集積回路装置におけるシールド 配線及ぴ L S I配線を示す部分的な断面斜視図である。
図 1 1は本発明の第 4の実施形態の第 1変形例に係る半導体集積回路装置にお けるシールド配線及び L S I配線を示す平面図である。
図 1 2は本発明の第 4の実施形態の第 2変形例に係る半導体集積回路装置にお けるシールド配線及び L S I配線を示す平面図である。
図 1 3は従来のシールド配線を備えた半導体集積回路装置を示す断面斜視図で あ 。 発明を実施するための最良の形態
第 1の実施形態
本発明の第 1の実施形態について図面を参照しながら説明する。
図 1は本発明の第 1の実施形態に係るシールド配線を備えた半導体集積回路装 置の断面構成を模式的に示している。
図 1に示すように、 第 1の実施形態に係る半導体集積回路装置 1 0ば、 L S I 機能部 1 1と、 その上に形成されたシールド配線層 2 2とから構成されている。
L S I機能部 1 1は、 半導体基板 1 2と第 1の絶縁膜 1 3とからなり、 半導体 基板 1 2には、 例えば M O S トランジスタ 1 4を含む複数の回路素子が形成され ている。 第 1の絶縁膜 1 3には、 第 1の L S I配線 1 5及び第 2の L S I配線 1 6が形成され、 第 1の絶縁膜 1 3の上には、 第 2の絶縁膜 1 7が形成されている。 シールド配線層 2 2は、 第 2の絶縁膜 1 7の上に順次形成された、 下部シール ド配線 2 3、 第 3の絶縁膜 2 4、 上部シールド配線 2 5及び第 4の絶縁膜 2 6に より構成されている。
第 1の実施形態の特徴として、 下部シールド配線 23と上部シールド配線 25 とがそれぞれ配置される配置方向 （配線の敷設方向） は、 互いに直交している。 図 2 (a) は第 1の実施形態に係る半導体集積回路装置におけるシールド配線 層と L S I配線との寄生容量を模式的に表わし、 図 2 (b) は比較用であって、 従来の半導体集積回路装置におけるシールド配線と L S I配線との寄生容量を模 式的に表わしている。
図 2 (a) に示すように、 第 2の L S I配線 16は、 該第 2の L S I配線 1 6 の上に形成された下部シールド配線 23とは互いに直交して配置され、 下部シー ルド配線 23の上に形成された上部シールド配線 25とは平行に配置されている。 このように、 シールド配線層の下部シールド配線 23と第 2の L S I配線 16と が互いに直行するように配置されているため、 第 2の L S I配線 1 6と下部シー ルド配線 23との対向面の面積が大幅に低減するので、 第 2の LS I配線 16に は、 下部シールド配線 23により生じる寄生容量が大幅に減少する。
これに対し、 図 2 (b) に示す従来例の場合には、 第 2の LS I配線 205力 下層シールド配線 21 1及び上層シールド配線 21 3のいずれに対しても平行に 配置されており、 各シールド配線 21 1, 213のいずれもが、 第 2の LS I配 線 205の配線長のすべてにわたって寄生容量が生じる対向面を持っため、 第 2 の L S I配線 205の寄生容量が大きくなる。 逆に、 シールド配線層から離れた 第 1の L S I配線層 204の寄生容量は格段に小さくなり、 前述したように、 L S I配線によって、 寄生容量のばらつきが大きくなる。
次に、 図 3に示すように、 一例として、 第 1の実施形態に係る半導体集積回路 装置 10が複数の回路 A、 B、 Cと 1つのクロック発生器 3 1とを有している場 合の信号遅延を考える。
図 3に示す半導体集積回路装置 1 0において、 回路 A、 回路 B及び回路 Cに同 期信号を供給するクロック発生器 3 1は、 各回路 A、 B、 Cに対して、 回路' B、 回路 C及び回路 Aの順に信号の伝搬距離が大きくなるように配置されている。 こ こで、 回路 Aと回路 Bとは、 配線長が①である第 1の配線 4 1と、 配線長が②で ある第 2の配線 4 2とにより接続されており、 回路 Aと回路 Cとは、 配線長が③ である第 3の配線 4 3により接続されている。 また、 クロック発生器 3 1から回 路 Bまでは配線長が④である第 4の配線 4 4により接続されており、 クロック発 生器 3 1から回路 Cまでは、 第 4の配線 4 4と配線長が⑤である第 5の配線 4 5 とにより接続されている。
この場合でも、 従来例のように、 上部シールド配線と下部シールド配線とを互 いに平行に配置する場合は、 すなわち、 上部シールド配線と下部シールド配線と を、 共に図 3における左右方向に配置する場合は、 第 1の配線 4 1、 第 4の配線 4 4及び第 5の配線 4 5と、 シールド配線とがいずれも平行に位置して寄生容量 が大きくなるため、 信号の遅延が大きくなる。
この状態で、 回路 Aからは、 クロック発生器 3 1が出力する第 1のクロック信 号 C L KAに同期して信号が送信され、 また、 回路 B、 Cは、 第 2のクロック信 号 C L K Bに同期して回路 Aからの信号を受信する場合を考えると、 回路 Aから の送信信号は、 回路 Cの配線長③が回路 Bの配線長① +②よりも短いため、 回路 Cの方が回路 Bよりも早く到着する。 その上、 シールド配線により生じる寄生容 量によって第 1の配線 4 1を伝搬する信号の遅延量は 2倍程度も大きくなるため、 シールド配線を設けない場合と比較して、 回路 Aから回路 Bと回路 Cとにそれぞ れ伝搬される送信信号の伝搬速度の差はさらに大きくなる。
一方、 受信側の回路 B及び回路 Cにおいて、 回路 Bのクロック発生器 3 1から の配線長④は、 回路 Cのクロック発生器 3 1からの配線長④ +⑤よりも短いため、 第 2のクロック信号 C L K Bは回路 Bの方が回路 Cよりも早く到着する。 その上、 シールド配線により生じる寄生容量によって、 第 4の配線 4 4及ぴ第 5の配線 4 5の遅延量は非常に大きくなるため、 シールド配線を設けない場合と比較して、 ク口ック発生器 3 1から回路 Bと回路 Cとにそれぞれ伝搬される第 2のクロック 信号 C L K Bの伝搬速度の差はさらに大きくなる。
図 4は、 この場合の回路 Aからの出力信号と第 2のク口ック信号 C L K Bとの 動作タイミングを示している。 図 4に示すように、 回路 Cが、 第 2のクロック信 号 C L K Bの立ち上がりのタイミングにおいて回路 Aからの出力信号を受信する 場合に、 極めて大きなタイミングエラーが生じる。
このタイミングエラーを防止するため、 従来は、 回路 B及ぴ回路 Cが、 回路 A からの送信信号を第 2のクロック信号 C L K Bに同期して受信する場合には、 ク ロック発生器 3 1の配置位置を修正することによって、 第 2のクロック信号 C L K Bが最適なタイミングで回路 B及び回路 Cに入力されるようにするか、 又は回 路 Aからの送信信号及び第 2のクロック信号 C L K Bの系に配線の伝搬速度の差 を吸収できるように遅延素子を挿入する。
し力 しながら、 最適なクロック発生器 3 1の配置位置を見つけるのは極めて困 難であり、 また、 遅延素子を用いてタイミングを調整する場合には、 本来不要な 素子を付加するため、 半導体集積回路のチップサイズが大きくなる。 特に、 シー ルド配線を一方向に合わせて配置する場合には、 伝搬速度の差が大きくなるため、 遅延素子を増加する必要が生じる。
これに対して、 本発明の第 1の実施形態は、 上部シールド配線と下部シールド 配線とを互いに直交するように配置するため、 第 1の配線 4 1、 第 4の配線 4 4 及び第 5の配線 4 5における配線の遅延が減少する一方、 第 2の配線 4 2及び第 3の配線 4 3における配線の遅延が増加する。 これにより、 信号の伝搬速度の差 が小さくなるため、 クロック発生器 3 1を配置する際の配置位置の決定が容易に なる。
また、 信号の伝搬速度の差を調整する遅延素子も少なくて済むため、 チップサ ィズの縮小が可能となる。
以上のように、 第 1の実施形態によると、 シールド配線層 2 2を構成する下部 シールド配線 2 3と上部シールド配線 2 5と互いに直行する方向に配置すること により、 各シールド配線 23、 25と各 LS I配線 1 5、 1 6との間の寄生容量 が大幅に減少するため、 各 LS I配線 1 5、 1 6の配線レイアウトが容易となる ので、 チップサイズの縮小が可能となる。 第 2の実施形態
以下、 本発明の第 2の実施形態について図面を参照しながら説明する。
図 5 (a) 及び図 5 (b) は本発明の第 2の実施形態に係る半導体集積回路で あって、 図 5 (a) はシールド配線の平面構成を示し、 図 5 (b) はシールド配 線及び L S I配線を部分的に拡大した平面構成を示している。 図 5 (a) 及び図 5 (b) において、 図 1に示す構成部材と同一の構成部材には同一の符号を付す ことにより説明を省略する。
図 5 (a) に示すように、 第 2の実施形態に係るシールド配線 52は、 平面方 形状を有する半導体集積回路装置 （チップ） 10の 1つの対角線に対して平行に 延びるように折り返しながら配置されている。 ここで、 シールド配線 52は 1層 でも 2層でもよい。 また、 上部シールド配線と下部シールド配線のように 2層か らなる場合には、 各シールド配線の配置方向は互いに平行でもよく、 また互いに 直交していてもよい。
図 5 (a) に示すように、 シールド配線 52がチップ 10の全面に、 特に該チ ップ 10の対角線に平行となるように配置した場合には、 図 5 (b) に示すよう に、 第 1の L S I配線 1 5及び第 2の L S I配線 1 6力 チップ 10の一側面に 対して平行又は垂直に配置されている場合には、 各 LS I配線 1 5、 1 6におけ る単位長さ当たりに生じる寄生容量が等しくなるため、 第 1の LS I配線 1 5及 び第 2の LS I配線 1 6に生じる遅延は互いに等しくなるので、 集積回路におけ るタイミング設計が非常に容易となる。
次に、 LS I配線に対して不正な加工 （改変） が試みられようとする場合の一 例について図面を参照しながら説明する。 図 6は従来例のようにシールド配線 2 3 5と L S I配線 2 3 0とが直交して配 置された構成を採るとし、 F I B装置を用いて、 互いに隣接する L S I配線 2 3 0同士が不正加工接続箇所 2 4 1において電気的に接続され、 続いて、 接続され た L S I配線 2 3 0における不正加工接続箇所 2 4 1の近傍において不正加工切 断箇所 2 4 2が切断されようとする場合を考える。 この場合には、 シールド配線 2 3 5により不正加工が検知されることを避けるため、 シールド配線 2 3 5のう ちの不正加工接続箇所 2 4 1の上側部分をあらかじめ除去しておき、 不正加工接 続箇所 2 4 1を接続し、 且つ不正加工切断箇所 2 4 2を切断した後に、 シールド 配線 2 3 5における不正加工接続箇所 2 4 1の上側部分を再度接続する。
従って、 図 6に示すように、 従来の構成の場合には、 あらかじめ除去しておく シールド配線 2 3 5は 1本で済む。
これに対し、 図 7に示すように、 第 2の実施形態に係るシールド配線 5 2を有 する場合に、 L S I配線 1 6に対して不正な接続 （不正加工接続箇所 5 3 ) と不 正な切断 （不正加工切断箇所 5 4 ) とを試みようとすると、 3本のシールド配線 5 2に対して削除すると共に、 その後に再度接続する再接続処理が必要となる。 近年の微細化が著しく進んだ集積回路においては、 このような微細な領域に複数 の加工を行なうことは、 F I B装置の性能が向上した現在でも極めて困難である。 従って、 シールド配線 5 2を L S I配線 1 6の配置方向に対して斜めに配置す ることにより、 微細な領域における加工箇所が増加する。 このため、 不正加工を 行なう時間及び工数が增大し且つ高いスキルとが必要となるので、 セキュリティ 性の大幅な向上を図ることができる。
以上説明したように、 第 2の実施形態に係る半導体集積回路装置は、 第 1の L S I配線 1 5及ぴ第 2の L S I配線 1 6の各配置方向に対してその上に設けるシ ールド配線 5 2を斜めに配置することにより、 各 L S I配線 1 5、 1 6における 単位長さ当たりに生じる寄生容量が等しくなるため、 各 L S I配線 1 5、 1 6に 生じる信号遅延は互いに等しくなるので、 タイミング設計が極めて容易となる。 また、 各 L S I配線 1 5、 1 6とシールド配線 5 2との各配置方向を斜めに配 置することにより、 不正加工に要する時間及び工数と高いスキルとが必要となる ため、 セキュリティ性が大きく向上する。 第 3の実施形態
以下、 本発明の第 3の実施形態について図面を参照しながら説明する。
図 8は本発明の第 3の実施形態に係る半導体集積回路装置におけるシールド配 線の切替回路の構成の一例を模式的に示している。
図 8に示すように、 例えば 8本のシールド配線 6 0 a、 6 0 b、 ···、 6 0 hに おけるそれぞれの一端部又は両端部は、 各シールド配像 6 0 a〜 6 0 h同士のそ れぞれの電気的な接続を切り替える切替回路 6 1と接続されている。
切替回路 6 1は、 外部から設定可能な設定信号線 6 6と接続された 8ビッ トの レジスタ 6 5を有しており、 該レジスタ 6 5と各シールド配線 6 0 a〜 6 0 hと の間には、 第 1のスィッチ回路 6 4 A、 第 2のスィッチ回路 6 4 B、 第 3のスィ ツチ回路 6 4 C及び第 4のスィツチ回路 6 4 Dがそれぞれ設けられている。
レジスタ 6 5は、 図示はしていないが、 ビット 0 ( b O ) 、 ビット 1 ( b l ) 、 ···、 ビット 7 ( b 7 ) の 8ビット構成である。
ビット 0及ぴビット 1は、 第 1のスィツチ回路 6 4 Aにおけるレジスタ 6 5側 の端子 6 3 aとシールド配線側の端子 6 2 a、 6 2 b 1及び 6 2 cとの接続状態 を決定する。 ビット 2及びビット 3は、 第 2のスィッチ回路 6 4 Bにおけるレジ スタ 6 5側の端子 6 3 bとシールド配線側の端子 6 2 d及ぴ 6 2 gとの接続状態 を決定する。 ビッ ト 4及ぴビッ ト 5は、 第 3のスィツチ回路 6 4 Cにおけるレジ スタ 6 5側の端子 6 3 cとシールド配線側の端子 6 2 b 2及び 6 2 eとの接続状 態を決定する。 ビッ ト 6及びビット 7は、 第 4のスィッチ回路 6 4 Dにおけるレ ジスタ 6 5側の端子 6 3 dとシールド配線側の端子 6 2 f及び 6 2 hとの接続状 態を決定する。 第 1のスィツチ回路 6 4 Aは、 レジスタ 6 5のビット 0及びビット 1の値によ つて、 シールド配線側の端子 6 2 a、 6 2 b 1及び 6 2 cのうちのいずれか 1つ をレジスタ 6 5側の端子 6 3 aと接続する。 また、 第 2のスィッチ回路 6 4 Bは、 レジスタ 6 5のビット 2及びビット 3の値によって、 シールド配線側の端子 6 2 d又は 6 2 gをレジスタ 6 5側の端子 6 3 bと接続する。 これにより、 シールド 配線 6 0 a、 6 0 b及び 6 0 cのいずれか 1つが、 他のシールド配線 6 0 d又は 6 0 gと接続される。
同様に、 第 3のスィッチ回路 6 4 Cは、 レジスタ 6 5のビット 4及びビット 5 の値によって、 シールド配線側の端子 6 2 b 2又は 6 2 eをレジスタ 6 5側の端 子 6 3 cと接続する。 また、 第 4のスィッチ回路 6 4 Dは、 レジスタ 6 5のビッ ト 6及びビット 7の値によって、 シールド配線側の端子 6 2 ί又は 6 2 hをレジ スタ 6 5側の端子 6 3 dと接続する。 これにより、 シールド配線 6 0 b又は 6 0 eが、 他のシールド配線 6 0 f 又は 6 0 hと接続される。
以上のように、 第 3の実施形態に係る半導体集積回路装置は、 複数のシールド 配線 6 0 a〜6 0 hの一端部又は両端部の接続を動的に変更可能な切替回路 6 1 を有しているため、 これらシールド配線 6 0 a〜6 0 hに対して物理的な解析が なされたとしても、 各シールド配線 6 0 a ~ 6 0 hが実際にはどのように接続さ れているのかの物理的な解析が非常に困難となるので、 セキュリティ性が大幅に 向上する。
また、 切替回路 6 1を各シールド配線 6 0 a ~ 6 0 hの両端部に配置すると、 各シールド線同士の接続の組み合わせがより複雑となるため、 セキュリティ性が さらに向上する。 第 3の実施形態の一変形例
以下、 本発明の第 3の実施形態の一変形例について図 9を参照しながら説明す る。 図 9に示すように、 複数の切替回路 6 1をシールド配線 6 0の端部に限らず、 集積回路 （図示せず） の上に互いの間隔が不規則となるように配置する。
各切替回路 6 1は、 第 3の実施形態と同様の方法で各シールド配線 6 0の接続 先を切り替える。 符号 6 7は、 複数のシールド配線 6 0のうち電気的に接続され た配線を模式的に示している。
この構成により、 シールド配線 6 0に対する接続の変更がより一層複雑に行な えるようになるため、 セキュリティ性がさらに向上する。
なお、 第 3の実施形態及びその変形例において、 各シールド配線 6 0は、 第 1 の実施形態に示した構成、 又は第 2の実施形態に示した構成を採ることが好まし い。 第 4の実施形態
以下、 本発明の第 4の実施形態について図面を参照しながら説明する。
図 1 0は本発明の第 4の実施形態に係る半導体集積回路装置におけるシールド 配線及ぴ L S I配線の構成を示している。
図 1 0に示すように、 第 4の実施形態に係るシールド配線 7 0は、 接続部とし てのビア 7 2を介して、 電源線、 接地線 （G N D ) 又は集積回路の動作を制御す る信号線 7 1と電気的に接続されている。
前述したように、 微細化が進んだ集積回路に対して物理的な改変を試みる際に、 F I B装置等を用いて複数のシールド配線 7 0を 1本ずつ削除するには、 加工時 間、 工数及び高いスキルを要する。
これに対し、 薬剤を用いてシールド配線 7 0を全面的に剥離することは比較的 に容易である。 そこで、 薬剤によりシールド配線 7 0の全面を剥離する試みがな された場合に、 シールド配線 7 0が電源線、 接地線又は集積回路の動作を制御す る信号線 7 1と接続されていることにより、 集積回路自体が正常な動作を行なえ なくなる。 以上のように、 第 4の実施形態に係る半導体集積回路装置は、 シールド配線 7 0と、 電源線、 接地線又は集積回路の動作を制御する信号線 7 1とがビア 7 2に より電気的に接続されるため、 シールド配線 7 0がチップの全面にわたって剥離 された場合には、 半導体集積回路の正常な動作が不能となるので、 セキュリティ 性が格段に向上する。
なお、 第 4の実施形態において、 シールド配線 7 0は、 第 1の実施形態に示し た構成、 又は第 2の実施形態に示した構成を採ることが好ましい。 第 4の実施形態の第 1変形例
以下、 本発明の第 4の実施形態の第 1変形例について図面を参照しながら説明 する。
図 1 1は本発明の第 4の実施形態の第 1変形例に係る半導体集積回路装置にお けるシールド配線及び L S I配線の平面構成を示している。
図 1 1に示すように、 シールド配線 7 0は、 第 2の実施形態と同様に、 チップ 1 0の上に、 該チップ 1 0の 1つの対角線に対して平行となるように折り返しな がら形成されている。
さらに、 シールド配線 7 0の下側には、 チップ 1 0の 1つの側面に平行又は垂 直な方向に配置された、 例えば電源線、 接地線又は集積回路の動作を制御する複 数の信号線 7 1が形成されている。
第 1変形例の特徴として、 シールド配線 7 0と複数の信号線 7 1とを電気的に 接続する複数のビア 7 2が、 互いの間隔が不規則となるように設けられている。 前述したように、 薬剤によりシールド配線 7 0を全面的に剥離すると、 ビア 7 2により電気的に接続されていたシールド配線 7 0と信号線 7 1とが切断されて しまい、 集積回路自体が正常に動作しなくなる。
従って、 集積回路を正常に動作させるには、 除去されたシールド配線 7 0に代 えて、 接続されていたビア 7 2を F I B装置等により再度接続する必要がある。 ところが、 接続が必要なビア 7 2は、 チップ 1 0上に複数あり且つ不規則に配置 されているため、 接続が必要な箇所を解析する時間、 及ぴ F I B装置による加工 時間が増大する。
このように、 第 1変形例によると、 シールド配線 7 0と、 電源線、 接地線又は 集積回路を制御する信号線 7 1とを電気的に接続する複数のビア 7 2を、 チップ 1 0上に不規則に配置するため、 シールド配線 7 0の全面を剥離した後に、 接続 が必要なビア 7 2を再度接続する場合に、 接続に要する解析時間及び加工時間が 大幅に増大するため、 セキュリティ性が確実に向上する。
なお、 第 1変形例において、 シールド配線 7 0は、 第 1の実施形態に示した構 成を採ってもよい。 第 4の実施形態の第 2変形例
以下、 本発明の第 4の実施形態の第 2変形例について図面を参照しながら説明 する。
図 1 2は本発明の第 4の実施形態の第 2変形例に係る半導体集積回路装置にお けるシールド配線及び L S I配線の平面構成を示している。 図 1 2において、 図 1 1に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省 略する。
図 1 2に示すように、 第 2変形例に係る半導体集積回路装置 1 0は、 シールド 配線 7 0に、 信号線 (し S I配線) 7 1と電気的に接続されない複数のダミービ ァ 7 3を不規則に設けることを特徴としており、 さらに、 シールド配線 7 0に対 する不正加工を検知する公知の不正加工検知回路 8 0を備えている。
集積回路に対して物理的な改変を行なおうと、 薬剤によりシールド配線 7 0を 全面的に剥離した後、 切断箇所の再接続を試みる場合に、 まず再接続が必要な箇 所の解析が必要となる。 シールド配線 7 0を剥離したチップ 1 0には、 シールド 配線 7 0と電源線、 接地線又は集積回路の動作を制御する信号線 7 1とが互いに 接続されていたビア 7 2が痕跡として残るため、 これを手掛かりにレイァゥト観 察により解析されやすい。
しかしながら、 第 2変形例においては、 信号線 7 1と電気的に接続されない複 数のダミービア 7 3を、 チップ 1 0上の全面にわたって且つ不規則な位置に配置 することにより、 レイアウト観察によっても、 通常のビア 7 2を特定したり手掛 かりを見つけたりすることが極めて困難となるため、 解析時間が大幅に増大する。 特に、 シールド配線 7 0と不正加工検知回路 8 0が形成された L S I配線層とを 接続するビア 7 2の周辺部に、 より多くのダミービア 7 3を配置しておくことが 好ましい。
このように、 第 2変形例によると、 チップ 1 0の全面に電気的に接続されない 複数のダミービア 7 3を不規則に配置するため、 レイァゥト観察による再接続が 必要な箇所の特定又は手掛かりの発見が極めて困難となる。 その結果、 シールド 配線 7 0に対して再度接続する再接続箇所を特定する解析時間が大幅に増大する ので、 セキュリティ性も格段に向上する。
なお、 第 2変形例においても、 シールド配線 7 0は、 第 1の実施形態に示した 構成を採ってもよい。

Claims

言青求の範囲 . 集積回路と、 前記集積回路の上に形成され、 前記集積回路に対する物理的な改変を防止す るシールド配線層とを備え、 前記シールド配線層は、 下部シールド配線と該下部シールド配線の上に形成 された上部シールド配線とを含み、 前記下部シールド配線と前記上部シールド配線との各配線の配置方向は互い に交差している半導体集積回路装置。 . 請求項 1において、 前記下部シールド配線及び上部シールド配線はそれぞれ複数からなり、 前記複数の下部シールド配線又は前記複数の上部シールド配線のうちの少な くとも 2本を電気的に接続すると共に、 その接続先を変更できる切替回路をさ らに備えている半導体集積回路装置。. 請求項 2において、 前記切替回路を複数備え、 前記複数の切替回路は、 前記集積回路の上に互いの間隔が不規則となるよう に設けられている半導体集積回路装置。 . 請求項 1において、 前記下部シールド配線又は前記上部シールド配線のうちの少なくとも一方は、 電源線、 接地線又は前記集積回路を制御する信号線と接続する接続部を有して いる半導体集積回路装置。. 請求項 4において、 前記接続部は、 前記下部シールド配線又は前記上部シールド配線のうちの少 なくとも一方に複数設けられ、 前記複数の接続部は、 前記集積回路の上に互いの間隔が不規則となるように 設けられている半導体集積回路装置。. 請求項 5において、 前記下部シールド配線又は前記上部シールド配線のうちの少なくとも一方は、 前記信号線と電気的に接続されることなく不規則に配置された複数のダミ一ビ ァが形成されている半導体集積回路装置。. 集積回路と、 前記集積回路の上に形成され、 前記集積回路に対する物理的な改変を防止す るシールド配線とを備え、 前記シールド配線と前記集積回路における配線との各配線の配置方向は互い に斜めに交差している半導体集積回路装置。. 請求項 7において、 前記シールド配線は複数からなり、 前記複数のシールド配線のうちの少なくとも 2本を電気的に接続すると共に、 その接続先を変更できる切替回路をさらに備えている半導体集積回路装置。 . 請求項 8において、 前記切替回路を複数備え、 前記複数の切替回路は、 前記集積回路の上に互いの間隔が不規則となるよう に設けられている半導体集積回路装置。 0 . 請求項 7において、 前記シールド配線は、 電源線、 接地線又は前記集積回路を制御する信号線と 接続する接続部を有している半導体集積回路装置。
1 . 請求項 1 0において、
前記接続部は前記シールド配線に複数設けられ、
前記複数の接続部は、 前記集積回路の上に互いの間隔が不規則となるように 設けられている導体集積回路装置。
2 . 請求項 1 1において、 前記シールド配線は、 前記信号線と電気的に接続されることなく不規則に配 置された複数のダミ一ビアが形成されている半導体集積回路装置。
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