JPH11238804A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11238804A JPH11238804A JP4003598A JP4003598A JPH11238804A JP H11238804 A JPH11238804 A JP H11238804A JP 4003598 A JP4003598 A JP 4003598A JP 4003598 A JP4003598 A JP 4003598A JP H11238804 A JPH11238804 A JP H11238804A
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- bus wiring
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Abstract
(57)【要約】
【課題】 バス配線のデータを読み取られた場合でも、
そのデータの意味を解析するのを困難とすることであ
る。 【解決手段】 縦方向のバス配線１１〜１８を２層目の
バス配線を用いて、また横方向のバス配線２１〜２８を
１層目のバス配線を用いて構成し、メモリ等１００の０
〜７ビットの端子のビット順に対して０、縦方向のバス
配線１１〜１８が右から２，６，０，５，７，３，１，
４ビット目となるようにバス配線１〜８をスルーホール
Ａを介して接続する構成を特徴としている。
そのデータの意味を解析するのを困難とすることであ
る。 【解決手段】 縦方向のバス配線１１〜１８を２層目の
バス配線を用いて、また横方向のバス配線２１〜２８を
１層目のバス配線を用いて構成し、メモリ等１００の０
〜７ビットの端子のビット順に対して０、縦方向のバス
配線１１〜１８が右から２，６，０，５，７，３，１，
４ビット目となるようにバス配線１〜８をスルーホール
Ａを介して接続する構成を特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカード等に用
いる半導体集積回路（以下、ＬＳＩともいう）のバス配
線のレイアウトに特徴を有する半導体集積回路に関する
ものである。
いる半導体集積回路（以下、ＬＳＩともいう）のバス配
線のレイアウトに特徴を有する半導体集積回路に関する
ものである。
【０００２】
【従来の技術】図８に、ＩＣカード等に用いられるマイ
クロプロセッサ，ＥＥＰＲＯＭ，ＲＡＭ，ＲＯＭ等から
成るＬＳＩの例を示す。通常、同一チップ上にこれらが
配置され、その間の配線をバスを用いて接続し、ＬＳＩ
を構成している。
クロプロセッサ，ＥＥＰＲＯＭ，ＲＡＭ，ＲＯＭ等から
成るＬＳＩの例を示す。通常、同一チップ上にこれらが
配置され、その間の配線をバスを用いて接続し、ＬＳＩ
を構成している。
【０００３】図９は、通常のバスのレイアウト法を示し
た図である。１００はメモリ等の回路ブロック（メモリ
等ともいう）、１〜８はこの回路ブロック１００に直接
入出力するバス配線、１１〜１８は縦方向のバス配線、
２１〜２８は横方向のバス配線、Ａ，Ｂはスルーホール
を示す。なお、この例では８ビットのバス配線を示して
おり、全体をグループとしてバス配線とするが、説明の
都合上、個々にもバス配線という。ＬＳＩのバス配線
は、縦方向と横方向で異った配線層が割り当てられてい
る。４層配線を例にとると、縦方向の配線１１〜１８が
２層目または４層目、横方向の配線２１〜２８が１層目
または３層目の配線が割り当てられ、縦方向の配線が横
方向になる場合には、スルーホールを用いて配線層を変
更する。通常所定のビット幅のバス配線を行う場合に、
効率的にレイアウトを行うためには、バスの０ビット目
から７ビット目の配線を、同じ配線層を用いて順番に配
置する。
た図である。１００はメモリ等の回路ブロック（メモリ
等ともいう）、１〜８はこの回路ブロック１００に直接
入出力するバス配線、１１〜１８は縦方向のバス配線、
２１〜２８は横方向のバス配線、Ａ，Ｂはスルーホール
を示す。なお、この例では８ビットのバス配線を示して
おり、全体をグループとしてバス配線とするが、説明の
都合上、個々にもバス配線という。ＬＳＩのバス配線
は、縦方向と横方向で異った配線層が割り当てられてい
る。４層配線を例にとると、縦方向の配線１１〜１８が
２層目または４層目、横方向の配線２１〜２８が１層目
または３層目の配線が割り当てられ、縦方向の配線が横
方向になる場合には、スルーホールを用いて配線層を変
更する。通常所定のビット幅のバス配線を行う場合に、
効率的にレイアウトを行うためには、バスの０ビット目
から７ビット目の配線を、同じ配線層を用いて順番に配
置する。
【０００４】図９では、縦方向のバス配線１１〜１８を
２層目の配線、横方向のバス配線２１〜２８を１層目の
配線を用いている。メモリ等の横方向の端子位置（右下
端）から、１層目のバス配線２１〜２８を用いて横方向
の配線を延し、スルーホールＢを介して２層目の縦方向
のバス配線１１〜１８に接続している。そして、メモリ
等の回路ブロック１００の０ビット目の端子をバス配線
８により２層目のバス配線１８に、１ビット目の端子を
バス配線７によりバス配線１７に、２ビット目の端子を
バス配線６によりバス配線１６に、３ビット目の端子を
バス配線５によりバス配線１５に、４ビット目の端子を
バス配線４によりバス配線１４に、５ビット目の端子を
バス配線３によりバス配線１３に、６ビット目の端子を
バス配線２によりバス配線１２に、７ビット目の端子を
バス配線１によりバス配線１１にそれぞれ接続する。
２層目の配線、横方向のバス配線２１〜２８を１層目の
配線を用いている。メモリ等の横方向の端子位置（右下
端）から、１層目のバス配線２１〜２８を用いて横方向
の配線を延し、スルーホールＢを介して２層目の縦方向
のバス配線１１〜１８に接続している。そして、メモリ
等の回路ブロック１００の０ビット目の端子をバス配線
８により２層目のバス配線１８に、１ビット目の端子を
バス配線７によりバス配線１７に、２ビット目の端子を
バス配線６によりバス配線１６に、３ビット目の端子を
バス配線５によりバス配線１５に、４ビット目の端子を
バス配線４によりバス配線１４に、５ビット目の端子を
バス配線３によりバス配線１３に、６ビット目の端子を
バス配線２によりバス配線１２に、７ビット目の端子を
バス配線１によりバス配線１１にそれぞれ接続する。
【０００５】２層目のバス配線１１はスルーホールＢを
介して１層目のバス配線２１に接続し、バス配線１２は
スルーホールＢを介してバス配線２２に接続し、バス配
線１３はスルーホールＢを介してバス配線２３に接続
し、バス配線１４はスルーホールＢを介してバス配線２
４に接続し、バス配線１５はスルーホールＢを介してバ
ス配線２５に接続し、バス配線１６はスルーホールＢを
介してバス配線２６に接続し、バス配線１７はスルーホ
ールＢを介してバス配線２７に接続し、バス配線１８は
スルーホールＢを介してバス配線２８に接続ししてい
る。従って２層目のバス配線１１〜１８は右から、１層
目のバス配線２１〜２８は上から順に、０ビット目，１
ビット目，２ビット目，…６ビット目，７ビット目と並
んでいる。
介して１層目のバス配線２１に接続し、バス配線１２は
スルーホールＢを介してバス配線２２に接続し、バス配
線１３はスルーホールＢを介してバス配線２３に接続
し、バス配線１４はスルーホールＢを介してバス配線２
４に接続し、バス配線１５はスルーホールＢを介してバ
ス配線２５に接続し、バス配線１６はスルーホールＢを
介してバス配線２６に接続し、バス配線１７はスルーホ
ールＢを介してバス配線２７に接続し、バス配線１８は
スルーホールＢを介してバス配線２８に接続ししてい
る。従って２層目のバス配線１１〜１８は右から、１層
目のバス配線２１〜２８は上から順に、０ビット目，１
ビット目，２ビット目，…６ビット目，７ビット目と並
んでいる。
【０００６】近年ＩＣカードの応用分野が拡大しつつあ
るが、それにつれてＩＣカードのセキュリテイの問題が
重視されるようになってきた。ＬＳＩの故障解析技術を
用いると、ＩＣカードの配線を伝般する信号を解析した
りすることが可能である。通常、プロセッサ及び種々の
メモリを結ぶバス配線を介して、ＩＣカードの持つ秘密
鍵等の重要なデータが転送されるため、これらのデータ
を読み取られるとカードの偽造に悪用される場合もあ
り、セキュリテイ上問題がある。また、マニュアルプロ
ーバ等を用いてバス配線に直接信号を与えることによ
り、各種機密情報を読み取ることも可能である。
るが、それにつれてＩＣカードのセキュリテイの問題が
重視されるようになってきた。ＬＳＩの故障解析技術を
用いると、ＩＣカードの配線を伝般する信号を解析した
りすることが可能である。通常、プロセッサ及び種々の
メモリを結ぶバス配線を介して、ＩＣカードの持つ秘密
鍵等の重要なデータが転送されるため、これらのデータ
を読み取られるとカードの偽造に悪用される場合もあ
り、セキュリテイ上問題がある。また、マニュアルプロ
ーバ等を用いてバス配線に直接信号を与えることによ
り、各種機密情報を読み取ることも可能である。
【０００７】
【発明が解決しようとする課題】しかし、従来のような
バス配線のレイアウト法をとっていた場合では、バス配
線の順序が一定であるため、読み取られたデータからバ
ス配線上のデータを容易に推定できる。また、バス配線
が同一配線層を用いて行われている場合、マニュアルプ
ローバ等を用いて配線に直接接触するのも容易である。
バス配線のレイアウト法をとっていた場合では、バス配
線の順序が一定であるため、読み取られたデータからバ
ス配線上のデータを容易に推定できる。また、バス配線
が同一配線層を用いて行われている場合、マニュアルプ
ローバ等を用いて配線に直接接触するのも容易である。
【０００８】本発明は、上述の問題点を解決するため提
案されたもので、その目的は、バス配線のデータを読み
とられた場合でも、そのデータの意味を解析するのを困
難とすることである。また、マニュアルプローバ等でバ
ス配線に直接接触するのを困難とする半導体集積回路を
提供することである。
案されたもので、その目的は、バス配線のデータを読み
とられた場合でも、そのデータの意味を解析するのを困
難とすることである。また、マニュアルプローバ等でバ
ス配線に直接接触するのを困難とする半導体集積回路を
提供することである。
【０００９】
【課題を解決するための手段】本発明にかかる半導体集
積回路は、複数層の配線層を有し、縦方向のバス配線と
横方向のバス配線が別の配線層を用いて形成され、別配
線層とされた前記縦方向のバス配線と横方向のバス配線
がスルーホールを用いて接続された半導体集積回路にお
いて、前記バス配線の整列が取扱うデジタル信号のビッ
ト順に対してランダムであるものである。
積回路は、複数層の配線層を有し、縦方向のバス配線と
横方向のバス配線が別の配線層を用いて形成され、別配
線層とされた前記縦方向のバス配線と横方向のバス配線
がスルーホールを用いて接続された半導体集積回路にお
いて、前記バス配線の整列が取扱うデジタル信号のビッ
ト順に対してランダムであるものである。
【００１０】また、縦方向のバス配線と横方向のバス配
線を接続するスルーホールの配列が取扱うデジタル信号
のビット順に対してランダムであるものである。
線を接続するスルーホールの配列が取扱うデジタル信号
のビット順に対してランダムであるものである。
【００１１】さらに、少なくとも縦方向のバス配線と横
方向のバス配線を接続するスルーホール領域が、さらに
上層にもうけたメタル矩形配線層によって覆われている
ものである。
方向のバス配線を接続するスルーホール領域が、さらに
上層にもうけたメタル矩形配線層によって覆われている
ものである。
【００１２】また、回路ブロックヘ直接入出力するバス
配線の整列が取扱うデジタル信号のビット順に対してラ
ンダムであるものである。
配線の整列が取扱うデジタル信号のビット順に対してラ
ンダムであるものである。
【００１３】さらに、縦方向のバス配線または横方向の
バス配線のいずれか一方または両方が、複数配線層を用
いて形成されているものである。
バス配線のいずれか一方または両方が、複数配線層を用
いて形成されているものである。
【００１４】また、前記スルーホールとしてボーダーレ
スコンタクト型のスルーホールが用いられており、か
つ、スルーホール地点よりさらにバス配線が延長されて
いるものである。
スコンタクト型のスルーホールが用いられており、か
つ、スルーホール地点よりさらにバス配線が延長されて
いるものである。
【００１５】さらに、縦方向と横方向のバス配線の折れ
曲がり箇所において、縦方向と横方向の両バス配線を接
続するスルーホール位置をランダムに配列することによ
り、縦方向と横方向でバス配線の整列順序が異なってい
るものである。
曲がり箇所において、縦方向と横方向の両バス配線を接
続するスルーホール位置をランダムに配列することによ
り、縦方向と横方向でバス配線の整列順序が異なってい
るものである。
【００１６】また、スルーホールにボーダーレスコンタ
クト型のスルーホールが用いられており、かつ、スルー
ホール地点よりさらにバス配線が延長されているもので
ある。
クト型のスルーホールが用いられており、かつ、スルー
ホール地点よりさらにバス配線が延長されているもので
ある。
【００１７】さらに、前記バス配線に接続される回路ブ
ロックを有し少なくとも一つがメモリ回路であり、か
つ、メモリ内のデータがランダムに格納されているもの
である。
ロックを有し少なくとも一つがメモリ回路であり、か
つ、メモリ内のデータがランダムに格納されているもの
である。
【００１８】
【発明の実施の形態】次に、本発明の実施例について説
明する。なお、以下の実施例は一つの例示であって、本
発明の精神を逸脱しない範囲で種々の変更、あるいは改
良を行い得ることは言うまでもない。
明する。なお、以下の実施例は一つの例示であって、本
発明の精神を逸脱しない範囲で種々の変更、あるいは改
良を行い得ることは言うまでもない。
【００１９】〔実施例１〕図１は、本発明にかかる半導
体集積回路のバス配線の第１の実施例を示した図であ
る。図１において、図９と同じ符号は同一部分を示す。
体集積回路のバス配線の第１の実施例を示した図であ
る。図１において、図９と同じ符号は同一部分を示す。
【００２０】この図では、バス配線とメモリ等との接続
を示しているが、マイクロプロセッサ等との接続部も同
一の構造とすることができる。
を示しているが、マイクロプロセッサ等との接続部も同
一の構造とすることができる。
【００２１】縦方向のバス配線１１〜１８を２層目のバ
ス配線を用いて、横方向のバス配線２１〜２８を１層目
のバス配線を用いて形成している。メモリ等（図示せ
ず）の横方向の端子位置から、１層目のバス配線２１〜
２８を用いて横方向のバス配線を延し、スルーホールＢ
を介して縦方向の２層目のバス配線１１〜１８に接続し
ている。そして、メモリ等１００の０ビット目の端子を
バス配線１６に、１ビット目の端子をバス配線１２に、
２ビット目の端子をバス配線１８に、３ビット目の端子
をバス配線１３に、４ビット目の端子をバス配線１１
に、５ビット目の端子をバス配線１５に、６ビット目の
端子をバス配線１７に、７ビット目の端子をバス配線１
４に接続する。
ス配線を用いて、横方向のバス配線２１〜２８を１層目
のバス配線を用いて形成している。メモリ等（図示せ
ず）の横方向の端子位置から、１層目のバス配線２１〜
２８を用いて横方向のバス配線を延し、スルーホールＢ
を介して縦方向の２層目のバス配線１１〜１８に接続し
ている。そして、メモリ等１００の０ビット目の端子を
バス配線１６に、１ビット目の端子をバス配線１２に、
２ビット目の端子をバス配線１８に、３ビット目の端子
をバス配線１３に、４ビット目の端子をバス配線１１
に、５ビット目の端子をバス配線１５に、６ビット目の
端子をバス配線１７に、７ビット目の端子をバス配線１
４に接続する。
【００２２】バス配線１１はスルーホールＢを介してバ
ス配線２１に接続し、バス配線１２はスルーホールＢを
介してバス配線２２に接続し、バス配線１３はスルーホ
ールＢを介してバス配線２３に接続し、バス配線１４は
スルーホールＢを介してバス配線２４に接続し、バス配
線１５はスルーホールＢを介してバス配線２５に接続
し、バス配線１６はスルーホールＢを介してバス配線２
６に接続し、バス配線１７はスルーホールＢを介してバ
ス配線２７に接続し、バス配線１８はスルーホールを介
してバス配線２８に接続している。
ス配線２１に接続し、バス配線１２はスルーホールＢを
介してバス配線２２に接続し、バス配線１３はスルーホ
ールＢを介してバス配線２３に接続し、バス配線１４は
スルーホールＢを介してバス配線２４に接続し、バス配
線１５はスルーホールＢを介してバス配線２５に接続
し、バス配線１６はスルーホールＢを介してバス配線２
６に接続し、バス配線１７はスルーホールＢを介してバ
ス配線２７に接続し、バス配線１８はスルーホールを介
してバス配線２８に接続している。
【００２３】従って、２層目のバス配線１１〜１８は右
から、１層目のバス配線２１〜２８は上から順に、２ビ
ット目，６ビット目，０ビット目，５ビット目，７ビッ
ト目，３ビット目，１ビット目，４ビット目と並んでい
る。つまり、バス配線の整列が取扱うデジタル信号のビ
ット順に対してランダムとなっている。
から、１層目のバス配線２１〜２８は上から順に、２ビ
ット目，６ビット目，０ビット目，５ビット目，７ビッ
ト目，３ビット目，１ビット目，４ビット目と並んでい
る。つまり、バス配線の整列が取扱うデジタル信号のビ
ット順に対してランダムとなっている。
【００２４】この場合、たとえバス配線のデータを観測
されたとしても、バス配線にメモリ等１００から接続し
た順番が分からない限り、どの順序でデータが並んでい
るか分からないので、バス配線上の内容を解析すること
は困難である。
されたとしても、バス配線にメモリ等１００から接続し
た順番が分からない限り、どの順序でデータが並んでい
るか分からないので、バス配線上の内容を解析すること
は困難である。
【００２５】〔実施例２〕図２は、本発明の第２の実施
例を示した図である。
例を示した図である。
【００２６】本実施例は、前記第１の実施例では、メモ
リ等の接続部分を観測されることで、バス配線のビット
順が解析されやすくなることを防止するものである。
リ等の接続部分を観測されることで、バス配線のビット
順が解析されやすくなることを防止するものである。
【００２７】本実施例では、メモリ等の接続部分に、少
なくともバス配線およびメモリ等との接続に用いられな
い配線の内、これらの配線より上層のメタル矩形配線層
Ｃを挿入したものである。この例では少なくとも３層ま
たは４層目のメタル配線のいずれか、または両方にメタ
ル矩形配線層Ｃを挿入するものである。
なくともバス配線およびメモリ等との接続に用いられな
い配線の内、これらの配線より上層のメタル矩形配線層
Ｃを挿入したものである。この例では少なくとも３層ま
たは４層目のメタル配線のいずれか、または両方にメタ
ル矩形配線層Ｃを挿入するものである。
【００２８】パタン解析技術を用いた場合、これらのバ
ス配線より上層に形成されているメタル矩形配線層が障
害となり、メモリ等からの出力とバス配線との接続部の
観測を困難とし、バス配線のビット順をこれらの接続部
の観測から推定することを困難とすることができる。
ス配線より上層に形成されているメタル矩形配線層が障
害となり、メモリ等からの出力とバス配線との接続部の
観測を困難とし、バス配線のビット順をこれらの接続部
の観測から推定することを困難とすることができる。
【００２９】〔実施例３〕図３は、本発明の第３の実施
例を示した図である。
例を示した図である。
【００３０】前記第２の実施例では、メモリ等の出力端
子部の信号と、バス配線上の信号とが観測されると、バ
ス配線との接続部を隠したとしても、メモリ等の端子と
の接続関係が解析できてしまう。この点を改良したのが
第３の実施例である本実施例では、従来メモリ等の端子
位置は、順番に０ビット目から７ビット目まで並んでい
るのを、メモリ等の内部配線を変更してその順番を上か
ら、２ビット目，６ビット目，０ビット目，５ビット
目，７ビット目，３ビット目，１ビット目，４ビット目
と変更したものである。そして、それぞれの端子を順に
２層目のバス配線１８，１７，１６，１５，１４，１
３，１２，１１に接続する。
子部の信号と、バス配線上の信号とが観測されると、バ
ス配線との接続部を隠したとしても、メモリ等の端子と
の接続関係が解析できてしまう。この点を改良したのが
第３の実施例である本実施例では、従来メモリ等の端子
位置は、順番に０ビット目から７ビット目まで並んでい
るのを、メモリ等の内部配線を変更してその順番を上か
ら、２ビット目，６ビット目，０ビット目，５ビット
目，７ビット目，３ビット目，１ビット目，４ビット目
と変更したものである。そして、それぞれの端子を順に
２層目のバス配線１８，１７，１６，１５，１４，１
３，１２，１１に接続する。
【００３１】以上のようにすると、ＬＳＩのパタンを観
測しても前記従来例と全く同等であるにも関わらず、バ
ス配線１１〜１８上には、左から４ビット目，１ビット
目，３ビット目，７ビット目，５ビット目，０ビット
目，６ビット目，２ビット目となっており、バス配線上
のデータを解析するのが困難とるすることができる。
測しても前記従来例と全く同等であるにも関わらず、バ
ス配線１１〜１８上には、左から４ビット目，１ビット
目，３ビット目，７ビット目，５ビット目，０ビット
目，６ビット目，２ビット目となっており、バス配線上
のデータを解析するのが困難とるすることができる。
【００３２】〔実施例４〕図４は、本発明の第４の実施
例を示した図である。
例を示した図である。
【００３３】前記第３の実施例ではメモリ内部で結線を
変更していたのに対し、本実施例では、メモリ内部の結
線は全く変更せず、メモリに格納するデータのビット位
置を変更することによリバス上のビット順序を変更する
ものである。この実施例は前述した実施例１〜３および
後述する実施例５〜７を組合せて実施することができる
ものである。
変更していたのに対し、本実施例では、メモリ内部の結
線は全く変更せず、メモリに格納するデータのビット位
置を変更することによリバス上のビット順序を変更する
ものである。この実施例は前述した実施例１〜３および
後述する実施例５〜７を組合せて実施することができる
ものである。
【００３４】この図の配線、メモリ等の端子位置は、前
記従来例と全く同じものであるのに対し、バス上のビッ
ト位置は順番には並ばないようにすることができる。
記従来例と全く同じものであるのに対し、バス上のビッ
ト位置は順番には並ばないようにすることができる。
【００３５】図４は、本実施例における、メモリ上への
データの格納方法を示している。
データの格納方法を示している。
【００３６】通常使用する場合には、メモリの０ビット
目の位置に、０ビット目のデータ、１ビット目の位置に
１ビット目のデータを格納する。同様に、全てのビット
のデータを格納する。本実施例では、メモリの０ビット
目の位置に２ビット目のデータ、１ビット目の位置に６
ビット目のデータ、２ビット目の位置に０ビット目のデ
ータ、３ビット目の位置に５ビット目のデータ、４ビッ
ト目の位置に７ビット目のデータ、５ビット目の位置に
３ビット目のデータ、６ビット目の位置に１ビット目の
データ、７ビット目の位置に４ビット目のデータを格納
する。また、メモリの０ビット目のデータは０ビット目
の端子、１ビット目のデータは１ビット目の端子に出力
される。他の端子もデータのビットが１か０かの値の点
で異なるが同様の関係である。
目の位置に、０ビット目のデータ、１ビット目の位置に
１ビット目のデータを格納する。同様に、全てのビット
のデータを格納する。本実施例では、メモリの０ビット
目の位置に２ビット目のデータ、１ビット目の位置に６
ビット目のデータ、２ビット目の位置に０ビット目のデ
ータ、３ビット目の位置に５ビット目のデータ、４ビッ
ト目の位置に７ビット目のデータ、５ビット目の位置に
３ビット目のデータ、６ビット目の位置に１ビット目の
データ、７ビット目の位置に４ビット目のデータを格納
する。また、メモリの０ビット目のデータは０ビット目
の端子、１ビット目のデータは１ビット目の端子に出力
される。他の端子もデータのビットが１か０かの値の点
で異なるが同様の関係である。
【００３７】以上のようにすると、マスクパタンは従来
例と全く同じであるにも関わらず、バス配線上のビット
位置を変更することができる。また、同時にメモリ内の
データの順序も変更することができるため、例えメモリ
内部を観測されたとしても、そのデータを解析すること
は困難となる。
例と全く同じであるにも関わらず、バス配線上のビット
位置を変更することができる。また、同時にメモリ内の
データの順序も変更することができるため、例えメモリ
内部を観測されたとしても、そのデータを解析すること
は困難となる。
【００３８】〔実施例５〕図５は、本発明の第５の実施
例を示した図である。
例を示した図である。
【００３９】本実施例では、２層目のバス配線１１，１
３，１４，１７、４層目のバス配線３２，３５，３６，
３８を縦方向のバス配線に用い、１層目のバス配線２
１，２３，２４，２６、３層目のバス配線４２，４５，
４７，４８を横方向のバス配線に用いている。そして、
４層目のバス配線３２と３層目のバス配線４２は３−４
層間のスルーホールＢを用いて接続している。他のバス
配線３５と４５、３８と４８も同様である。また、４層
目のバス配線３６と１層目のバス配線２６は、３−４層
間，２−３層間，１−２層間のスルーホールＢを用いて
接続している。また、この例では、バス配線のビット順
は前記実施例３または４と同等である。
３，１４，１７、４層目のバス配線３２，３５，３６，
３８を縦方向のバス配線に用い、１層目のバス配線２
１，２３，２４，２６、３層目のバス配線４２，４５，
４７，４８を横方向のバス配線に用いている。そして、
４層目のバス配線３２と３層目のバス配線４２は３−４
層間のスルーホールＢを用いて接続している。他のバス
配線３５と４５、３８と４８も同様である。また、４層
目のバス配線３６と１層目のバス配線２６は、３−４層
間，２−３層間，１−２層間のスルーホールＢを用いて
接続している。また、この例では、バス配線のビット順
は前記実施例３または４と同等である。
【００４０】通常、マニュアルプローバ等を用いてバス
配線に接触し、バス配線の電位を調べたり、バス配線に
ある信号を印加しようとした場合、パッシベーションや
層間膜等の絶縁性の膜が配線上または配線層間に形成さ
れているため、これらの膜を除去する必要がある。本実
施例のように、同じバス配線でも異る配線層を用いてい
ると、例えば３層メタル配線に接触させようとして膜を
除去したとしても、残りの１層メタル配線を用いた配線
層には接触することができない。また、１層メタル配線
に接触しようとしてさらに膜を除去すると、３層メタル
配線に対してもダメージを与えてしまい、内部の動作を
モニタしたり、信号を印加するのが困難になる。
配線に接触し、バス配線の電位を調べたり、バス配線に
ある信号を印加しようとした場合、パッシベーションや
層間膜等の絶縁性の膜が配線上または配線層間に形成さ
れているため、これらの膜を除去する必要がある。本実
施例のように、同じバス配線でも異る配線層を用いてい
ると、例えば３層メタル配線に接触させようとして膜を
除去したとしても、残りの１層メタル配線を用いた配線
層には接触することができない。また、１層メタル配線
に接触しようとしてさらに膜を除去すると、３層メタル
配線に対してもダメージを与えてしまい、内部の動作を
モニタしたり、信号を印加するのが困難になる。
【００４１】〔実施例６〕図６は、本発明の第６の実施
例を示した図である。
例を示した図である。
【００４２】本実施例は、第３の実施例と同じ構成であ
るが、メモリ等１００から縦方向へのバス配線１１〜１
８を結ぶバス配線１〜７を接続位置に関わらず同じ長さ
にした点と、縦方向の２層メタル配線とスルーホール
を、ボーダーレスコンタクト型のスルーホールＡ’を用
いて構成している点が異なる。
るが、メモリ等１００から縦方向へのバス配線１１〜１
８を結ぶバス配線１〜７を接続位置に関わらず同じ長さ
にした点と、縦方向の２層メタル配線とスルーホール
を、ボーダーレスコンタクト型のスルーホールＡ’を用
いて構成している点が異なる。
【００４３】ボーダーレスコンタクトは、通常のコンタ
クト、スルーホールと異なり、コンタクトホール、また
はスルーホールの回りに、通常の配線より幅の広い、合
わせ余裕を確保するためのメタルの矩形を不要とする技
術である。
クト、スルーホールと異なり、コンタクトホール、また
はスルーホールの回りに、通常の配線より幅の広い、合
わせ余裕を確保するためのメタルの矩形を不要とする技
術である。
【００４４】本ボーダーレスコンタクトを用いると、通
常のスルーホールのように、接続点に幅広の配線部分が
できないため、スルーホールの形成されている位置が比
較的分かりにくくできる。また、本実施例では、メモリ
等の端子からの配線を全て同じ長さとすることで、より
一層接続位置を特定することを困難にすることができ
る。
常のスルーホールのように、接続点に幅広の配線部分が
できないため、スルーホールの形成されている位置が比
較的分かりにくくできる。また、本実施例では、メモリ
等の端子からの配線を全て同じ長さとすることで、より
一層接続位置を特定することを困難にすることができ
る。
【００４５】〔実施例７〕図７は、本発明の第７の実施
例を示した図である。
例を示した図である。
【００４６】本実施例は、前記第６の実施例にさらに縦
方向と横方向のバス配線の折れ曲がり箇所もボーダーレ
スコンタクト型のスルーホールＢ’で構成し、さらに縦
方向と横方向の接続位置をかえることにより、縦方向と
横方向でバス配線のビット順が異るようにしたものであ
る。
方向と横方向のバス配線の折れ曲がり箇所もボーダーレ
スコンタクト型のスルーホールＢ’で構成し、さらに縦
方向と横方向の接続位置をかえることにより、縦方向と
横方向でバス配線のビット順が異るようにしたものであ
る。
【００４７】本実施例では、接続点をボーダーレスコン
タクトを用いて例示しているが、必ずしもボーダーレス
コンタクトで構成する必要はない。ただし、ボーダーレ
スコンタクトを用いたほうが配線が一様であり、より解
析を困難にすることができる。
タクトを用いて例示しているが、必ずしもボーダーレス
コンタクトで構成する必要はない。ただし、ボーダーレ
スコンタクトを用いたほうが配線が一様であり、より解
析を困難にすることができる。
【００４８】縦方向の２層目のバス配線１１は横方向の
１層目のバス配線２６に、１２は２１に、１３は２３
に、１４は２２に、１５は２８に、１６は２５に、１７
は２４に、１８は２７にそれぞれボーダーレスコンタク
トによるスルーホールＢ’を用いて接続されている。従
って、縦方向のバス配線１１〜１８ではビット順が左か
ら４，１，３，７，５，０，６，２ビット目になってい
るのに対し、横方向のバス配線２１〜２８は下から１，
７，３，６，０，４，２，５ビット目になっている。即
ち、縦方向と横方向でビット順が異っており、両者で読
み取られデータは異っているので、解析を困難にするこ
とができる。
１層目のバス配線２６に、１２は２１に、１３は２３
に、１４は２２に、１５は２８に、１６は２５に、１７
は２４に、１８は２７にそれぞれボーダーレスコンタク
トによるスルーホールＢ’を用いて接続されている。従
って、縦方向のバス配線１１〜１８ではビット順が左か
ら４，１，３，７，５，０，６，２ビット目になってい
るのに対し、横方向のバス配線２１〜２８は下から１，
７，３，６，０，４，２，５ビット目になっている。即
ち、縦方向と横方向でビット順が異っており、両者で読
み取られデータは異っているので、解析を困難にするこ
とができる。
【００４９】
【発明の効果】以上に示したように、本発明は、複数層
の配線層を有し、縦方向のバス配線と横方向のバス配線
が別の配線層を用いて形成され、別配線層とされた前記
縦方向のバス配線と横方向のバス配線がスルーホールを
用いて接続された半導体集積回路において、前記バス配
線の整列が取扱うデジタル信号のビット順に対してラン
ダムであるので、バス配線上のデータを何らかの方法で
読み取ろうとしても、ビット順が必ずしも一様ではない
ため、解析が困難になる。また、マニュアルプローバ等
でバスに接触してデータを解析したり、データを設定し
ようとしても、必ずしも全てのバス配線が同じ配線層を
用いていないため、同時に全てのバス配線を解析した
り、データを印加したりすることは困難である。
の配線層を有し、縦方向のバス配線と横方向のバス配線
が別の配線層を用いて形成され、別配線層とされた前記
縦方向のバス配線と横方向のバス配線がスルーホールを
用いて接続された半導体集積回路において、前記バス配
線の整列が取扱うデジタル信号のビット順に対してラン
ダムであるので、バス配線上のデータを何らかの方法で
読み取ろうとしても、ビット順が必ずしも一様ではない
ため、解析が困難になる。また、マニュアルプローバ等
でバスに接触してデータを解析したり、データを設定し
ようとしても、必ずしも全てのバス配線が同じ配線層を
用いていないため、同時に全てのバス配線を解析した
り、データを印加したりすることは困難である。
【００５０】また、縦方向のバス配線と横方向のバス配
線を接続するスルーホールの配列が取扱うデジタル信号
のビット順に対してランダムであるので、データの解析
が困難である。
線を接続するスルーホールの配列が取扱うデジタル信号
のビット順に対してランダムであるので、データの解析
が困難である。
【００５１】さらに、少なくとも縦方向のバス配線と横
方向のバス配線を接続するスルーホール領域が、さらに
上層にもうけたメタル矩形配線層によって覆われている
ので、パタンの解析をしようとしてもメタル矩形配線層
が邪魔になりパタンの解析が困難になる。
方向のバス配線を接続するスルーホール領域が、さらに
上層にもうけたメタル矩形配線層によって覆われている
ので、パタンの解析をしようとしてもメタル矩形配線層
が邪魔になりパタンの解析が困難になる。
【００５２】また、回路ブロックヘ直接入出力するバス
配線の整列が取扱うデジタル信号のビット順に対してラ
ンダムであるので、バス配線上のデータの解析が困難で
ある。
配線の整列が取扱うデジタル信号のビット順に対してラ
ンダムであるので、バス配線上のデータの解析が困難で
ある。
【００５３】さらに、縦方向のバス配線または横方向の
バス配線のいずれか一方または両方が、複数配線層を用
いて形成されているのでバス配線上のデータの解析が困
難である。
バス配線のいずれか一方または両方が、複数配線層を用
いて形成されているのでバス配線上のデータの解析が困
難である。
【００５４】また、前記スルーホールとしてボーダーレ
スコンタクト型のスルーホールが用いられており、か
つ、スルーホール地点よりさらにバス配線が延長されて
いるのでバス配線上のデータの解析が困難である。
スコンタクト型のスルーホールが用いられており、か
つ、スルーホール地点よりさらにバス配線が延長されて
いるのでバス配線上のデータの解析が困難である。
【００５５】さらに、縦方向と横方向のバス配線の折れ
曲がり箇所において、縦方向と横方向の両バス配線を接
続するスルーホール位置をランダムに配列することによ
り、縦方向と横方向でバス配線の整列順序か異なってい
るのでバス配線上のデータの解析が困難である。
曲がり箇所において、縦方向と横方向の両バス配線を接
続するスルーホール位置をランダムに配列することによ
り、縦方向と横方向でバス配線の整列順序か異なってい
るのでバス配線上のデータの解析が困難である。
【００５６】また、スルーホールにボーダーレスコンタ
クト型のスルーホールが用いられており、かつ、スルー
ホール地点よりさらにバス配線が延長されているので、
バス配線上のデータの解析が困難である。
クト型のスルーホールが用いられており、かつ、スルー
ホール地点よりさらにバス配線が延長されているので、
バス配線上のデータの解析が困難である。
【００５７】また、前記バス配線に接続される回路ブロ
ックを有し少なくとも一つがメモリ回路であり、かつ、
メモリ内のデータが取扱うデジタル信号に信号のビット
順にランダムに格納されているので、従来のハードウェ
アを変更することなく実現できる。
ックを有し少なくとも一つがメモリ回路であり、かつ、
メモリ内のデータが取扱うデジタル信号に信号のビット
順にランダムに格納されているので、従来のハードウェ
アを変更することなく実現できる。
【図１】本発明にかかる半導体集積回路のバス配線回路
の第１の実施例のバス配線方法を示す図である。
の第１の実施例のバス配線方法を示す図である。
【図２】第２の実施例のバス配線方法を示す図である。
【図３】第３の実施例のバス配線方法を示す図である。
【図４】第４の実施例のメモリの内容を示した図であ
る。
る。
【図５】第５の実施例のバス配線方法を示した図であ
る。
る。
【図６】第６の実施例のバス配線方法を示した図であ
る。
る。
【図７】第７の実施例のバス配線を示した図である。
【図８】ＩＣカード用ＬＳＩの概略とその中のバス配線
領域を示した図である。
領域を示した図である。
【図９】従来のバス配線方法を示した図である。
１〜８ バス配線 １１〜１８ バス配線 ２１〜２８ バス配線 ３２，３５，３，３８ バス配線 ４２，４５，４７，４８ バス配線 １００ 回路ブロック Ａ スルーホール Ｂ スルーホール Ｃ メタル矩形配線層 Ａ’ボーダーレスコンタクト型のスルーホール Ｂ’ボーダーレスコンタクト型のスルーホール
Claims (9)
- 【請求項１】 複数層の配線層を有し、縦方向のバス配
線と横方向のバス配線が別の配線層を用いて形成され、
別配線層とされた前記縦方向のバス配線と横方向のバス
配線がスルーホールを用いて接続された半導体集積回路
において、 前記バス配線の整列が取扱うデジタル信号のビット順に
対してランダムであることを特徴とする半導体集積回
路。 - 【請求項２】 縦方向のバス配線と横方向のバス配線を
接続するスルーホールの配列が取扱うデジタル信号のビ
ット順に対してランダムであることを特徴とする請求項
１に記載の半導体集積回路。 - 【請求項３】 少なくとも縦方向のバス配線と横方向の
バス配線を接続するスルーホール領域が、さらに上層に
もうけたメタル矩形配線層によって覆われていることを
特徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 回路ブロックヘ直接入出力するバス配線
の整列が取扱うデジタル信号のビット順に対してランダ
ムであることを特徴とする請求項１または２に記載の半
導体集積回路 - 【請求項５】 縦方向のバス配線または横方向のバス配
線のいずれか一方または両方が、複数配線層を用いて形
成されていることを特徴とする請求項１または２に記載
の半導体集積回路。 - 【請求項６】 前記スルーホールとしてボーダーレスコ
ンタクト型のスルーホールが用いられており、かつ、ス
ルーホール地点よりさらにバス配線が延長されているこ
とを特徴とする請求項２に記載の半導体集積回路。 - 【請求項７】 縦方向と横方向のバス配線の折れ曲がり
箇所において、縦方向と横方向の両バス配線を接続する
スルーホール位置をランダムに配列することにより、縦
方向と横方向でバス配線の整列順序が異なっていること
を特徴とする請求項２に記載の半導体集積回路。 - 【請求項８】 スルーホールにボーダーレスコンタクト
型のスルーホールが用いられており、かつ、スルーホー
ル地点よりさらにバス配線が延長されていることを特徴
とする請求項７に記載の半導体集積回路。 - 【請求項９】 前記バス配線に接続される回路ブロック
を有し少なくとも一つがメモリ回路であり、かつ、メモ
リ内のデータが取扱うデジタル信号に信号のビット順に
ランダムに格納されていることを特徴とする請求項１〜
８のいずれかに記載の半導体集積回路
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003598A JPH11238804A (ja) | 1998-02-23 | 1998-02-23 | 半導体集積回路 |
| EP98310514A EP0929040A3 (en) | 1997-12-25 | 1998-12-21 | Microprocessor with data randomizing |
| US09/219,953 US6526511B1 (en) | 1997-12-25 | 1998-12-23 | Apparatus and method for modifying microprocessor system at random and maintaining equivalent functionality in spite of modification, and the same microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003598A JPH11238804A (ja) | 1998-02-23 | 1998-02-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238804A true JPH11238804A (ja) | 1999-08-31 |
Family
ID=12569665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003598A Pending JPH11238804A (ja) | 1997-12-25 | 1998-02-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238804A (ja) |
-
1998
- 1998-02-23 JP JP4003598A patent/JPH11238804A/ja active Pending
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