JP2001223273A - 半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置 - Google Patents
半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置Info
- Publication number
- JP2001223273A JP2001223273A JP2000283359A JP2000283359A JP2001223273A JP 2001223273 A JP2001223273 A JP 2001223273A JP 2000283359 A JP2000283359 A JP 2000283359A JP 2000283359 A JP2000283359 A JP 2000283359A JP 2001223273 A JP2001223273 A JP 2001223273A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- pattern
- supply line
- avoidance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】接続周辺の配線領域を極力使用しないで先端同
士が重なり合う異電位配線を効率よく接続することがで
きる半導体集積回路の配線パターン設計方法を提供する
こと。 【解決手段】ステップ１２において、配線パターン２１
から異電位の配線３３，３４の先端同士が相対して重な
る部分を検出し、ステップ１３において、配線３４重な
る部分を切り取った回避パターン３３ｂ，３３ｃを生成
する。ステップ１４において、回避パターン３３ｂ，３
３ｃが配線条件を満足するか否かを検証し、その検証結
果に基づいてステップ１５において、配線条件を満足す
る回避パターン３３ｂ，３３ｃに基づく配線パターンを
作成する。
士が重なり合う異電位配線を効率よく接続することがで
きる半導体集積回路の配線パターン設計方法を提供する
こと。 【解決手段】ステップ１２において、配線パターン２１
から異電位の配線３３，３４の先端同士が相対して重な
る部分を検出し、ステップ１３において、配線３４重な
る部分を切り取った回避パターン３３ｂ，３３ｃを生成
する。ステップ１４において、回避パターン３３ｂ，３
３ｃが配線条件を満足するか否かを検証し、その検証結
果に基づいてステップ１５において、配線条件を満足す
る回避パターン３３ｂ，３３ｃに基づく配線パターンを
作成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
配線パターン作成方法及びその装置、その方法を実行す
るプログラムを記録した記録媒体、半導体集積回路装置
に関する。
配線パターン作成方法及びその装置、その方法を実行す
るプログラムを記録した記録媒体、半導体集積回路装置
に関する。
【０００２】近年、半導体集積回路の高密度化が進み、
特性を落とすことなくより集積度を上げることが要求さ
れ、モジュールやセルなどのパターンの効率的な配置方
法が必要となっている。これに伴い、チップのかなりの
面積を占める配線パターンについても、効率的な配線方
法が必要となっている。
特性を落とすことなくより集積度を上げることが要求さ
れ、モジュールやセルなどのパターンの効率的な配置方
法が必要となっている。これに伴い、チップのかなりの
面積を占める配線パターンについても、効率的な配線方
法が必要となっている。
【０００３】
【従来の技術】半導体集積回路装置の設計は、先ず、設
計作業により半導体基板上に形成する複数の必要なモジ
ュールを配置する領域を決定し、その各領域にそれぞれ
のモジュールを構成する多数の回路素子を配置する。次
に、配線設計作業により、各モジュール間でデータの授
受を行うための信号線の配線設計や、各モジュールに電
源を供給するための電源線の配線設計がある。
計作業により半導体基板上に形成する複数の必要なモジ
ュールを配置する領域を決定し、その各領域にそれぞれ
のモジュールを構成する多数の回路素子を配置する。次
に、配線設計作業により、各モジュール間でデータの授
受を行うための信号線の配線設計や、各モジュールに電
源を供給するための電源線の配線設計がある。
【０００４】配線設計は、同じ信号又は電源を供給する
ネット毎に行われる。そのため、同層にて互いに異なる
ネットの配線同士がじゃまになる場合がある。チップ内
配線の内、電源配線を例にすると、図１４のように、電
源ＶＤＤ，ＶＳＳをそれぞれ供給するために配線層ＬＢ
に設けられた配線７１，７２に対して配線層ＬＣの配線
７３，７４を接続する。この場合、配線層ＬＣにおいて
異電位である電源ＶＤＤ，ＶＳＳの配線７３，７４同士
がじゃまをして接続できなくなる。
ネット毎に行われる。そのため、同層にて互いに異なる
ネットの配線同士がじゃまになる場合がある。チップ内
配線の内、電源配線を例にすると、図１４のように、電
源ＶＤＤ，ＶＳＳをそれぞれ供給するために配線層ＬＢ
に設けられた配線７１，７２に対して配線層ＬＣの配線
７３，７４を接続する。この場合、配線層ＬＣにおいて
異電位である電源ＶＤＤ，ＶＳＳの配線７３，７４同士
がじゃまをして接続できなくなる。
【０００５】このような場合には、第１の方法として、
図１５に示すように、一方の配線７４を同じ層で折り曲
げた配線７４ａにて他方の配線７３を避ける形で配線７
２と接続する、又は逆に図１６に示すように、他方の配
線７３を折り曲げた配線７３ａにて一方の配線７４を避
ける形で配線７１と接続する。また、第２の方法とし
て、図１７に示すように、一方の配線７４ｂを配線層Ｌ
Ｂ，ＬＡに設けた配線７４ｃ，７４ｄを介して配線７２
と接続する、または逆に、図１８に示すように、一方の
配線７３ｂを配線層ＬＢ，ＬＡに設けた配線７３ｃ，７
３ｄを介して配線７１と接続する。或いは、上記第１及
び第２の方法を組み合わせる方法が用いられていた。
図１５に示すように、一方の配線７４を同じ層で折り曲
げた配線７４ａにて他方の配線７３を避ける形で配線７
２と接続する、又は逆に図１６に示すように、他方の配
線７３を折り曲げた配線７３ａにて一方の配線７４を避
ける形で配線７１と接続する。また、第２の方法とし
て、図１７に示すように、一方の配線７４ｂを配線層Ｌ
Ｂ，ＬＡに設けた配線７４ｃ，７４ｄを介して配線７２
と接続する、または逆に、図１８に示すように、一方の
配線７３ｂを配線層ＬＢ，ＬＡに設けた配線７３ｃ，７
３ｄを介して配線７１と接続する。或いは、上記第１及
び第２の方法を組み合わせる方法が用いられていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
方法では、実際に引かれた配線が必要とされる配線条件
に対して余裕がある（必要な電流容量の配線幅に比べて
実際に引かれた配線幅が太い）場合でも、接続近辺（他
の配線層を含む）の領域を余分に確保する必要があり、
そのために他の配線で使用できる領域が減少してしま
う。また、それでも周囲の配線領域に余裕がある場合は
よいが、既に引かれている他の電源配線や信号配線、セ
ルパターンなどによって回避するための領域が確保でき
ない場合は、結果的に結線できない状況となり、このよ
うな場合は、周辺のレイアウトを再度やり直さなければ
ならないため設計時間が長くなる上、チップ面積が増大
するという問題があった。
方法では、実際に引かれた配線が必要とされる配線条件
に対して余裕がある（必要な電流容量の配線幅に比べて
実際に引かれた配線幅が太い）場合でも、接続近辺（他
の配線層を含む）の領域を余分に確保する必要があり、
そのために他の配線で使用できる領域が減少してしま
う。また、それでも周囲の配線領域に余裕がある場合は
よいが、既に引かれている他の電源配線や信号配線、セ
ルパターンなどによって回避するための領域が確保でき
ない場合は、結果的に結線できない状況となり、このよ
うな場合は、周辺のレイアウトを再度やり直さなければ
ならないため設計時間が長くなる上、チップ面積が増大
するという問題があった。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は接続周辺の配線領域を極
力使用しないで先端同士が重なり合う異電位配線を効率
よく接続することができる半導体集積回路の配線パター
ン設計方法及びその装置、その方法を実行するプログラ
ムデータを記録した記録媒体、半導体集積回路装置を提
供することにある。
れたものであって、その目的は接続周辺の配線領域を極
力使用しないで先端同士が重なり合う異電位配線を効率
よく接続することができる半導体集積回路の配線パター
ン設計方法及びその装置、その方法を実行するプログラ
ムデータを記録した記録媒体、半導体集積回路装置を提
供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、複数電位を扱う半導体集
積回路の配線パターン作成方法であって、配線パターン
から異電位配線の先端同士が相対して重なる部分を検出
するステップと、前記配線のうちの１つから前記重なる
部分を切り取った回避パターンを生成するステップと、
を含む。これにより、重なり合う配線周辺の配線領域を
使用しないで配線を接続することができる。
め、請求項１に記載の発明は、複数電位を扱う半導体集
積回路の配線パターン作成方法であって、配線パターン
から異電位配線の先端同士が相対して重なる部分を検出
するステップと、前記配線のうちの１つから前記重なる
部分を切り取った回避パターンを生成するステップと、
を含む。これにより、重なり合う配線周辺の配線領域を
使用しないで配線を接続することができる。
【０００９】請求項２に記載の発明のように、前記回避
パターンが配線条件を満足するか否かを検証するステッ
プと、前記検証結果に基づいて、配線条件を満足する回
避パターンに基づいて配線パターンを作成するステップ
と、を含む。これにより、パターンの修正が少なくな
り、設計時間の増大を抑えることができる。
パターンが配線条件を満足するか否かを検証するステッ
プと、前記検証結果に基づいて、配線条件を満足する回
避パターンに基づいて配線パターンを作成するステップ
と、を含む。これにより、パターンの修正が少なくな
り、設計時間の増大を抑えることができる。
【００１０】請求項３に記載の発明のように、前記回避
パターンが配線条件を満足しない場合に別の回避パター
ンがあるか否かを判断するステップを含み、前記別の回
避パターンがある場合には前記回避パターンを作成する
ステップにおいて別の回避パターンを作成する。
パターンが配線条件を満足しない場合に別の回避パター
ンがあるか否かを判断するステップを含み、前記別の回
避パターンがある場合には前記回避パターンを作成する
ステップにおいて別の回避パターンを作成する。
【００１１】請求項４に記載の発明のように、前記別の
回避パターンがない場合に前記重なる配線パターンのう
ちの１つを折り曲げることにより、または前記重なる配
線パターンが属する層とは異なる層へ配線パターンを形
成することにより他の配線を回避するパターンを作成す
るステップを含む。これにより、配線が未接続になるの
を防ぐ。
回避パターンがない場合に前記重なる配線パターンのう
ちの１つを折り曲げることにより、または前記重なる配
線パターンが属する層とは異なる層へ配線パターンを形
成することにより他の配線を回避するパターンを作成す
るステップを含む。これにより、配線が未接続になるの
を防ぐ。
【００１２】請求項５に記載の発明のように、前記回避
パターンを作成するステップにおいて、前記相対する配
線のうちより太い一方の配線から重なる部分を含む領域
を切り取って回避パターンを作成する。
パターンを作成するステップにおいて、前記相対する配
線のうちより太い一方の配線から重なる部分を含む領域
を切り取って回避パターンを作成する。
【００１３】請求項６に記載の発明のように、前記領域
を、重なる部分に予め設計基準で決められた配線同士で
必要となる間隔分を付加して決定する。これにより、切
り取られた配線と切り取る配線とが設計違反になるのを
防ぐ。
を、重なる部分に予め設計基準で決められた配線同士で
必要となる間隔分を付加して決定する。これにより、切
り取られた配線と切り取る配線とが設計違反になるのを
防ぐ。
【００１４】請求項７に記載の発明のように、前記回避
パターンを作成するステップにおいて、一方の配線を複
数に分岐させて他方の配線との重なり部分を減らすこと
で切り取る領域を減少させる。これにより、領域の切り
取りを可能にし、領域分切り取られる配線が配線条件違
反となるのを防ぐ。
パターンを作成するステップにおいて、一方の配線を複
数に分岐させて他方の配線との重なり部分を減らすこと
で切り取る領域を減少させる。これにより、領域の切り
取りを可能にし、領域分切り取られる配線が配線条件違
反となるのを防ぐ。
【００１５】請求項８に記載の発明は、複数電位を扱う
半導体集積回路の配線パターン作成装置であって、配線
パターンから異電位配線の先端同士が相対して重なる部
分を検出する重なりパターン検出手段と、前記配線のう
ちの１つから前記重なる部分を切り取った回避パターン
を生成する回避パターン発生手段と、を含む。
半導体集積回路の配線パターン作成装置であって、配線
パターンから異電位配線の先端同士が相対して重なる部
分を検出する重なりパターン検出手段と、前記配線のう
ちの１つから前記重なる部分を切り取った回避パターン
を生成する回避パターン発生手段と、を含む。
【００１６】請求項９に記載の発明は、複数電位を扱う
半導体集積回路の配線パターンを作成するプログラムデ
ータを記録したコンピュータ読み取り可能な記録媒体で
あって、前記プログラムは、配線パターンから異電位配
線の先端同士が相対して重なる部分を検出するステップ
と、前記配線のうちの１つから前記重なる部分を切り取
った回避パターンを生成するステップと、を含む方法を
実行する。
半導体集積回路の配線パターンを作成するプログラムデ
ータを記録したコンピュータ読み取り可能な記録媒体で
あって、前記プログラムは、配線パターンから異電位配
線の先端同士が相対して重なる部分を検出するステップ
と、前記配線のうちの１つから前記重なる部分を切り取
った回避パターンを生成するステップと、を含む方法を
実行する。
【００１７】請求項１０に記載の発明は、半導体集積回
路装置は、第１の電源配線と、前記第１の電源配線と平
行に走り前記第１の電源配線とは異なる電源種の第２の
電源配線と、前記第２の電源配線を横切り前記第１の電
源配線にビアホールを介し接続する前記第１の電源配線
と同じ電源種の第３の電源配線と、前記第１の電源配線
を横切り前記第２の電源配線にビアホールを介し接続す
る前記第２の電源配線と同じ電源種の第４の電源配線と
を有し、前記第４の電源配線は複数に枝分かれした先端
部を有し、前記先端部において前記第２の電源配線と接
続し、前記複数の先端部間の隙間において前記第３の電
源配線が前記第１の電源配線と接続されている。このよ
うに、重なり合う配線周辺の配線領域を使用しないで配
線が接続され、チップ面積は増大しない。
路装置は、第１の電源配線と、前記第１の電源配線と平
行に走り前記第１の電源配線とは異なる電源種の第２の
電源配線と、前記第２の電源配線を横切り前記第１の電
源配線にビアホールを介し接続する前記第１の電源配線
と同じ電源種の第３の電源配線と、前記第１の電源配線
を横切り前記第２の電源配線にビアホールを介し接続す
る前記第２の電源配線と同じ電源種の第４の電源配線と
を有し、前記第４の電源配線は複数に枝分かれした先端
部を有し、前記先端部において前記第２の電源配線と接
続し、前記複数の先端部間の隙間において前記第３の電
源配線が前記第１の電源配線と接続されている。このよ
うに、重なり合う配線周辺の配線領域を使用しないで配
線が接続され、チップ面積は増大しない。
【００１８】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図９に従って説明する。図２は、本実施
形態の配線パターン作成装置のハードウエア構成を概略
的に示すブロック図である。
の形態を図１〜図９に従って説明する。図２は、本実施
形態の配線パターン作成装置のハードウエア構成を概略
的に示すブロック図である。
【００１９】配線パターン作成装置１は、中央処理装置
（以下、ＣＰＵという）２と、それに接続された入出力
装置３，補助記憶装置４，主記憶装置５を含む。入出力
装置３は、ユーザからの要求や指示，パラメータの入力
等に用いるキーボード，マウス装置（図示せず）等の入
力装置と、パターン画像，処理結果，等の表示に用いる
ＶＤＴ，モニタ，プリンタ等の出力装置を含む。
（以下、ＣＰＵという）２と、それに接続された入出力
装置３，補助記憶装置４，主記憶装置５を含む。入出力
装置３は、ユーザからの要求や指示，パラメータの入力
等に用いるキーボード，マウス装置（図示せず）等の入
力装置と、パターン画像，処理結果，等の表示に用いる
ＶＤＴ，モニタ，プリンタ等の出力装置を含む。
【００２０】補助記憶装置４は、通常、磁気補助記憶装
置、光補助記憶装置、光補助記憶装置等であり、これに
は図１に示す配線パターン作成処理のためのプログラム
データ及びデータが格納され、ＣＰＵ２は、入出力装置
３の操作に応答して起動し、図１のステップに従って配
線パターン作成処理を実行する。
置、光補助記憶装置、光補助記憶装置等であり、これに
は図１に示す配線パターン作成処理のためのプログラム
データ及びデータが格納され、ＣＰＵ２は、入出力装置
３の操作に応答して起動し、図１のステップに従って配
線パターン作成処理を実行する。
【００２１】主記憶装置５は、補助記憶装置４に比べ高
速なアクセスを提供するが、容量が小さい。従って、Ｃ
ＰＵ２は、処理過程のサイズの小さいデータ、又は一時
的なデータを高速アクセスする目的で主記憶装置５を用
いる。
速なアクセスを提供するが、容量が小さい。従って、Ｃ
ＰＵ２は、処理過程のサイズの小さいデータ、又は一時
的なデータを高速アクセスする目的で主記憶装置５を用
いる。
【００２２】配線パターン作成処理のためのプログラム
データは、記録媒体６を用いて提供される。記録媒体６
は、フレキシブルディスク、ＣＤ−ＲＯＭ、ハードディ
スク、メモリカード、ＲＯＭ、パンチカード、テープ等
のコンピュータ読み取り可能な媒体である。
データは、記録媒体６を用いて提供される。記録媒体６
は、フレキシブルディスク、ＣＤ−ＲＯＭ、ハードディ
スク、メモリカード、ＲＯＭ、パンチカード、テープ等
のコンピュータ読み取り可能な媒体である。
【００２３】尚、記録媒体６には、通信媒体を介して提
供されるプログラムデータを格納した他の計算機の主記
憶装置（主記憶装置等）、補助記憶装置（補助記憶装
置）やその計算機にて読み取られる可搬型媒体を含む。
更に、コンピュータによって直接実行可能なプログラム
を記録した記録媒体だけでなく、いったん他の記録媒体
（ハードディスク等）にインストールすることによって
実行可能となるようなプログラムを記録した記録媒体
や、暗号化されたり、圧縮されたりしたプログラムを記
録した記録媒体も含む。
供されるプログラムデータを格納した他の計算機の主記
憶装置（主記憶装置等）、補助記憶装置（補助記憶装
置）やその計算機にて読み取られる可搬型媒体を含む。
更に、コンピュータによって直接実行可能なプログラム
を記録した記録媒体だけでなく、いったん他の記録媒体
（ハードディスク等）にインストールすることによって
実行可能となるようなプログラムを記録した記録媒体
や、暗号化されたり、圧縮されたりしたプログラムを記
録した記録媒体も含む。
【００２４】提供されたプログラムデータは、記録媒体
６から一旦補助記憶装置４にコピーまたはインストール
後に主記憶装置５にロードされ、または記録媒体６から
直接主記憶装置５にロードされ実行する。また、通信媒
体を介して接続される他の計算機に格納されて提供され
た場合も、他の装置から通信媒体を介して受信後に補助
記憶装置４にコピーまたはインストールされ、主記憶装
置５にロードされ実行するものである。
６から一旦補助記憶装置４にコピーまたはインストール
後に主記憶装置５にロードされ、または記録媒体６から
直接主記憶装置５にロードされ実行する。また、通信媒
体を介して接続される他の計算機に格納されて提供され
た場合も、他の装置から通信媒体を介して受信後に補助
記憶装置４にコピーまたはインストールされ、主記憶装
置５にロードされ実行するものである。
【００２５】次に、配線パターン作成処理を図１のフロ
ーチャートに従って説明する。ステップ１１は配線パタ
ーン発生処理（配線パターン発生手段）であり、図２の
ＣＰＵ２は、図示しない論理設計データ及びモジュール
の配置データに基づいて電源配線及び信号配線の配線パ
ターンを発生させ、その配線パターンデータを補助記憶
装置４のファイル２１に格納する。
ーチャートに従って説明する。ステップ１１は配線パタ
ーン発生処理（配線パターン発生手段）であり、図２の
ＣＰＵ２は、図示しない論理設計データ及びモジュール
の配置データに基づいて電源配線及び信号配線の配線パ
ターンを発生させ、その配線パターンデータを補助記憶
装置４のファイル２１に格納する。
【００２６】ステップ１２は重なりパターン検出処理
（重なりパターン検出手段）であり、ＣＰＵ２は、ファ
イル２１から配線パターンデータを入力し、その配線パ
ターンにおいて異電位配線の先端同士が相対して重なる
部分を検出する。異電位配線は、異なる電位を供給する
ための電源配線、異なる信号を伝達するための信号配線
を含む。
（重なりパターン検出手段）であり、ＣＰＵ２は、ファ
イル２１から配線パターンデータを入力し、その配線パ
ターンにおいて異電位配線の先端同士が相対して重なる
部分を検出する。異電位配線は、異なる電位を供給する
ための電源配線、異なる信号を伝達するための信号配線
を含む。
【００２７】ステップ１３は回避パターン作成処理（回
避パターン作成手段）であり、ＣＰＵ２は、第１の方法
として、検出した個々の重なり部分に対して、重なりを
回避するために相対する配線の内より太い一方の配線か
ら重なる部分を切り取った回避パターンを作成し、その
回避パターンを主記憶装置５のファイル２２に格納す
る。尚、このファイル２２は、補助記憶装置４に作成し
ても良い。
避パターン作成手段）であり、ＣＰＵ２は、第１の方法
として、検出した個々の重なり部分に対して、重なりを
回避するために相対する配線の内より太い一方の配線か
ら重なる部分を切り取った回避パターンを作成し、その
回避パターンを主記憶装置５のファイル２２に格納す
る。尚、このファイル２２は、補助記憶装置４に作成し
ても良い。
【００２８】ステップ１４は配線条件検証処理（配線条
件検証手段）であり、ＣＰＵ２は、ステップ１３におい
て作成した回避パターンが、この部分で受け持つ配線と
して必要な条件を満たしているか否かを検証する。この
検証には、電流密度、電圧ドロップ、ＶＩＡ面積、容量
値、抵抗値、電流量を、配線の条件（電源配線、信号速
度等）によって個々或いは必要に応じて組み合わせによ
り検証する。ＣＰＵ２は、この検証結果に基づいて、必
要な条件を満たしていると判断すると、ステップ１４か
らステップ１５に進む。
件検証手段）であり、ＣＰＵ２は、ステップ１３におい
て作成した回避パターンが、この部分で受け持つ配線と
して必要な条件を満たしているか否かを検証する。この
検証には、電流密度、電圧ドロップ、ＶＩＡ面積、容量
値、抵抗値、電流量を、配線の条件（電源配線、信号速
度等）によって個々或いは必要に応じて組み合わせによ
り検証する。ＣＰＵ２は、この検証結果に基づいて、必
要な条件を満たしていると判断すると、ステップ１４か
らステップ１５に進む。
【００２９】ステップ１５は配線先端加工処理（配線先
端加工手段）であり、ＣＰＵ２は、ファイル２２に格納
した回避パターンデータに基づいて、実際に切り取って
作成した配線パターンをファイル２３に格納する。従っ
て、ステップ１３において作成した回避パターンは、検
証の為に一時的に作成するものであり、この回避パター
ンが配線条件を満たしていない場合には元の配線パター
ン（ファイル２１のパターンデータ）から容易に回避パ
ターン作成を再実行することができる。
端加工手段）であり、ＣＰＵ２は、ファイル２２に格納
した回避パターンデータに基づいて、実際に切り取って
作成した配線パターンをファイル２３に格納する。従っ
て、ステップ１３において作成した回避パターンは、検
証の為に一時的に作成するものであり、この回避パター
ンが配線条件を満たしていない場合には元の配線パター
ン（ファイル２１のパターンデータ）から容易に回避パ
ターン作成を再実行することができる。
【００３０】一方、ステップ１３において作成した回避
パターンが配線条件を満たしていないとステップ１４に
て判断した場合、ＣＰＵ２は、ステップ１４からステッ
プ１６に進む。
パターンが配線条件を満たしていないとステップ１４に
て判断した場合、ＣＰＵ２は、ステップ１４からステッ
プ１６に進む。
【００３１】ステップ１６は判定処理（判定手段）であ
り、ＣＰＵ２は、他の回避パターンが作成可能か否かを
判定する。この回避パターンを作成する第２の方法とし
て、相対する配線の幅に差が少ないような場合で、一方
の配線と重なる部分を切り取ることによって必要な配線
条件を満たせない場合に、その一方の配線を複数に分割
して個々の配線を細くする（従って、各配線幅の合計は
元の配線幅とほぼ等しい）。これにより、相対する電源
配線の配線幅の差を確保し、切り取っても必要な配線条
件を満たせるようにする。
り、ＣＰＵ２は、他の回避パターンが作成可能か否かを
判定する。この回避パターンを作成する第２の方法とし
て、相対する配線の幅に差が少ないような場合で、一方
の配線と重なる部分を切り取ることによって必要な配線
条件を満たせない場合に、その一方の配線を複数に分割
して個々の配線を細くする（従って、各配線幅の合計は
元の配線幅とほぼ等しい）。これにより、相対する電源
配線の配線幅の差を確保し、切り取っても必要な配線条
件を満たせるようにする。
【００３２】尚、この場合、他方の配線が配線条件を満
たすことができれば、分割した各配線の配線幅は適宜変
更しても良い。例えば、分割した全ての配線の配線幅を
等しくする。また、他方の配線と重なる部分の配線幅の
みを他の分割した配線の配線幅よりも細く（又は太く）
する。
たすことができれば、分割した各配線の配線幅は適宜変
更しても良い。例えば、分割した全ての配線の配線幅を
等しくする。また、他方の配線と重なる部分の配線幅の
みを他の分割した配線の配線幅よりも細く（又は太く）
する。
【００３３】ＣＰＵ２は、この第２の方法等による回避
パターンの作成が可能であると判断すると、ステップ１
６からステップ１３に戻り、その方法によって回避パタ
ーンを作成する。
パターンの作成が可能であると判断すると、ステップ１
６からステップ１３に戻り、その方法によって回避パタ
ーンを作成する。
【００３４】一方、ステップ１６において他の回避パタ
ーンがないと判断すると、ＣＰＵ２は、ステップ１６か
らステップ１７に進む。このステップ１７は従来の回避
処理（回避手段）であり、ＣＰＵ２は、従来の方法によ
り重なりを回避するための配線パターンを作成し、その
配線パターンデータをファイル２３に格納する。
ーンがないと判断すると、ＣＰＵ２は、ステップ１６か
らステップ１７に進む。このステップ１７は従来の回避
処理（回避手段）であり、ＣＰＵ２は、従来の方法によ
り重なりを回避するための配線パターンを作成し、その
配線パターンデータをファイル２３に格納する。
【００３５】次に、上記のように構成された配線パター
ン作成装置（配線パターン作成処理）の作用を図３〜図
９に従って説明する。例えば、図３に示すように、配線
層ＬＢに第２の電源配線としての配線３１と第１の電源
配線としての配線３２が形成され、それらに対して、配
線層ＬＣに形成する第４の電源配線としての配線３３と
第３の電源配線としての配線３４をそれぞれ接続する。
配線３１，３３は電源ＶＤＤを供給し、配線３２，３４
は配線３１，３３と異なる種類の電源ＶＳＳを供給す
る。そして、配線３３と配線３４の先端同士が相対して
重なる。
ン作成装置（配線パターン作成処理）の作用を図３〜図
９に従って説明する。例えば、図３に示すように、配線
層ＬＢに第２の電源配線としての配線３１と第１の電源
配線としての配線３２が形成され、それらに対して、配
線層ＬＣに形成する第４の電源配線としての配線３３と
第３の電源配線としての配線３４をそれぞれ接続する。
配線３１，３３は電源ＶＤＤを供給し、配線３２，３４
は配線３１，３３と異なる種類の電源ＶＳＳを供給す
る。そして、配線３３と配線３４の先端同士が相対して
重なる。
【００３６】この場合、異電位の配線３３，３４が重な
るため、図４に示すように、両配線３３，３４が重なる
部分に対して、設計基準で決められた配線同士で必要と
なる間隔分を付加した領域３５を決定する。
るため、図４に示すように、両配線３３，３４が重なる
部分に対して、設計基準で決められた配線同士で必要と
なる間隔分を付加した領域３５を決定する。
【００３７】次に、配線幅の広い配線３３から先に決定
した領域３５を切り取り、図５に示すように、元の配線
幅を持つ第１配線３３ａと、その配線３３ａの先端（図
の右端）から接続する配線３１まで延びる第２及び第３
配線３３ｂ，３３ｃとからなる回避パターンを作成す
る。この回避パターンには、配線３１と第２及び第３配
線３３ｂ，３３ｃを接続するための複数のビアホールＶ
１を含む。
した領域３５を切り取り、図５に示すように、元の配線
幅を持つ第１配線３３ａと、その配線３３ａの先端（図
の右端）から接続する配線３１まで延びる第２及び第３
配線３３ｂ，３３ｃとからなる回避パターンを作成す
る。この回避パターンには、配線３１と第２及び第３配
線３３ｂ，３３ｃを接続するための複数のビアホールＶ
１を含む。
【００３８】そして、作成した両配線３３ｂ，３３ｃ及
び複数のビアホールＶ１が電源配線条件を満たしている
かを所定の検証方法を用いて検証する。この第２及び第
３配線３３ｂ，３３ｃが電源配線条件を満たしている場
合、この形状で電源配線を確定し、実際に配線３３ａ〜
３３ｃ及び複数のビアホールＶ１を作成すると共に、配
線３４をビアホールＶ２により配線３４を下層の配線３
２に接続する（図６参照）。
び複数のビアホールＶ１が電源配線条件を満たしている
かを所定の検証方法を用いて検証する。この第２及び第
３配線３３ｂ，３３ｃが電源配線条件を満たしている場
合、この形状で電源配線を確定し、実際に配線３３ａ〜
３３ｃ及び複数のビアホールＶ１を作成すると共に、配
線３４をビアホールＶ２により配線３４を下層の配線３
２に接続する（図６参照）。
【００３９】一方、作成した両配線３３ｂ，３３ｃ及び
複数のビアホールＶ１が電源配線条件を満たしていない
（例えば、両配線３３ｂ，３３ｃが電流密度を満たして
いない、又は複数のビアホールＶ１の合計面積がＶＩＡ
面積を満足していない、等の理由により）場合、他の回
避パターンが存在するか否かを判断し、存在する場合に
はその回避パターンを作成して電源配線条件を検証す
る。
複数のビアホールＶ１が電源配線条件を満たしていない
（例えば、両配線３３ｂ，３３ｃが電流密度を満たして
いない、又は複数のビアホールＶ１の合計面積がＶＩＡ
面積を満足していない、等の理由により）場合、他の回
避パターンが存在するか否かを判断し、存在する場合に
はその回避パターンを作成して電源配線条件を検証す
る。
【００４０】そして、他の回避パターンが存在しない場
合、図９に示すように、従来方法（図では第１の従来方
法）にて一方の配線３４を折り曲げた配線３４ａを作成
し、これをビアホールＶ２にて配線３２と接続する。そ
して、他方の配線３３は、電源配線条件を満たす（例え
ば、ＶＩＡ面積を満足していない場合は図９に示すよう
にビアホールＶ１の数を増やす）ようにして配線３３と
配線３１を接続する。これにより、電源配線が条件違反
となること及び電源配線が未接続になることを防ぐ。
尚、従来方法として第２の方法、又は第１の方法と第２
の方法を組み合わせて実施してもよい。
合、図９に示すように、従来方法（図では第１の従来方
法）にて一方の配線３４を折り曲げた配線３４ａを作成
し、これをビアホールＶ２にて配線３２と接続する。そ
して、他方の配線３３は、電源配線条件を満たす（例え
ば、ＶＩＡ面積を満足していない場合は図９に示すよう
にビアホールＶ１の数を増やす）ようにして配線３３と
配線３１を接続する。これにより、電源配線が条件違反
となること及び電源配線が未接続になることを防ぐ。
尚、従来方法として第２の方法、又は第１の方法と第２
の方法を組み合わせて実施してもよい。
【００４１】図７は上記の方法を用いて設計した電源配
線を持つ半導体集積回路装置の平面図である。半導体集
積回路装置４０は、チップの周辺に沿ってＩＣ外部との
信号インターフェイス（Ｉ／Ｆ）を行うためのＩ／Ｏセ
ル４１が配列され、それらの内部にマクロ４２及び内部
セル（図示せず）が配置されている。また、所定のＩ／
Ｏセルからマクロ４２及び内部セルへ電源を供給する複
数種類の電源配線が形成されている。尚、図において、
配線層の異なる各電源配線は配線層の違いを異なるハッ
チングにて示しており、また配線層が異なる電源配線は
図示しないビアホールを介して接続されている。
線を持つ半導体集積回路装置の平面図である。半導体集
積回路装置４０は、チップの周辺に沿ってＩＣ外部との
信号インターフェイス（Ｉ／Ｆ）を行うためのＩ／Ｏセ
ル４１が配列され、それらの内部にマクロ４２及び内部
セル（図示せず）が配置されている。また、所定のＩ／
Ｏセルからマクロ４２及び内部セルへ電源を供給する複
数種類の電源配線が形成されている。尚、図において、
配線層の異なる各電源配線は配線層の違いを異なるハッ
チングにて示しており、また配線層が異なる電源配線は
図示しないビアホールを介して接続されている。
【００４２】図８は図７の一部拡大図である。チップ上
には、図の縦方向と横方向に沿って延びるように複数の
電源配線が形成されている。尚、図７及び図８におい
て、配線が接続されていないＩ／Ｏセルは、実際には信
号配線が接続されているが、図面が煩雑になるためこれ
らを省略してある。
には、図の縦方向と横方向に沿って延びるように複数の
電源配線が形成されている。尚、図７及び図８におい
て、配線が接続されていないＩ／Ｏセルは、実際には信
号配線が接続されているが、図面が煩雑になるためこれ
らを省略してある。
【００４３】これら電源配線のうち、点線で囲む部分
に、上記の配線パターン作成処理により作成された回避
パターンが形成されている。即ち、図の縦方向に沿って
延びるように第１電源配線（第１の電源配線）４３と、
その電源配線４３と平行に走る第２電源配線（第２の電
源配線）４４が形成されている。これらに対して、第２
電源配線４４を横切り第１電源配線４３に図示しないビ
アホールを介して接続される第３電源配線（第３の電源
配線）４５と、第１電源配線４３を横切り第２電源配線
４４に図示しないビアホールを介して接続される第４電
源配線（第４の電源配線）４６が形成されている。
に、上記の配線パターン作成処理により作成された回避
パターンが形成されている。即ち、図の縦方向に沿って
延びるように第１電源配線（第１の電源配線）４３と、
その電源配線４３と平行に走る第２電源配線（第２の電
源配線）４４が形成されている。これらに対して、第２
電源配線４４を横切り第１電源配線４３に図示しないビ
アホールを介して接続される第３電源配線（第３の電源
配線）４５と、第１電源配線４３を横切り第２電源配線
４４に図示しないビアホールを介して接続される第４電
源配線（第４の電源配線）４６が形成されている。
【００４４】第４電源配線４６は、複数に枝分かれした
先端部を有し、その先端部において第２電源配線４４と
接続されている。そして、複数の先端部間の隙間におい
て第３電源配線４５が第１電源配線４３と接続されてい
る。
先端部を有し、その先端部において第２電源配線４４と
接続されている。そして、複数の先端部間の隙間におい
て第３電源配線４５が第１電源配線４３と接続されてい
る。
【００４５】同様に、第２電源配線４４と平行に走る第
５電源配線（第１の電源配線）４７に対して、その第２
電源配線４４を横切り図示しないビアホールを介して接
続される第６電源配線（第３の電源配線）４８と、第５
電源配線４７を横切り第２電源配線４４と図示しないビ
アホールを介して接続される第７電源配線（第４の電源
配線）４９が形成されている。
５電源配線（第１の電源配線）４７に対して、その第２
電源配線４４を横切り図示しないビアホールを介して接
続される第６電源配線（第３の電源配線）４８と、第５
電源配線４７を横切り第２電源配線４４と図示しないビ
アホールを介して接続される第７電源配線（第４の電源
配線）４９が形成されている。
【００４６】第７電源配線４９は、複数に枝分かれした
先端部を有し、その先端部において第２電源配線４４と
接続されている。そして、複数の先端部間の隙間におい
て第６電源配線４８が第５電源配線４７と接続されてい
る。
先端部を有し、その先端部において第２電源配線４４と
接続されている。そして、複数の先端部間の隙間におい
て第６電源配線４８が第５電源配線４７と接続されてい
る。
【００４７】このように、第４及び第７電源配線４６，
４９の配線幅で、その第４及び第７電源配線４６，４９
と第３及び第６電源配線４５，４８がそれぞれ第２電源
配線４４と第１及び第５電源配線４３，４７に接続され
ている。従って、チップ面積が増大せず、他の配線層を
利用する必要がない。
４９の配線幅で、その第４及び第７電源配線４６，４９
と第３及び第６電源配線４５，４８がそれぞれ第２電源
配線４４と第１及び第５電源配線４３，４７に接続され
ている。従って、チップ面積が増大せず、他の配線層を
利用する必要がない。
【００４８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ステップ１２において、配線パターンから異電位
の配線３３，３４の先端同士が相対して重なる部分を検
出し、ステップ１３において、配線３３から配線３４が
重なる部分を切り取った回避パターン３３ａ，３３ｂ，
３３ｃを生成するようにした。その結果、重なり合う配
線周辺の配線領域を使用しないで配線３３，３４を配線
３１，３２に接続することができる。
ば、以下の効果を奏する。 （１）ステップ１２において、配線パターンから異電位
の配線３３，３４の先端同士が相対して重なる部分を検
出し、ステップ１３において、配線３３から配線３４が
重なる部分を切り取った回避パターン３３ａ，３３ｂ，
３３ｃを生成するようにした。その結果、重なり合う配
線周辺の配線領域を使用しないで配線３３，３４を配線
３１，３２に接続することができる。
【００４９】（２）ステップ１４において、回避パター
ン３３ａ〜３３ｃが配線条件を満足するか否かを検証
し、その検証結果に基づいてステップ１５において、配
線条件を満足する回避パターン３３ａ〜３３ｃに基づく
配線パターンを作成するようにした。その結果、パター
ンの修正が少なくなり、設計時間の増大を抑えることが
できる。
ン３３ａ〜３３ｃが配線条件を満足するか否かを検証
し、その検証結果に基づいてステップ１５において、配
線条件を満足する回避パターン３３ａ〜３３ｃに基づく
配線パターンを作成するようにした。その結果、パター
ンの修正が少なくなり、設計時間の増大を抑えることが
できる。
【００５０】（３）ステップ１７において、別の回避パ
ターンがない場合に従来方法によって重なる配線パター
ンのうちの１つを折り曲げて他の配線を回避するパター
ンを作成するようにした。その結果、配線が未接続にな
るのを防ぐことができる。
ターンがない場合に従来方法によって重なる配線パター
ンのうちの１つを折り曲げて他の配線を回避するパター
ンを作成するようにした。その結果、配線が未接続にな
るのを防ぐことができる。
【００５１】（４）配線３３から切り取る領域３５を、
重なる部分に予め設計基準で決められた配線同士で必要
となる間隔分を付加して決定するようにした。その結
果、切り取られた配線３３ａ〜３３ｃと切り取る配線３
４とが設計違反になるのを防ぐことができる。
重なる部分に予め設計基準で決められた配線同士で必要
となる間隔分を付加して決定するようにした。その結
果、切り取られた配線３３ａ〜３３ｃと切り取る配線３
４とが設計違反になるのを防ぐことができる。
【００５２】尚、前記実施の形態は、以下の態様に変更
してもよい。上記実施の形態では、重なり合う部分（領
域３５）を一方の配線３３から切り取るようにしたが、
他の回避パターンとして切り取る部分を変更した回避パ
ターンを作成するようにしても良い。例えば、図１０に
示すように、配線３３の先端両側の一方（図の上側）を
切り欠いた配線３３ｄを回避パターンとして作成する。
そして、他方の配線３４を、配線３３ｄを避けるように
折り曲げた配線３４ｂとする。この場合、配線３３ｄの
幅は図５の両配線３３ｂ，３３ｃの幅の合計よりも配線
間隔分だけ広くなる。これにより、第２及び第３配線３
３ｂ，３３ｃでは電源配線条件を満たさない場合に、配
線３４ｂが電源配線条件を満たすことができるようにな
る場合もある。
してもよい。上記実施の形態では、重なり合う部分（領
域３５）を一方の配線３３から切り取るようにしたが、
他の回避パターンとして切り取る部分を変更した回避パ
ターンを作成するようにしても良い。例えば、図１０に
示すように、配線３３の先端両側の一方（図の上側）を
切り欠いた配線３３ｄを回避パターンとして作成する。
そして、他方の配線３４を、配線３３ｄを避けるように
折り曲げた配線３４ｂとする。この場合、配線３３ｄの
幅は図５の両配線３３ｂ，３３ｃの幅の合計よりも配線
間隔分だけ広くなる。これにより、第２及び第３配線３
３ｂ，３３ｃでは電源配線条件を満たさない場合に、配
線３４ｂが電源配線条件を満たすことができるようにな
る場合もある。
【００５３】上記実施の形態では、重なり合う２つの配
線３３，３４について説明したが、複数の配線との重な
りに対しても同様にして重なりを解消することができ
る。例えば、図１１に示すように、配線５１に対して２
つの配線５２，５３が重なる場合、配線５１の先端から
重なる部分を切り取った配線５１ａ，５１ｂ，５１ｃを
作成する。尚、配線５１ａ〜５１ｃが配線条件を満たさ
ない場合、他の回避パターンとして異電位の配線５２，
５３のうちの一方（例えば配線５２）と重なる部分を切
り取った配線を作成する。そして、その配線が配線条件
を満たす場合、他方の配線５３を従来方法により回避配
線を作成する。このようにすれば、従来に比べて接続近
辺の領域を確保する分が少なくて済む。
線３３，３４について説明したが、複数の配線との重な
りに対しても同様にして重なりを解消することができ
る。例えば、図１１に示すように、配線５１に対して２
つの配線５２，５３が重なる場合、配線５１の先端から
重なる部分を切り取った配線５１ａ，５１ｂ，５１ｃを
作成する。尚、配線５１ａ〜５１ｃが配線条件を満たさ
ない場合、他の回避パターンとして異電位の配線５２，
５３のうちの一方（例えば配線５２）と重なる部分を切
り取った配線を作成する。そして、その配線が配線条件
を満たす場合、他方の配線５３を従来方法により回避配
線を作成する。このようにすれば、従来に比べて接続近
辺の領域を確保する分が少なくて済む。
【００５４】上記実施の形態において、別の回避パター
ンとして一方の配線を複数に分岐し、その分岐配線の一
部と他方の配線が重なる部分をその他方の配線から切り
取るようにしても良い。これは、重なり合う配線の配線
幅に差が少ない場合に好適である。
ンとして一方の配線を複数に分岐し、その分岐配線の一
部と他方の配線が重なる部分をその他方の配線から切り
取るようにしても良い。これは、重なり合う配線の配線
幅に差が少ない場合に好適である。
【００５５】例えば、図１２に示すように、配線層ＬＢ
に形成された配線６１に対して上層の配線６２，６３，
６４を接続し、配線層ＬＢに形成された配線６５に対し
て上層の配線６６を接続する。この場合、配線６３と配
線６６が重なり合い、配線禁止領域６７，６８によって
配線６６を配線６２〜６４を避けるように折り曲げるこ
とができない。
に形成された配線６１に対して上層の配線６２，６３，
６４を接続し、配線層ＬＢに形成された配線６５に対し
て上層の配線６６を接続する。この場合、配線６３と配
線６６が重なり合い、配線禁止領域６７，６８によって
配線６６を配線６２〜６４を避けるように折り曲げるこ
とができない。
【００５６】このような場合、図１３に示すように、配
線６６の先端を分岐して配線６２〜６４とそれぞれ重な
り合うように３つの配線６６ａ，６６ｂ，６６ｃを形成
する。配線６６ａ〜６６ｃの配線幅の合計は、配線６６
の配線幅と等しい、又は配線６６に接続される素子に必
要な電流量等の条件を満足している。
線６６の先端を分岐して配線６２〜６４とそれぞれ重な
り合うように３つの配線６６ａ，６６ｂ，６６ｃを形成
する。配線６６ａ〜６６ｃの配線幅の合計は、配線６６
の配線幅と等しい、又は配線６６に接続される素子に必
要な電流量等の条件を満足している。
【００５７】そして、重なり合う部分を配線６２〜６４
から切り取る。切り取られた配線６２〜６４が配線条件
を満足する。このようにすれば、配線禁止領域などによ
って従来方法による回避配線を形成することができない
場合でも、他の配線層を使用することなく配線の未接続
を無くすことができる。
から切り取る。切り取られた配線６２〜６４が配線条件
を満足する。このようにすれば、配線禁止領域などによ
って従来方法による回避配線を形成することができない
場合でも、他の配線層を使用することなく配線の未接続
を無くすことができる。
【００５８】上記各実施の形態では、配線層ＬＣに於け
る異電位の配線の重なりを回避する場合に適用したが、
他の配線層（配線層ＬＡ，ＬＢ又は配線層ＬＣより上
層）において異電位の配線の重なりを回避する場合に適
用しても良い。
る異電位の配線の重なりを回避する場合に適用したが、
他の配線層（配線層ＬＡ，ＬＢ又は配線層ＬＣより上
層）において異電位の配線の重なりを回避する場合に適
用しても良い。
【００５９】上記各実施の形態では、電源配線を例に説
明したが、ある程度の配線幅を持った配線であればよ
く、電源配線同士、電源配線と信号配線、信号配線同士
など、どのような種類の配線に対しても適用可能であ
る。
明したが、ある程度の配線幅を持った配線であればよ
く、電源配線同士、電源配線と信号配線、信号配線同士
など、どのような種類の配線に対しても適用可能であ
る。
【００６０】上記実施の形態では、図１のステップ１１
において配線パターンを作成するようにしたが、予め作
成された配線パターンを用いるようにしても良い。即
ち、配線パターン作成処理として、図１のステップ１２
以降の各処理を実行する構成としても良い。
において配線パターンを作成するようにしたが、予め作
成された配線パターンを用いるようにしても良い。即
ち、配線パターン作成処理として、図１のステップ１２
以降の各処理を実行する構成としても良い。
【００６１】上記実施の形態は、コンピュータが実行す
るプログラムにより実現したが、上記各手段または複数
の手段を組み合わせてハードウェア実現しても良い。
るプログラムにより実現したが、上記各手段または複数
の手段を組み合わせてハードウェア実現しても良い。
【００６２】
【発明の効果】以上詳述したように、本発明によれば、
抽出した重なる部分を切り取った回避パターンを作成し
て異電位配線を接続するようにしたので、接続周辺の配
線領域を極力使用しないで先端同士が重なり合う異電位
配線を効率よく接続することができる。
抽出した重なる部分を切り取った回避パターンを作成し
て異電位配線を接続するようにしたので、接続周辺の配
線領域を極力使用しないで先端同士が重なり合う異電位
配線を効率よく接続することができる。
【００６３】回避パターンが配線条件を満たすか否かを
検証し、配線条件を満足する回避パターンに基づいて配
線パターンを作成するようにしたため、パターンの修正
個所が少なくなり、設計時間の増大を抑えることができ
る。
検証し、配線条件を満足する回避パターンに基づいて配
線パターンを作成するようにしたため、パターンの修正
個所が少なくなり、設計時間の増大を抑えることができ
る。
【００６４】第４の電源配線は複数に枝分かれし第２の
電源配線と接続される先端部を有し、複数の先端部間の
間隙において第１の電源配線と第３の電源配線を接続す
ることで、半導体集積回路装置のチップ面積の増大を抑
えることができる。
電源配線と接続される先端部を有し、複数の先端部間の
間隙において第１の電源配線と第３の電源配線を接続す
ることで、半導体集積回路装置のチップ面積の増大を抑
えることができる。
【図１】 一実施形態の配線パターン作成処理のフロー
チャートである。
チャートである。
【図２】 一実施形態の配線パターン作成装置の概略構
成図である。
成図である。
【図３】 重なり検出の説明図である。
【図４】 回避パターン作成の説明図である。
【図５】 配線条件検証の説明図である。
【図６】 確定した配線の説明図である。
【図７】 半導体集積回路装置の平面図である。
【図８】 半導体集積回路装置の一部拡大図である。
【図９】 従来方法により作成した回避パターンの説明
図である。
図である。
【図１０】 別の回避パターンの説明図である。
【図１１】 別の回避パターンの説明図である。
【図１２】 別の回避パターンの作成の説明図である。
【図１３】 別の回避パターンを説明するパターン図で
ある。
ある。
【図１４】 電源配線接続を示す概略斜視図である。
【図１５】 従来の方法による回避を説明するパターン
図である。
図である。
【図１６】 従来の方法による回避を説明するパターン
図である。
図である。
【図１７】 従来の方法による回避を説明するパターン
図である。
図である。
【図１８】 従来の方法による回避を説明するパターン
図である。
図である。
１２ 重なりパターン検出処理（手段）のステップ １３ 回避パターン作成処理（手段）のステップ １４ 配線条件検証処理（手段）のステップ １５ 配線先端加工処理（手段）のステップ １６ 回避パターン判定処理（手段）のステップ １７ 回避処理（手段）のステップ ２１，２３ 配線パターン ２２ 回避パターン ３１，４４ 第２の電源配線 ３２，４３，４７ 第１の電源配線 ３３，４６，４９ 第４の電源配線 ３４，４５，４８ 第３の電源配線 Ｖ１，Ｖ２ ビアホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 光男 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B046 AA08 BA06 5F033 UU04 VV04 XX00 5F064 AA06 EE02 EE10 EE52 EE57 HH02 HH06 HH10 HH11 HH13 HH14
Claims (10)
- 【請求項１】 複数電位を扱う半導体集積回路の配線パ
ターン作成方法であって、 配線パターンから異電位配線の先端同士が相対して重な
る部分を検出するステップと、 前記配線のうちの１つから前記重なる部分を切り取った
回避パターンを生成するステップと、を含むことを特徴
とする半導体集積回路の配線パターン作成方法。 - 【請求項２】 請求項１に記載の配線パターン作成方法
において、 前記回避パターンが配線条件を満足するか否かを検証す
るステップと、 前記検証結果に基づいて、配線条件を満足する回避パタ
ーンに基づいて配線パターンを作成するステップと、を
含むことを特徴とする半導体集積回路の配線パターン作
成方法。 - 【請求項３】 請求項２に記載の配線パターン作成方法
において、 前記回避パターンが配線条件を満足しない場合に別の回
避パターンがあるか否かを判断するステップを含み、 前記別の回避パターンがある場合には前記回避パターン
を作成するステップにおいて別の回避パターンを作成す
ることを特徴とする半導体集積回路の配線パターン作成
方法。 - 【請求項４】 請求項３に記載の配線パターン作成方法
において、 前記別の回避パターンがない場合に前記重なる配線パタ
ーンのうちの１つを折り曲げることにより、または前記
重なる配線パターンが属する層とは異なる層へ配線パタ
ーンを形成することにより他の配線を回避するパターン
を作成するステップを含むことを特徴とする半導体集積
回路の配線パターン作成方法。 - 【請求項５】 請求項１に記載の配線パターン作成方法
において、 前記回避パターンを作成するステップにおいて、 前記相対する配線のうちより太い一方の配線から重なる
部分を含む領域を切り取って回避パターンを作成するこ
とを特徴とする半導体集積回路の配線パターン作成方
法。 - 【請求項６】 請求項５に記載の配線パターン作成方法
において、 前記領域を、重なる部分に予め設計基準で決められた配
線同士で必要となる間隔分を付加して決定することを特
徴とする半導体集積回路の配線パターン作成方法。 - 【請求項７】 請求項１に記載の配線パターン作成方法
において、 前記回避パターンを作成するステップにおいて、 一方の配線を複数に分岐させて他方の配線との重なり部
分を減らすことで切り取る領域を減少させることを特徴
とする半導体集積回路の配線パターン作成方法。 - 【請求項８】 複数電位を扱う半導体集積回路の配線パ
ターン作成装置であって、 配線パターンから異電位配線の先端同士が相対して重な
る部分を検出する重なりパターン検出手段と、 前記配線のうちの１つから前記重なる部分を切り取った
回避パターンを生成する回避パターン発生手段と、を含
むことを特徴とする半導体集積回路の配線パターン作成
装置。 - 【請求項９】 複数電位を扱う半導体集積回路の配線パ
ターンを作成するプログラムデータを記録したコンピュ
ータ読み取り可能な記録媒体であって、 前記プログラムは、 配線パターンから異電位配線の先端同士が相対して重な
る部分を検出するステップと、 前記配線のうちの１つから前記重なる部分を切り取った
回避パターンを生成するステップと、を含む方法を実行
する、記録媒体。 - 【請求項１０】 第１の電源配線と、 前記第１の電源配線と平行に走り前記第１の電源配線と
は異なる電源種の第２の電源配線と、 前記第２の電源配線を横切り前記第１の電源配線にビア
ホールを介し接続する前記第１の電源配線と同じ電源種
の第３の電源配線と、 前記第１の電源配線を横切り前記第２の電源配線にビア
ホールを介し接続する前記第２の電源配線と同じ電源種
の第４の電源配線とを有し、 前記第４の電源配線は複数に枝分かれした先端部を有
し、前記先端部において前記第２の電源配線と接続し、
前記複数の先端部間の隙間において前記第３の電源配線
が前記第１の電源配線と接続することを特徴とする半導
体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283359A JP2001223273A (ja) | 1999-11-30 | 2000-09-19 | 半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置 |
| KR1020000071131A KR100591964B1 (ko) | 1999-11-30 | 2000-11-28 | 반도체 집적 회로의 배선 패턴 작성 방법 및 그 장치,기록 매체, 반도체 집적 회로 장치 |
| TW089125235A TW504625B (en) | 1999-11-30 | 2000-11-28 | Method for forming wiring pattern of a semiconductor integrated circuit |
| US09/725,268 US6429031B2 (en) | 1999-11-30 | 2000-11-29 | Method for forming wiring pattern of a semiconductor integrated circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-340181 | 1999-11-30 | ||
| JP34018199 | 1999-11-30 | ||
| JP2000283359A JP2001223273A (ja) | 1999-11-30 | 2000-09-19 | 半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223273A true JP2001223273A (ja) | 2001-08-17 |
Family
ID=26576636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000283359A Pending JP2001223273A (ja) | 1999-11-30 | 2000-09-19 | 半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6429031B2 (ja) |
| JP (1) | JP2001223273A (ja) |
| KR (1) | KR100591964B1 (ja) |
| TW (1) | TW504625B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187010A (ja) * | 2007-01-30 | 2008-08-14 | Fujitsu Ltd | 電流密度制限チェック方法及び電流密度制限チェック装置 |
| JP2009059894A (ja) * | 2007-08-31 | 2009-03-19 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009151433A (ja) * | 2007-12-19 | 2009-07-09 | Nec Electronics Corp | 半導体集積回路のレイアウト設計装置及びレイアウト設計方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI234835B (en) * | 2003-09-08 | 2005-06-21 | Realtek Semiconductor Corp | Method for checking via density in IC layout |
| TWI416358B (zh) * | 2009-08-19 | 2013-11-21 | Hon Hai Prec Ind Co Ltd | 印刷電路板佈線系統及印刷電路板內層分割方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964153A (ja) * | 1995-08-24 | 1997-03-07 | Sony Corp | 半導体ウェハのチップ位置認識方法 |
| US5831870A (en) * | 1996-10-07 | 1998-11-03 | International Business Machines Corporation | Method and system for characterizing interconnect data within an integrated circuit for facilitating parasitic capacitance estimation |
| US6275971B1 (en) * | 1997-09-30 | 2001-08-14 | Philips Electronics North America Corporation | Methods and apparatus for design rule checking |
| US6124197A (en) * | 1999-10-01 | 2000-09-26 | Advanced Micro Devices, Inc. | Adjusting the size of conductive lines based upon contact size |
-
2000
- 2000-09-19 JP JP2000283359A patent/JP2001223273A/ja active Pending
- 2000-11-28 TW TW089125235A patent/TW504625B/zh not_active IP Right Cessation
- 2000-11-28 KR KR1020000071131A patent/KR100591964B1/ko not_active IP Right Cessation
- 2000-11-29 US US09/725,268 patent/US6429031B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187010A (ja) * | 2007-01-30 | 2008-08-14 | Fujitsu Ltd | 電流密度制限チェック方法及び電流密度制限チェック装置 |
| JP2009059894A (ja) * | 2007-08-31 | 2009-03-19 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009151433A (ja) * | 2007-12-19 | 2009-07-09 | Nec Electronics Corp | 半導体集積回路のレイアウト設計装置及びレイアウト設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070243A (ko) | 2001-07-25 |
| TW504625B (en) | 2002-10-01 |
| US6429031B2 (en) | 2002-08-06 |
| US20010008312A1 (en) | 2001-07-19 |
| KR100591964B1 (ko) | 2006-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6598206B2 (en) | Method and system of modifying integrated circuit power rails | |
| US8479141B1 (en) | Automation using spine routing | |
| US8495547B2 (en) | Providing secondary power pins in integrated circuit design | |
| US6240542B1 (en) | Poly routing for chip interconnects with minimal impact on chip performance | |
| JP5224642B2 (ja) | 集積回路のレイアウト方法及びコンピュータプログラム | |
| US8451026B2 (en) | Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells | |
| US8028259B2 (en) | Automated method and apparatus for very early validation of chip power distribution networks in semiconductor chip designs | |
| US6546538B1 (en) | Integrated circuit having on-chip capacitors for supplying power to portions of the circuit requiring high-transient peak power | |
| US6502229B2 (en) | Method for inserting antenna diodes into an integrated circuit design | |
| US20060117283A1 (en) | Integrated circuit verification method, verification apparatus, and verification program | |
| US7960836B2 (en) | Redundant micro-loop structure for use in an integrated circuit physical design process and method of forming the same | |
| US7500212B2 (en) | Method, apparatus and program for automatically routing semiconductor integrated circuit | |
| US7051311B2 (en) | Semiconductor circuit designing method, semiconductor circuit designing apparatus, program, and semiconductor device | |
| JP2001223273A (ja) | 半導体集積回路の配線パターン作成方法及びその装置、記録媒体、半導体集積回路装置 | |
| JP3174523B2 (ja) | レイアウト入力装置および方法、ならびにレイアウト検証装置および方法 | |
| JP2009134439A (ja) | ソフトマクロを用いたレイアウト設計方法、ソフトマクロのデータ構造及びソフトマクロライブラリの作成方法 | |
| JP3813863B2 (ja) | シールド配線を行うためのプログラムを記録した記録媒体、プログラム | |
| JP4684911B2 (ja) | シールド配線を行うためのｌｓｉ | |
| JP2000057175A (ja) | 半導体集積回路装置の自動配線方式 | |
| JP2910734B2 (ja) | レイアウト方法 | |
| JP2943282B2 (ja) | 集積回路設計装置 | |
| JPH09321142A (ja) | 半導体集積回路装置の設計装置 | |
| JP2000259695A (ja) | 半導体装置、自動配線方法及び自動配線装置並びに自動配線プログラムを記録したコンピュータ読取可能な記録媒体 | |
| US7735041B2 (en) | Methods and computer readable media implementing a modified routing grid to increase routing densities of customizable logic array devices | |
| JP2003158184A (ja) | 半導体集積回路およびそのレイアウト設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050913 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090630 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091027 |