KR100591964B1

KR100591964B1 - 반도체 집적 회로의 배선 패턴 작성 방법 및 그 장치,기록 매체, 반도체 집적 회로 장치

Info

Publication number: KR100591964B1
Application number: KR1020000071131A
Authority: KR
Inventors: 야마다마코토; 이토미츠오
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-11-30
Filing date: 2000-11-28
Publication date: 2006-06-21
Also published as: KR20010070243A; US6429031B2; TW504625B; US20010008312A1; JP2001223273A

Abstract

본 발명은 접속 주변의 배선 영역을 가능한 한 사용하지 않고 선단끼리 서로 오버래핑되는 이전위(異電位) 배선을 효율적으로 접속할 수 있는 반도체 집적 회로의 배선 패턴 설계 방법을 제공하는 것이다.

단계 12에서는 배선 패턴(21)으로부터 이전위 배선(33, 34)의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하고, 단계 13에서는, 배선(34)의 오버래핑 부분을 절취한 회피 패턴(33b, 33c)을 생성한다. 단계 14에서는, 회피 패턴(33b, 33c)이 배선 조건을 만족하는지의 여부를 검증하고, 그 검증 결과에 기초하여 단계 15에서는, 배선 조건을 만족하는 회피 패턴(33b, 33c)에 기초하는 배선 패턴을 작성한다.

Description

반도체 집적 회로의 배선 패턴 작성 방법 및 그 장치, 기록 매체, 반도체 집적 회로 장치{METHOD FOR FORMING WIRING PATTERN OF A SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 일실시 형태의 배선 패턴 작성 처리의 플로우차트이다.

도 2는 일실시 형태의 배선 패턴 작성 장치의 개략 구성도이다.

도 3은 오버래핑 검출의 설명도이다.

도 4는 회피 패턴 작성의 설명도이다.

도 5는 배선 조건 검증의 설명도이다.

도 6은 확정한 배선의 설명도이다.

도 7은 반도체 집적 회로 장치의 평면도이다.

도 8은 반도체 집적 회로 장치의 일부 확대도이다.

도 9는 종래 방법에 의해 작성한 회피 패턴의 설명도이다.

도 10은 별도의 회피 패턴의 설명도이다.

도 11은 별도의 회피 패턴의 설명도이다.

도 12는 별도의 회피 패턴의 작성 설명도이다.

도 13은 별도의 회피 패턴을 설명하는 패턴도이다.

도 14는 전원 배선 접속을 도시하는 개략 사시도이다.

도 15는 종래의 방법에 의한 회피를 설명하는 패턴도이다.

도 16은 종래의 방법에 의한 회피를 설명하는 패턴도이다.

도 17은 종래의 방법에 의한 회피를 설명하는 패턴도이다.

도 18은 종래의 방법에 의한 회피를 설명하는 패턴도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

12 : 오버래핑 패턴 검출 처리(수단)의 단계

13 : 회피 패턴 작성 처리(수단)의 단계

14 : 배선 조건 검증 처리(수단)의 단계

15 : 배선 선단 가공 처리(수단)의 단계

16 : 회피 패턴 판정 처리(수단)의 단계

17 : 회피 처리(수단)의 단계

21, 23 : 배선 패턴

22 : 회피 패턴

31, 44 : 제2 전원 배선

32, 43, 47 : 제1 전원 배선(67)

33, 46, 49 : 제4 전원 배선

34, 45, 48 : 제3 전원 배선

V1, V2 : 비아홀

본 발명은 반도체 집적 회로의 배선 패턴 작성 방법 및 그 장치, 그 방법을 실행하는 프로그램을 기록한 기록 매체, 반도체 집적 회로 장치에 관한 것이다.

최근, 반도체 집적 회로의 고밀도화가 진행되고 있으며, 특성을 떨어뜨리지 않고 고집적도 향상이 요구되므로, 모듈이나 셀 등의 패턴의 효율적인 배치 방법이 필요하게 되었다. 이것에 따라, 칩의 상당한 면적을 차지하는 배선 패턴에 관해서도, 효율적인 배선 방법이 필요하게 되었다.

반도체 집적 회로 장치의 설계는 우선, 설계 작업에 의해 반도체 기판 상에 형성하는 복수의 필요한 모듈을 배치하는 영역을 결정하고, 그 각 영역에 각각의 모듈을 구성하는 다수의 회로 소자를 배치한다. 다음에, 배선 설계 작업에 의해, 각 모듈 사이에서 데이터 교환을 수행하기 위한 신호선의 배선 설계나, 각 모듈에 전원을 공급하기 위한 전원선의 배선 설계를 행한다.

배선 설계는 동일한 신호 또는 전원을 공급하는 네트마다 행해진다. 그 때문에, 같은 층에서 상호 다른 네트의 배선간에 방해가 되는 경우가 있다. 칩 내의 배선 가운데 전원 배선을 예로 들면, 도 14와 같이, 전원(VDD, VSS)을 각각 공급하기 위해서 배선층(LB)에 설치된 배선(71, 72)에 대해 배선층(LC)의 배선(73, 74)을 접속할 경우, 배선층(LC)에서 이전위인 전원(VDD, VSS)의 배선(73, 74)들끼리 서로 방해되어 접속할 수 없게 된다.

이러한 경우에는, 제1 방법으로서, 도 l5에 도시한 바와 같이, 한 쪽 배선(74)을 동일한 층에서 절곡한 배선(74a)으로 다른 쪽 배선(73)을 피하는 형태 로 배선(72)과 접속하거나 또는 반대로 도 16에 도시한 바와 같이, 다른 쪽 배선(73)을 절곡한 배선(73a)으로 한 쪽 배선(74)을 피하는 형태로 배선(71)과 접속한다. 또한, 제2 방법으로서, 도 17에 도시한 바와 같이, 한 쪽 배선(74b)을 배선층(LB, LA)에 설치한 배선(74c, 74d)을 매개로 배선(72)과 접속하거나, 또는 반대로, 도 18에 도시한 바와 같이, 한 쪽 배선(73b)을 배선층(LB, LA)에 설치한 배선(73c, 73d)을 매개로 배선(71)과 접속한다. 혹은, 상기 제1 및 제2 방법을 조합하는 방법이 이용되고 있었다.

그러나, 상술한 방법에서는, 실제로 설치된 배선이 필요로 하는 배선 조건에 대하여 여유가 있는(필요한 전류 용량의 배선 폭과 비교해서 실제로 설치된 배선 폭이 굵다) 경우라도 접속 주변(다른 배선층을 포함함) 영역을 여분으로 확보할 필요가 있으며, 그 때문에 다른 배선으로 사용할 수 있는 영역이 감소되어 버린다. 또한, 주위의 배선 영역에 여유가 있는 경우는 좋지만, 이미 설치된 다른 전원 배선이나 신호 배선, 셀 패턴 등에 의해 회피용 영역을 확보할 수 없는 경우에는 결과적으로 결선(結線)할 수 없는 상황이 되므로, 이러한 경우는, 주변의 레이 아웃을 다시 설계해야 하므로 설계 시간이 길어질 뿐만 아니라, 칩 면적의 증대라는 문제가 있었다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 접속 주변의 배선 영역을 가능한 한 사용하지 않고 선단끼리 서로 오버래핑되는 이전위 배선을 효율적으로 접속할 수 있는 반도체 집적 회로의 배선 패턴 설계 방법 및 그 장치, 그 방법을 실행하는 프로그램 데이터를 기록한 기록 매체, 반도체 집적 회로 장치를 제공하는 것에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 기재된 발명은, 복수 전위를 취급하는 반도체 집적 회로의 배선 패턴 작성 방법으로서, 배선 패턴으로부터 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 단계와, 상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 단계를 포함한다. 이에 따라, 오버래핑되는 배선 주변의 배선 영역을 사용하지 않고 배선을 접속할 수 있다.

청구항 2에 기재된 발명과 같이, 상기 회피 패턴이 배선 조건을 만족하는지의 여부를 검증하는 단계와, 상기 검증 결과에 기초하여, 배선 조건을 만족하는 회피 패턴에 기초하여 배선 패턴을 작성하는 단계를 포함한다. 이에 따라, 패턴의 수정이 적어져, 설계 시간의 증대를 억제할 수 있다.

청구항 3에 기재된 발명과 같이, 상기 회피 패턴이 배선 조건을 만족하지 않는 경우에 별도의 회피 패턴이 있는지의 여부를 판단하는 단계를 포함하며, 상기 별도의 회피 패턴이 있는 경우에는 상기 회피 패턴 작성 단계에서 별도의 회피 패턴을 작성한다.

청구항 4에 기재된 발명과 같이, 상기 별도의 회피 패턴이 없는 경우에 상기 오버래핑 배선 패턴 중의 하나를 절곡하거나, 또는 상기 오버래핑 배선 패턴이 속하는 층과는 다른 층에 배선 패턴을 형성함으로써 다른 배선을 회피하는 패턴을 작 성하는 단계를 포함한다. 이에 따라, 배선이 미접속이 되는 것을 방지한다.

청구항 5에 기재된 발명과 같이, 상기 회피 패턴을 작성하는 단계에 있어서, 상기 서로 마주 대하는 배선 중에서 굵은 한 쪽 배선의 오버래핑 부분을 포함하는 영역을 절취한 회피 패턴을 작성한다.

청구항 6에 기재된 발명과 같이, 상기 영역은 오버래핑 부분에 미리 설계 기준으로 결정된 배선에 필요하게 되는 간격만큼을 부가하여 결정된다. 이에 따라, 절취된 배선과 절취하는 배선이 설계 위반이 되는 것을 방지한다.

청구항 7에 기재된 발명과 같이, 상기 회피 패턴을 작성하는 단계에 있어서, 한 쪽 배선을 복수로 분기(分岐)시켜 다른 쪽 배선과의 오버래핑 부분을 뺌으로써 절취하는 영역을 감소시킨다. 이에 따라, 영역의 절취를 가능하게 하고, 영역만큼 절취되는 배선이 배선 조건 위반이 되는 것을 방지한다.

청구항 8에 기재된 발명은, 복수 전위를 취급하는 반도체 집적 회로의 배선 패턴 작성 장치로서, 배선 패턴으로부터 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 오버래핑 패턴 검출 수단과, 상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 회피 패턴 발생 수단을 포함한다.

청구항 9에 기재된 발명은, 복수 전위를 취급하는 반도체 집적 회로의 배선 패턴을 작성하는 프로그램 데이터를 기록한 컴퓨터 판독 가능한 기록 매체로서, 상기 프로그램은 배선 패턴으로부터 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 단계와, 상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 단계를 포함하는 방법을 실행한다.

청구항 10에 기재된 발명은, 반도체 집적 회로 장치는 제1 전원 배선과, 상기 제1 전원 배선과 평행하게 설치되고 상기 제1 전원 배선과는 다른 전원 종류의 제2 전원 배선과, 상기 제2 전원 배선을 가로지르고 상기 제1 전원 배선에 비아홀을 매개로 접속하는 상기 제1 전원 배선과 동일한 전원 종류의 제3 전원 배선과, 상기 제1 전원 배선을 가로지르고 상기 제2 전원 배선에 비아홀을 매개로 접속하는 상기 제2 전원 배선과 동일한 전원 종류의 제4 전원 배선을 가지며, 상기 제4 전원 배선은 복수로 분지(分枝)된 선단부를 가지며, 상기 선단부에서 상기 제2 전원 배선과 접속하고, 상기 복수의 선단부 사이의 간극에서 상기 제3 전원 배선이 상기 제1 전원 배선과 접속되어 있다. 이와 같이, 오버래핑 배선 주변의 배선 영역을 사용하지 않고서 배선이 접속되며, 칩 면적은 증대되지 않는다.

이하, 본 발명을 구체화한 일실시 형태를 도 1 내지 도 9에 따라서 설명한다.

도 2는 본 실시 형태의 배선 패턴 작성 장치의 하드웨어 구성을 개략적으로 도시하는 블록도이다.

배선 패턴 작성 장치(1)는 중앙 처리 장치(이하, CPU라 함)(2)와, 이것에 접속된 입출력 장치(3), 보조 기억 장치(4), 주 기억 장치(5)를 포함한다.

입출력 장치(3)는 사용자로부터의 요구나 지시, 파라미터의 입력 등에 이용하는 키보드, 마우스 장치(도시하지 않음) 등의 입력 장치와, 패턴 화상, 처리 결과 등을 표시하는데 이용되는 VDT, 모니터, 프린터 등의 출력 장치를 포함한다.

보조 기억 장치(4)는 통상, 자기 보조 기억 장치, 광 보조 기억 장치, 광 기억 보조 장치 등이며, 이것에는 도 1에 도시하는 배선 패턴 작성 처리를 위한 프로그램 데이터 및 데이터가 저장되고, CPU(2)는 입출력 장치(3)의 조작에 응답하여 구동하여, 도 1의 단계에 따라서 배선 패턴 작성 처리를 실행한다.

주 기억 장치(5)는 보조 기억 장치(4)와 비교하여 고속의 액세스를 제공하지만 용량이 작다. 따라서, CPU(2)는 처리 과정의 사이즈가 작은 데이터, 또는 일시적인 데이터를 고속 액세스할 목적으로 주 기억 장치(5)를 이용한다.

배선 패턴 작성 처리를 위한 프로그램 데이터는 기록 매체(6)를 이용하여 제공된다. 기록 매체(6)는 플렉시블 디스크, CD-ROM, 하드디스크, 메모리 카드, ROM, 펀치 카드, 테이프 등의 컴퓨터 판독 가능한 매체이다.

또한, 기록 매체(6)에는 통신 매체를 통해 제공되는 프로그램 데이터를 저장한 다른 계산기의 주 기억 장치(주 기억 장치 등), 보조 기억 장치(보조 기억 장치)나 그 계산기에 의해 판독되는 가반형(可搬型) 매체를 포함한다. 더욱이, 컴퓨터에 의해서 직접 실행 가능한 프로그램을 기록한 기록 매체뿐만 아니라, 일단 다른 기록 매체(하드디스크 등)에 설치함으로써 실행 가능해지는 프로그램을 기록한 기록 매체나, 암호화되거나, 압축되거나 한 프로그램을 기록한 기록 매체도 포함한다.

제공된 프로그램 데이터는 기록 매체(6)로부터 일단 보조 기억 장치(4)에 복사 또는 설치 후에 주 기억 장치(5)에 로드되고, 또는 기록 매체(6)로부터 직접 주 기억 장치(5)에 로드되어 실행한다. 또한, 통신 매체를 매개로 접속되는 다른 계산 기에 저장되어 제공되는 경우에도, 다른 장치로부터 통신 매체를 매개로 수신 후에 보조 기억 장치(4)에 복사 또는 설치되고, 주 기억 장치(5)에 로드되어 실행된다.

이어서, 배선 패턴 작성 처리를 도 1의 플로우차트에 따라서 설명한다.

단계 11은 배선 패턴 발생 처리(배선 패턴 발생 수단)이며, 도 2의 CPU(2)는 도시되지 않은 논리 설계 데이터 및 모듈의 배치 데이터에 기초하여 전원 배선 및 신호 배선의 배선 패턴을 발생시키고, 그 배선 패턴 데이터를 보조 기억 장치(4)의 파일(21)에 저장한다.

단계 12는 오버래핑 패턴 검출 처리(오버래핑 패턴 검출 수단)이며, CPU(2)는 파일(21)로부터 배선 패턴 데이터를 입력하고, 그 배선 패턴에서 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출한다. 이전위 배선은 상이한 전위를 공급하기 위한 전원 배선과 상이한 신호를 전달하기 위한 신호 배선을 포함한다.

단계 13은 회피 패턴 작성 처리(회피 패턴 작성 수단)이며, CPU(2)는 제1 방법으로서, 검출한 개개의 오버래핑 부분에 대하여, 오버래핑을 회피하기 위해서 서로 마주 대하는 배선 내에서 굵은 한 쪽 배선으로부터의 오버래핑 부분을 절취한 회피 패턴을 작성하고, 그 회피 패턴을 주 기억 장치(5)의 파일(22)에 저장한다. 또한, 이 파일(22)은 보조 기억 장치(4)에 작성하여도 양호하다.

단계 14는 배선 조건 검증 처리(배선 조건 검증 수단)이며, CPU(2)는 단계 13에서 작성한 회피 패턴이 이 부분에서 담당하는 배선으로서 필요한 조건을 만족하는지의 여부를 검증한다. 이 검증에는 전류 밀도, 전압 강하, VIA 면적, 용량치, 저항치, 전류량이 포함되며, 배선의 조건(전원 배선, 신호 속도 등)에 의해서 개개 혹은 필요에 따라 조합으로써 검증한다. CPU(2)는 이 검증 결과에 기초하여, 필요한 조건을 만족하고 있다고 판단하면, 단계 14에서 단계 15로 진행한다.

단계 15는 배선 선단 가공 처리(배선 선단 가공 수단)이며, CPU(2)는 파일(22)에 저장된 회피 패턴 데이터에 기초하여, 실제로 절취하여 작성한 배선 패턴을 파일(23)에 저장한다. 따라서, 단계 13에서 작성한 회피 패턴은 검증을 위해 일시적으로 작성한 것이며, 이 회피 패턴이 배선 조건을 만족하고 있지 않다면 원래의 배선 패턴파일(21)의 패턴 데이터을 사용하여 용이하게 회피 패턴 작성을 재실행할 수 있다.

한편, 단계 13에서 작성한 회피 패턴이 배선 조건을 만족하고 있지 않다고 단계 14에서 판단한 경우, CPU(2)는 단계 14에서 단계 16으로 진행한다.

단계 16은 판정 처리(판정 수단)이며, CPU(2)는 다른 회피 패턴을 작성할 수 있는지의 여부를 판정한다. 이 회피 패턴을 작성하는 제2 방법으로서, 서로 마주 대하는 배선 폭간에 차가 적으며, 한 쪽 배선과의 오버래핑 부분 절취에 의해 필요한 배선 조건을 만족시킬 수 없는 경우에, 그 한 쪽 배선을 복수로 분할하여 개개의 배선을 가늘게 한다(따라서, 각 배선 폭의 합계는 원래의 배선 폭과 거의 같다). 이에 따라, 서로 마주 대하는 전원 배선의 배선 폭의 차(差)를 확보하고, 절취하여도 필요한 배선 조건을 만족시킬 수 있도록 한다.

또한, 이 경우, 다른 쪽 배선이 배선 조건을 만족할 수 있으면, 분할한 각 배선의 배선 폭은 적절하게 변경하여도 좋다. 예컨대, 분할한 모든 배선의 배선 폭 을 같게 한다. 또한, 다른 쪽 배선과의 오버래핑 부분의 배선 폭은 다른 분할한 배선의 배선 폭보다도 가늘게(또는 굵게) 한다.

CPU(2)는 이 제2 방법 등에 의한 회피 패턴의 작성이 가능하다고 판단하면, 단계 16에서 단계 13으로 되돌아가고, 그 방법에 의해서 회피 패턴을 작성한다.

한편, 단계 16에 있어서 다른 회피 패턴이 없다고 판단하면, CPU(2)는 단계 16에서 단계 17로 진행한다. 이 단계 17은 종래의 회피 처리(회피 수단)이며, CPU(2)는 종래의 방법에 의해 오버래핑을 회피하기 위한 배선 패턴을 작성하고, 그 배선 패턴 데이터를 파일(23)에 저장한다.

이어서, 상술한 바와 같이 구성된 배선 패턴 작성 장치(배선 패턴 작성 처리)의 작용을 도 3 내지 도 9에 따라서 설명한다.

예컨대, 도 3에 도시한 바와 같이, 배선층(LB)에 제2 전원 배선으로서의 배선(31)과 제1 전원 배선으로서의 배선(32)이 형성되고, 이들에 대하여, 배선층(LC)에 형성하는 제4 전원 배선으로서의 배선(33)과 제3 전원 배선으로서의 배선(34)을 각각 접속한다. 배선(31, 33)은 전원(VDD)을 공급하고, 배선(32, 34)은 배선(31, 33)과 다른 종류의 전원(VSS)을 공급한다. 그리고, 배선(33)과 배선(34)의 선단끼리 마주 대하여 오버래핑이 생성된다.

이 경우, 이전위 배선(33, 34)이 오버래핑되므로, 도 4에 도시한 바와 같이, 양 배선(33, 34)의 오버래핑 부분에 대하여, 설계 기준으로 결정된 배선에 필요하게 되는 간격만큼을 부가한 영역(35)을 결정한다.

다음에, 배선 폭이 넓은 배선(33)으로부터 먼저 결정한 영역(35)을 절취하여, 도 5에 도시하는 바와 같이, 원래의 배선 폭을 갖는 제1 배선(33a)과, 그 배선(33a)의 선단(도면의 우단)에서 접속하는 배선(31)까지 연장되는 제2 및 제3 배선(33b, 33c)으로 이루어지는 회피 패턴을 작성한다. 이 회피 패턴에는 배선(31)과 제2 및 제3 배선(33b, 33c)을 접속하기 위한 복수의 비아홀(V1)을 포함한다.

그리고, 작성한 양 배선(33b, 33c) 및 복수의 비아홀(V1)이 전원 배선 조건을 만족하고 있는지를 소정의 검증 방법을 이용하여 검증한다. 이 제2 및 제3 배선(33b, 33c)이 전원 배선 조건을 만족하고 있는 경우, 이 형상을 전원 배선으로 확정하고, 실제로 배선(33a∼33c) 및 복수의 비아홀(V1)을 작성함과 동시에, 배선(34)을 비아홀(V2)에 의해 배선(34)을 하층의 배선(32)에 접속한다(도 6 참조).

한편, 작성한 양 배선(33b, 33c) 및 복수의 비아홀(V1)이 전원 배선 조건을 만족하고 있지 않는 경우(예컨대 양 배선(33b, 33c)이 전류 밀도를 만족하고 있지 않거나, 또는 복수의 비아홀(V1)의 합계 면적이 VIA 면적을 만족하지 않는 등의 이유에 의해), 다른 회피 패턴이 존재하는지의 여부를 판단하고, 존재하는 경우에는 그 회피 패턴을 작성하여 전원 배선 조건을 검증한다.

그리고, 다른 회피 패턴이 존재하지 않는 경우, 도 9에 도시한 바와 같이, 종래 방법(도면에서는 제1 종래 방법)에 의해 한 쪽 배선(34)을 절곡한 배선(34a)을 작성하고, 이것을 비아홀(V2)에 의해 배선(32)과 접속한다. 그리고, 다른 쪽 배선(33)은 전원 배선 조건을 만족 예컨대, VIA 면적을 만족하지 않는 경우는 도 9에 도시한 바와 같이 비아홀(V1)의 수를 많게 하여 배선(33)과 배선(31)을 접속한다. 이에 의해, 전원 배선이 조건 위반이 되며, 전원 배선이 미접속되는 것을 방지한다. 또한, 종래 방법으로서 제2 방법, 또는 제1 방법과 제2 방법을 조합하여 실시하여도 좋다.

도 7은 이상의 방법을 이용하여 설계한 전원 배선을 갖는 반도체 집적 회로 장치의 평면도이다.

반도체 집적 회로 장치(40)는 칩의 주변을 따라서 IC 외부와의 신호 인터페이스(I/F)를 행하기 위한 I/O 셀(41)이 배열되고, 이들의 내부에 매크로(42) 및 내부 셀(도시하지 않음)이 배치되어 있다. 또한, 소정의 I/O 셀로부터 매크로(42) 및 내부 셀에 전원을 공급하는 복수 종류의 전원 배선이 형성되어 있다. 또한, 도면에 있어서, 배선층이 다른 각 전원 배선은 배선 층의 차이를 다른 해칭으로 나타내고 있으며, 또한 배선층이 다른 전원 배선은 도시생략된 비아홀을 매개로 접속된다.

도 8은 도 7의 일부 확대도이다.

칩 상에는 도면의 세로 방향과 가로 방향을 따라서 연장되도록 복수의 전원 배선이 형성되어 있다. 또한, 도 7 및 도 8에 있어서, 배선이 접속되어 있지 않은 I/O 셀은 실제로는 신호 배선이 접속되어 있지만, 도면이 번잡하게 되기 때문에 도시생략된다.

이 전원 배선 들중에, 점선으로 표시ㅎ나 부분에 상기 배선 패턴 작성 처리에 의해 작성된 회피 패턴이 형성되어 있다. 즉, 도면의 세로 방향을 따라서 연장되도록 제1 전원 배선(제1 전원 배선)(43)과, 이 배선(43)과 평행하게 설치된 제2 전원 배선(제2 전원 배선)(44)이 형성되어 있다. 이들에 대하여, 제2 전원 배선(44)을 가로지르고 도시생략된 비아홀을 매개로 제1 전원 배선(43)에 접속되는 제3 전원 배선(제3 전원 배선)(45)과, 제1 전원 배선(43)을 가로지르고 도시생략된 비아홀을 매개로 제2 전원 배선(44)에 접속되는 제4 전원 배선(제4 전원 배선)(46)이 형성된다.

제4 전원 배선(46)은 복수로 분지된 선단부를 가지며, 그 선단부에서 제2 전원 배선(44)과 접속된다. 그리고, 복수의 선단부 사이의 간극에서 제3 전원 배선(45)이 제1 전원 배선(43)과 접속된다.

마찬가지로, 제2 전원 배선(44)과 평행하게 설치된 제5 전원 배선(제1 전원 배선)(47)에 대하여, 제2 전원 배선(44)을 가로지르고 도시생략된 비아홀을 매개로 접속되는 제6 전원 배선(제3 전원 배선)(48)과, 제5 전원 배선(47)을 가로지르고 제2 전원 배선(44)과 도시생략된 비아홀을 매개로 접속되는 제7 전원 배선(제4 전원 배선)(49)이 형성된다.

제7 전원 배선(49)은 복수로 분지된 선단부를 가지며, 이 선단부에서 제2 전원 배선(44)과 접속된다. 그리고, 복수의 선단부 사이의 간극에 있어서 제6 전원 배선(48)이 제5 전원 배선(47)과 접속되어 있다.

이와 같이, 제4 및 제7 전원 배선(46, 49)의 배선 폭으로, 그 제4 및 제7 전원 배선(46, 49)과 제3 및 제6 전원 배선(45, 48)이 각각 제2 전원 배선(44)과 제1 및 제5 전원 배선(43, 47)에 접속된다. 따라서, 칩 면적은 증대하지 않고, 다른 배선층을 이용할 필요가 없다.

이상 기술한 바와 같이, 본 실시 형태에 따르면, 이하의 효과를 나타낸다.

(1) 단계 12에서는, 배선 패턴으로부터 이전위 배선(33, 34)의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하고, 단계 13에서는, 배선(33)으로부터 배선(34)의 오버래핑 부분을 절취한 회피 패턴(33a, 33b, 33c)을 생성한다. 그 결과, 오버래핑 배선 주변의 배선 영역을 사용하지 않고 배선(33, 34)을 배선(31, 32)에 접속할 수 있다.

(2) 단계 14에서는, 회피　패턴(33a∼33c)이 배선 조건을 만족하는지의 여부를 검증하고, 그 검증 결과에 기초하여 단계 15에서는 배선 조건을 만족하는 회피 패턴(33a∼33c)에 기초하는 배선 패턴을 작성한다. 그 결과, 패턴의 수정이 적어져, 설계 시간의 증대를 억제할 수 있다.

(3) 단계 17에서는 별도의 회피 패턴이 없는 경우에 종래 방법에 의해서 오버래핑되는 배선 패턴 중의 하나를 절곡하여 다른 배선을 회피하는 패턴을 작성한다. 그 결과, 배선의 미접속을 방지할 수 있다.

(4) 배선(33)에서 절취하는 영역(35)은 오버래핑 부분에 미리 설계 기준으로 결정된 배선에 필요로 하는 간격만큼을 부가하여 결정되도록 하였다. 그 결과, 절취된 배선(33a∼33c)과 절취하는 배선(34)이 설계 위반이 되는 것을 방지할 수 있다.

또한, 상기 실시 형태는 이하의 형태로 변경하여도 좋다.

상기 실시 형태에서는, 오버래핑 부분 영역(35)을 한 쪽 배선(33)으로부터 절취하도록 했지만, 다른 회피 패턴으로서 절취하는 부분을 변경한 회피 패턴을 작성하도록 하여도 좋다. 예컨대, 도 10에 도시한 바와 같이, 배선(33)의 선단 양측 의 한 쪽(도면의 상측)을 잘라낸 배선(33d)을 회피 패턴으로서 작성한다. 그리고, 다른 쪽 배선(34)을 배선(33d)을 피하도록 절곡한 배선(34b)으로 한다. 이 경우, 배선(33d)의 폭은 도 5의 양 배선(33b, 33c)의 폭의 합에 비해 배선 간격만큼만 넓어진다. 이에 의해, 제2 및 제3 배선(33b, 33c)에서는 전원 배선 조건을 만족하지 않는 경우에, 배선(34b)이 전원 배선 조건을 만족할 수 있게 되는 경우도 있다.

상기 실시 형태에서는, 오버래핑되는 2개의 배선(33, 34)에 관해서 설명했지만, 복수의 배선과의 오버래핑에 대하여도 마찬가지로 오버래핑을 해소할 수 있다. 예컨대, 도 11에 도시한 바와 같이, 배선(51)에 대하여 2개의 배선(52, 53)이 오버래핑되는 경우, 배선(51)의 선단으로부터 오버래핑되는 부분을 절취한 배선(51a, 51b, 51c)을 작성한다. 또한, 배선(51a∼51c)이 배선 조건을 만족하지 않는 경우, 다른 회피 패턴으로서 이전위 배선(52, 53) 중의 한 쪽, 예컨대 배선(52)과의 오버래핑 부분을 절취한 배선을 작성한다. 그리고, 그 배선이 배선 조건을 만족하는 경우, 다른 쪽 배선(53)을 종래 방법으로써 회피 배선을 작성한다. 이와 같이 하면, 종래와 비교해서 접속 주변을 확보하는 량이 적어지게 된다.

상기 실시 형태에 있어서, 별도의 회피 패턴으로서 한 쪽 배선을 복수로 분기하고, 그 분기 배선의 일부와 다른 쪽 배선간의 오버래핑 부분을 그 다른 쪽 배선으로부터 절취하도록 하여도 좋다. 이것은 오버래핑 배선의 배선 폭에 차가 적은 경우에 적합하다.

예컨대, 도 12에 도시한 바와 같이, 배선층(LB)에 형성된 배선(61)에 대하여 상층의 배선(62, 63, 64)을 접속하고, 배선층(LB)에 형성된 배선(65)에 대하여 상 층의 배선(66)을 접속한다. 이 경우, 배선(63)과 배선(66)이 오버래핑되고, 배선 금지 영역(67, 68)에 의해서 배선(66)이 배선(62∼64)을 피하도록 절곡할 수 없다.

이러한 경우, 도 13에 도시한 바와 같이, 배선(66)의 선단을 분기하여 배선(62∼64)과 각각 오버래핑되도록 3개의 배선(66a, 66b, 66c)을 형성한다. 배선(66a∼66c)의 배선 폭의 합계는 배선(66)의 배선 폭과 같거나, 또는 배선(66)에 접속되는 소자에 필요한 전류량 등의 조건을 만족하고 있다.

그리고, 오버래핑 부분을 배선(62∼64)으로부터 절취한다. 절취된 배선(62∼64)이 배선 조건을 만족한다. 이와 같이 하면, 배선 금지 영역 등에 의해서 종래 방법에 의한 회피 배선을 형성할 수 없는 경우라도 다른 배선층을 사용하지 않고 배선의 미접속을 없앨 수 있다.

상기 각 실시 형태에서는, 배선층(LC)에 있어서의 이전위 배선의 오버래핑을 회피하는 경우에 적용했지만, 다른 배선층(LA, LB) 또는 배선층(LC)보다 상층에 있어서 이전위 배선의 오버래핑을 회피하는 경우에도 적용가능하다.

상기 각 실시 형태에서는, 전원 배선을 예로 설명했지만, 어느 정도의 배선 폭을 갖는 배선이면 충분하며, 전원 배선간에, 전원 배선과 신호 배선간에, 신호 배선간에 등, 어떠한 종류의 배선에 대하여도 적용 가능하다.

상기 실시 형태에서는, 도 1의 단계 11에 있어서 배선 패턴을 작성하도록 했지만, 미리 작성된 배선 패턴을 이용하도록 하여도 좋다. 즉, 배선 패턴 작성 처리로서, 도 1의 단계 12 이후의 각 처리를 실행하는 구성으로 하여도 양호하다.

상기 실시 형태는, 컴퓨터가 실행하는 프로그램에 의해 실현했지만, 상기 각 수단 또는 복수의 수단을 조합하여 하드웨어 실현하여도 좋다.

이상 상세히 설명한 바와 같이, 본 발명에 따르면, 추출한 오버래핑 부분을 절취한 회피 패턴을 작성하여 이전위 배선을 접속하도록 했기 때문에, 접속 주변의 배선 영역을 가능한 한 사용하지 않고 선단끼리 오버래핑되는 이전위 배선을 효율적으로 접속할 수 있다.

회피 패턴이 배선 조건을 만족하는지의 여부를 검증하고, 배선 조건을 만족하는 회피 패턴에 기초하여 배선 패턴을 작성하도록 했기 때문에, 패턴의 수정 개소가 적어져, 설계 시간의 증대를 억제할 수 있다.

제4 전원 배선은 복수로 분지되고 제2 전원 배선과 접속되는 선단부를 가지며, 복수의 선단부 사이의 간극에 있어서 제1 전원 배선과 제3 전원 배선을 접속하는 것에 의해, 반도체 집적 회로 장치의 칩 면적의 증대를 억제할 수 있다.

Claims

복수 전위를 취급하는 반도체 집적 회로의 배선 패턴 작성 방법으로서,

배선 패턴으로부터 이전위(異電位) 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 단계와,

상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제1항에 있어서, 상기 회피 패턴이 배선 조건을 만족하는지의 여부를 검증하는 단계와,

상기 검증 결과에 기초하여, 배선 조건을 만족하는 회피 패턴에 기초하여 배선 패턴을 작성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제2항에 있어서, 상기 회피 패턴이 배선 조건을 만족하지 않는 경우에 별도의 회피 패턴이 있는지의 여부를 판단하는 단계를 포함하며,

상기 별도의 회피 패턴이 있는 경우에는 상기 회피 패턴을 작성하는 단계에서 별도의 회피 패턴을 작성하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제3항에 있어서, 상기 별도의 회피 패턴이 없는 경우에 상기 오버래핑 배선 패턴 중의 하나를 절곡하는 것에 의해, 또는 상기 오버래핑 배선 패턴이 속하는 층과는 다른 층에 배선 패턴을 형성함으로써 다른 배선을 회피하는 패턴을 작성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제1항에 있어서, 상기 회피 패턴을 작성하는 단계에 있어서, 상기 마주 대하는 배선 중에서 굵은 한 쪽 배선으로부터 오버래핑되는 부분을 포함하는 영역을 절취하여 회피 패턴을 작성하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제5항에 있어서, 상기 영역은 오버래핑 부분에 미리 설계 기준으로 결정된 배선에 필요하게 되는 간격만큼을 부가하여 결정되는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
제1항에 있어서, 상기 회피 패턴을 작성하는 단계에 있어서, 한 쪽 배선을 복수로 분기시켜 다른 쪽 배선과의 오버래핑 부분을 줄임으로써 절취하는 영역을 감소시키는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 방법.
복수 전위를 취급하는 반도체 집적 회로의 배선 패턴 작성 장치로서,

배선 패턴으로부터 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 오버래핑 패턴 검출 수단과,

상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 회피 패턴 발생 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로의 배선 패턴 작성 장치.
복수 전위를 취급하는 반도체 집적 회로의 배선 패턴을 작성하는 프로그램 데이터를 기록한 컴퓨터 판독 가능한 기록 매체로서,

상기 프로그램은,

배선 패턴으로부터 이전위 배선의 선단끼리 마주 대하여 오버래핑되는 부분을 검출하는 단계와,

상기 배선 중의 하나로부터 상기 오버래핑 부분을 절취한 회피 패턴을 생성하는 단계를 포함하는 방법을 실행하는 기록 매체.
제1 전원 배선과,

상기 제1 전원 배선과 평행하게 설치되고 상기 제1 전원 배선과는 다른 전원 종류의 제2 전원 배선과,

상기 제2 전원 배선을 가로지르고 상기 제1 전원 배선에 비아홀을 매개로 접속하는 상기 제1 전원 배선과 동일한 전원 종류의 제3 전원 배선과,

상기 제1 전원 배선을 가로지르고 상기 제2 전원 배선에 비아홀을 매개로 접속하는 상기 제2 전원 배선과 동일한 전원 종류의 제4 전원 배선을 가지며,

상기 제4 전원 배선은 복수로 분지된 선단부를 가지고, 상기 선단부에서 상기 제2 전원 배선과 접속하고, 상기 복수의 선단부 사이의 간극에서 상기 제3 전원 배선이 상기 제1 전원 배선과 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.