KR19980070088A - 반도체 집적회로의 칩레이아웃 및 그 검증방법 - Google Patents
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Abstract
반도체 집적회로의 칩레이아웃은 단일 전원을 갖는 반도체기판을 형성하도록 설계된 복수의 소자패턴 및 상기 반도체기판 상에 형성될 수 있는 금속배선패턴을 구비한다. 상기 금속배선패턴은 복수의 전원채널을 제공하도록 복수의 부분으로 분할된다.
Description
본발명은 향상된 잡음감소구조를 갖는 반도체 집적회로의 칩레이아웃 및 그 검증방법에 관한 것이다.
일반적으로, 반도체 집적회로의 제조는 특정한 기능의 정의 및 그 기능을 달성하기 위한 회로설계로부터 시작된다. 그러한 회로설계 과정은 고급의 CAD (computer-aided design) 시스템으로 실행되는 회로 레이아웃 (칩레이아웃) 단계를 포함한다.
반도체 집적회로에서, 전력신호는 다른 회로로부터 나오는 잡음으로 인하여 레벨이 변할 수도 있다. 차동형 회로와 같이 보다 낮은 전압으로 작동하는 회로는 잡음에 의해 상당히 영향받으므로 에러가 발생할 수도 있다. 잡음의 영향을 줄이기 위하여, 종래의 칩레이아웃에서는, 복수의 전원을 이용하여 다중전원 구조를 실현하거나, 커패시턴스패턴을 집적회로의 레이아웃에 삽입한다. 종래의 칩레이아웃은 4 단자 트랜지스터 모델을 이용하여 모든 노드의 접속을 조사함으로써 논리적으로 검증된다.
종래의 칩레이아웃에 따르면, 다중전원 구조를 실현하기 위하여, 반도체기판 및 금속배선패턴이 모두 분할되어야 한다. 그렇지 않으면, 커패시턴스패턴이 칩레이아웃에 삽입되어야 한다. 그러므로, 종래의 칩레이아웃은 게이트 어레이와 같이 미리 형성된 마스크패턴을 갖는 LSI 칩에는 적용될 수 없다. 커패시턴스패턴이 칩레이아웃에 삽입되면, 칩의 면적은 커진다. 더욱이, 마스크패턴을 만드는 과정에서, 회로의 어떤 부분에는 여분의 전원이 제공된다는 것을 나타내는 정보를 발생시킬 필요가 있다. 그리고, 작업자에 의해 추가적인 작업이 수행되어야 한다.
칩레이아웃에 대한 종래의 검증방법에 따르면, 신호노드가 전원이 제공되지 않는 접속되지 않은 반도체기판에 접속되는 에러를 검출할 수가 없다. 게다가, 복수의 신호노드중에서 단락회로가 만들어진 위치를 검출하는데에 오랜 시간이 걸린다.
따라서, 본발명의 목적은 반도체기판의 전원을 분할하거나 커패시턴스패턴을 삽입하지 않고도 외부 잡음의 영향을 쉽게 감소시키는 반도체 집적회로의 칩레이아웃을 제공하는 것이다.
본발명의 또다른 목적은 신호노드가 접속되지 않은 반도체기판에 접속되는 에러를 검출할 수 있고 복수의 신호노드중에서 단락 회로가 만들어진 위치를 쉽게 검출할 수 있는 칩레이아웃의 검증방법을 제공하는 것이다.
본발명의 또다른 목적은 반도체기판의 전원을 분할하거나 커패시턴스패턴을 삽입하지 않고도 외부 잡음의 영향을 쉽게 감소시키는 칩레이아웃에 따라 제조되는 반도체 집적회로를 제공하는 것이다.
본발명의 추가적인 목적, 효과 및 새로운 특징은 이하의 기재에서 부분적으로 나타나고, 부분적으로는 이하의 내용을 검토한 통상의 지식을 가진자에게는 명백해질 것이며 본발명을 실시하면서 알게될 것이다.
도 1 은 본발명의 제 1 바람직한 실시예에 따른 반도체 집적회로의 칩레이아웃을 도시하는 평면도.
도 2 는 도 1 의 라인 (A-B) 을 따라 절단된 단면도.
도 3 은 도 1 의 라인 (A-B) 을 따라 절단된 또다른 단면도.
도 4 는 도 1 의 라인 (C-D) 을 따라 절단된 단면도.
도 5 는 도 1 의 라인 (C-D) 을 따라 절단된 또다른 단면도.
도 6 은 본발명의 반도체 집적회로의 설계지원시스템을 도시하는 블록다이어그램.
도 7 은 칩 설계 작업을 도시하는 플로우차트.
도 8 은 본발명의 제 2 실시예에 따른 반도체 집적회로의 칩레이아웃을 도시하는 평면도.
도 9 는 본발명의 제 3 실시예에 따른 반도체 집적회로의 칩레이아웃을 도시하는 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 다중채널전원영역 2 ~ 5 : VDD 용 본딩패드
6 ~ 9 : 접지용 본딩패드 10,11,26 : VDD 용 배선
12,13,28 : 접지용 배선 14,15 : N-타입 반도체기판
16 : P-타입 반도체기판 17 : N+타입 확산영역
18a ~ 18d, 20a ~ 20d : 콘택 19 : P+타입 확산영역
본발명의 제 1 태양에 따르면, 반도체 집적회로의 칩레이아웃은 단일 전원을 갖는 반도체기판을 형성하도록 설계된 복수의 소자패턴 및 상기 반도체기판에 형성될 수 있는 금속배선패턴을 포함한다. 상기 금속배선패턴은 복수의 전원채널을 제공하기 위하여 복수의 부분으로 분할된다.
본발명의 제 2 태양에 따르면, 반도체기판용인 복수의 소자패턴 및 금속배선패턴을 포함하는 레이아웃에 따라 제조된 반도체 집적회로의 칩레이아웃에 대한 검증방법은 3 단자 트랜지스터 모델을 이용하여 금속배선패턴의 접속을 검증하는 단계 및 소자패턴의 접속을 검증하는 단계를 포함한다.
본발명의 제 3 태양에 따르면, 소정의 칩레이아웃에 따라 형성된 반도체 집적회로가 제공되는데, 상기 소정의 칩레이아웃은 단일 전원을 갖는 반도체기판을 형성하도록 설계된 복수의 소자패턴 및 상기 반도체기판 상에 형성될 수 있는 금속배선패턴을 포함한다. 상기 금속배선패턴은 복수의 전원채널을 제공하기 위하여 복수의 부분으로 분할된다.
도 1 은 본발명의 제 1 바람직한 실시예에 따른 반도체 집적회로의 칩레이아웃을 보인다. 도 2 내지 도 5 각각은 도 1 에 도시된 칩레이아웃에 따라 제조된 반도체 집적회로의 내부구조를 보인다. 도 1 의 라인 (A-B) 을 따라 취해진 단면이 도 2 또는 도 3 에 도시된다. 도 1 의 라인 (C-D) 을 따라 취해진 단면은 도 4 및 도 5 에 도시된다.
반도체 집적회로는 P-타입 반도체기판 (16), 상기 P-타입 반도체기판 상에 형성된 N-타입 반도체기판 (14,15), 및 금속배선층 (패턴) (10-13) 을 포함한다. 상기 금속배선층 (패턴) 은 VDD 용 배선 (10,11) 및 접지용 배선 (12,13) 을 포함한다. 상기 VDD 용 배선 (10) 은 집적회로의 대부분의 셀을 둘러싸는 정방형으로 설계된다. 상기 VDD 용 배선 (10) 은 다른 VDD 용 배선 (10a,10b,10c,10d) 에 접속된다. 상기 접지용 배선 (12) 은 상기 VDD 용 배선 내부에만 있는 정방형으로 설계되고 다른 접지용 배선 (12a,12b,12c,12d) 에 접속된다.
또한, 상기 VDD 용 배선 (10) 은 VDD 용 본딩패드 (2-4) 에 접속되고, 상기 접지용 배선 (12) 은 접지용 본딩패드 (6-8) 에 접속된다. VDD 용 배선 (11) 은 다른 VDD 용 배선 (10,10a,10b,10c,10d) 에는 접속되지 않고 VDD 용 패드 (5) 에 접속된다. 접지용 배선 (13) 은 다른 접지용 배선 (12,12a,12b,12c,12d) 에는 접속되지 않고 접지용 본딩패드 (9) 에 접속된다. 참조번호 (1) 는 다중채널 전원회로가 형성되는 영역을 나타낸다.
도 2 내지 도 5 를 참조하면, 반도체 집적회로는 N-타입의 반도체기판 (14) 에 각각 접속된 도 2 에 도시된 N+타입의 확산영역 (17a,17b,17c,17d) 이나 도 3 에 도시된 N+타입의 확산층 (17) 을 더 포함한다. N+타입의 확산영역 (17a,17b,17c,17d) 및 N+타입의 확산층 (17) 은 콘택 (18a,18b,18c,18d) 을 통하여 VDD 용 배선 (10,11) 에 접속된다. 상기 콘택 (18a,18b,18c,18d) 은 절연층 (22) 에 형성된다.
반도체 집적회로는 P-타입의 반도체기판 (14) 에 각각 접속된 도 4 에 도시된 P+타입의 확산영역 (19a,19b,19c,19d) 이나 도 5 에 도시된 P+타입의 확산층 (19) 을 더 포함한다. P+타입의 확산영역 (19a,19b,19c,19d) 및 P+타입의 확산층 (19) 은 콘택 (20a,20b,20c,20d) 을 통하여 접지용 배선 (12,13) 에 접속된다. 상기 콘택 (20a,20b,20c,20d) 은 절연층 (22) 에 형성된다. 도 2 내지 도 5 로부터 이해될 수 있듯이, 저항은 콘택 (18a,18b,18c,18d) 과 콘택 (20a,20b,20c,20d) 사이에 형성된다.
상기한 칩레이아웃에서, 상기 배선패턴은 다중공급 전원이라고 불리는 복수의 전원채널을 제공하기 위하여 VDD 용 배선 (11) 및 다른 VDD 용 배선 (10,10a,10b,10c,10d) 의 두 부분으로 분할된다. 한편, 반도체기판 (14-16) 은 단일 전원 (도시되지 않음) 을 갖도록 설계된다.
상기 실시예의 칩레이아웃에 따르면, 외부 잡음의 영향은 반도체기판 (14-16) 에 형성된 전원을 분할하거나 커패시턴스패턴을 삽입하지 않고도 쉽게 감소될 수 있다. 그러므로, 상기 칩레이아웃은 칩면적을 확장하지 않고도 게이트 어레이와 같은 미리 형성된 마스크패던을 갖는 LSI 칩에 적용될 수 있다. 더욱이, 상기 칩레이아웃은 여분의 전원의 존재를 나타내는 영역 (1) 을 포함하여, 회로의 어떤 부분이 여분의 전원을 필요로 한다는 것을 나타내는 추가적인 정보를 발생시킬 필요가 없다. 그 결과로, 이러한 칩레이아웃은 자동적으로 설계된다.
도 6 은 반도체 집적회로를 위한 설계지원시스템을 보이고, 도 7 은 도 6 에 도시된 지원 시스템으로 실행되는 반도체 집적회로의 설계작업을 보인다. 이하에서, 전원의 네트데이터 (net data) 를 갖지않는 네트리스트 (net list) 를 갖는 게이트 어레이의 CAD 시스템이 기재된다. 네트리스트가 전원의 네트데이터를 포함한다면, 핀리스트 (pin list) 는 생략된다.
설계지원시스템은 네트데이터 리더 (reader) (100), 다중채널전원 네트레이아웃부 (200), 일반적인 레이아웃부 (300), 및 레이아웃 검증부 (400) 를 구비한다. 네트데이터 리더 (100) 는 네트리스트 (100a) 및 핀리스트 (100b) 에 따라 네트리스트 정보를 발생시킨다. 다중채널전원 네트레이아웃부 (200) 는 네트데이터 리더 (100) 로부터 공급된 네트리스트 정보에 따라 전원 네트레이아웃을 만든다. 레이아웃부 (300) 는 코어셀 (core cell) 의 자동적인 레이아웃 및 일반적인 신호패턴의 자동적인 레이아웃을 수행한다. 레이아웃 검증부 (400) 는 레이아웃의 논리적인 검증을 수행한다.
작업에 있어서, 제 1 단계로 설계지원시스템에 입력되는 네트리스트 (100a) 및 핀리스트 (100b) 가 발생된다. 네트리스트 (100a) 는 회로를 구성하는 셀의 정보 및 셀의 접속데이터 (네트 정보) 를 포함한다. 핀리스트 (100b) 는 전원셀정보 및 IO 셀 배치의 정보를 포함한다. 제 2 단계에서, 네트데이터 리더 (100) 는 네트리스트 (100a) 및 핀리스트 (100b) 로부터 네트 정보를 읽는다.
상기 핀리스트 (100b) 는 전원정보를 나타내는 그룹정보입력필드를 포함한다. 여분의 전원 (다중전원채널) 을 요구하기 위한 여분의 전원정보가 그룹정보로서 그룹정보입력필드에 쓰여져서, 설계지원시스템은 여분의 전원이 요청된다는 것을 인식할 수 있다.
여분의 전원 (다중전원채널) 을 요청하는 그룹정보가 그룹정보입력필드에 쓰여지면, 네트데이터 리더 (100) 는 해당하는 그룹정보가 정보입력필드에 존재하는 IO 셀을 취한다. 상기 IO 셀은 상기 핀리스트 (100b) 로 부터 찾아진다. 찾아진 IO 셀은 전원이 아니다. 네트데이터 리더 (100) 는, 그 그룹정보가 요청되는 전원셀 및 상기 IO 셀의 외부 IO 단자로부터 여분의 전원이 적용될 필요가 있는 매크로셀 (macro cell) 을 위하여, 여분의 전원의 네트데이터를 발생시킨다.
한편, 그룹정보입력필드에 아무런 여분의 전원에 관한 정보가 쓰여지지 않으면, 네트데이터 리더 (100) 는 보통의 전원을 갖는다는 네트데이터를 발생시킨다. 만약, 매크로셀 및 IO 셀이 정해지지 않거나 코어셀이 너무많기 때문에 여분의 전원이 적용되는 코어셀이 정해지지 않으면, 다중채널전원 레이아웃부 (200) 가 정의되지 않은 셀의 정보 및 위치를 발생시킨다. 여분의 전원의 정보 및 위치는 층평면도 작업에서 다중채널전원 레이아웃부 (200) 에 입력된다.
제 3 단계에서, VDD 용 배선 (10) 및 접지용 배선 (12) 이 IO 셀 (본딩패드) (2-9) 과 셀을 위한 영역 사이에 여분의 전원을 위한 영역 (1) 에 상관없이 배치된다. 다음으로, 여분의 전원의 셀이 매크로셀 뿐이면, 여분의 전원의 위치가 층평면도 정보로부터 읽혀지거나 다중채널전원 레이아웃부 (200) 가 그 위치를 결정한다. 여분의 전원의 셀이 코어셀 그룹으로 구성되면, 여분의 전원의 위치가 층평면도 정보로부터 읽혀지거나, 다중채널전원 레이아웃부 (200) 가 그 위치를 결정한다.
다중채널전원 레이아웃부 (200) 가 매크로셀의 외부형태 또는 층평면도로부터 정보를 읽은 후에, 다중채널전원 레이아웃부 (200) 는 일반 전원배선 (10a,12a) 이 매크로셀을 둘러싸도록 배치한다.
그런 후에, 제 4 단계로, LSI 칩의 마스크데이터가 종래와 동일한 방식으로 발생된다. 레이아웃부 (300) 는 칩레이아웃을 완료하고, 칩레이아웃을 발생시키기 위해 사용된 정보는 소정의 데이터베이스에 저장된다. 그리고 나서, 레이아웃부 (300) 는 데이터베이스에 저장된 정보에 따라 레이아웃 검증을 위한 네트리스트를 발생시킨다.
제 5 단계에서는, 레이아웃 검증부 (400) 가 모든 배선을 체크하여 접속되었는지 접속되지 않았는지를 조사한다. 레이아웃 검증은 제 1 및 제 2 검증단계로 수행된다. 제 1 검증단계에서, 3 단자 트랜지스터 모델을 사용하여 일반 검증이 수행된다. 즉, 레이아웃 검증부 (400) 는 각각의 소자를 구성하는 트랜지스터 및 금속배선층 (10,11,...) 사이의 접속을 조사한다.
제 2 검증단계에서, 레이아웃 검증부 (400) 는 반도체기판 (14-16) 의 논리적인 접속을 조사한다. 이러한 검증에 있어서, 레이아웃 검증부 (400) 는 우선 금속배선층 (10,11,...) 을 연결하는 마스크패턴 (18a,18b,18c,18d,...) 및 반도체기판 (14-16) 의 위치를 찾아낸다. 그리고 나서, 레이아웃 검증부 (400) 는 금속배선층 (10,11,...) 으로부터 취해진 신호정보에 따라 반도체기판 (14-16) 의 논리적인 검증을 수행한다.
제 1 및 제 2 검증단계를 포함하는 상기한 검증에 따르면, 전원배선 이외의 배선이 반도체기판 (14-16) 에 접속되어 있다는 것을 검출할 수 있다. 즉, 금속배선층 (10,11,...) 의 노드정보가 VDD 나 접지가 아니라면, 전원에 접속되지 않은 분리된 독립된 반도체기판이 일반 배선에 접속된다는 것을 검출할 수 있다. 반도체기판에 노드정보가 제공되지 않는 일이 일어날 수도 있다. 반도체기판이 복수의 신호 및 그 위치에 접속될 수 있다.
제 6 단계에서, 상기한 검증의 결과가 성공적이라면, 모든 작업이 종료된다. 한편, 상기한 검증의 결과가 좋지 않다면, 작업이 제 1 단계 및 제 3 단계로 되돌아 간다.
칩레이아웃을 검증하기 위한 상기한 방법에 따르면, 신호노드가 접속되지 않은 반도체기판에 접속되는 에러가 쉽게 검출될 수 있다. 게다가, 단락회로가 복수의 신호노드중에서 만들어지는 위치가 쉽게 검출될 수 있다.
도 8 은 본발명의 제 2 바람직한 실시예에 따른 반도체 집적회로의 칩레이아웃을 도시한다. 이 실시예의 대부분의 구성요소는 도 1 에 도시된 제 1 바람직한 실시예의 경우와 동일하다. 그러므로, 동일하거나 대응하는 구성요소는 동일한 참조번호에 의해 표시되고, 불필요한 기재를 피하기 위하여 동일한 기재는 반복되지 않는다. 도 8 에 도시된 칩레이아웃은 영역 (1) 에 많은 수의 셀이 형성되는 경우에 유용하다. 이 칩레이아웃은 VDD 용 배선 (11) 에 접속된 VDD 용 배선 (26) 및 접지용 배선 (13) 에 접속된 접지용 배선 (28) 을 포함한다. VDD 용 배선 (26) 및 접지용 배선 (28) 각각은 영역 (1) 을 링모양으로 둘러싸도록 설계된다.
도 9 는 본발명의 제 3 바람직한 실시예에 따른 반도체 집적회로의 칩레이아웃을 도시한다. 이 실시예의 대부분의 구성요소는 도 1 및 도 8 에 도시된 제 1 및 제 2 바람직한 실시예의 경우와 동일하다. 그러므로, 동일하거나 대응하는 구성요소는 동일한 참조번호로 표시되고, 불필요한 기재를 피하기 위하여 동일한 기재는 반복되지 않는다. 도 9 에서, 영역 (1) 은 반도체기판 (14) 을 완전히 덮도록 확장되어서, 반도체기판 (14) 에 형성된 소자가 집적회로의 다른 부분과 완전히 분리된다. 이러한 구조는 전력절약모드에서와 같이 전력이 때때로 한 부분에만 공급되는 집적회로에 유용하다.
상기한 본발명은 다양한 수정, 변경 및 적용이 가능하고 그러한 것들은 첨부한 청구범위와 등가인 의미 및 범위로 이해되도록 의도된다는 것이 이해되어야 한다. 예컨데, 반도체기판 (14,16) 의 타입은 그 기능 및 특성을 제한하지 않는다.
상기한 본발명에 따른 반도체 집적회로의 칩레이아웃은 반도체기판의 전원을 분할하거나 커패시턴스패턴을 삽입하지 않고도 외부 잡음의 영향을 쉽게 감소시킬 수 있고, 칩면적을 확장하지 않고도 게이트 어레이와 같이 미리 형성된 마스크패던을 갖는 LSI 칩에 적용될 수 있다. 또한, 본발명에 따르면, 신호노드가 접속되지 않은 반도체기판에 접속되는 에러를 검출할 수 있고, 복수의 신호노드중에서 단락 회로가 만들어진 위치를 쉽게 검출할 수 있는 칩레이아웃의 검증방법이 제공된다.
Claims (7)
- 단일 전원을 갖는 반도체기판을 형성하도록 설계된 복수의 소자패턴 및상기 반도체기판 상에 형성될 수 있는 금속배선패턴을 구비하고,상기 금속배선패턴은 복수의 전원채널을 제공하도록 복수의 부분으로 분할되는 것을 특징으로 하는 반도체 집적회로의 칩레이아웃.
- 제 1 항에 있어서, 상기 반도체기판은 제 1 반도체기판 및 상기 제 1 반도체기판 상에 형성된 제 2 반도체기판을 구비하고,상기 금속배선패턴의 분할된 부분중에서 하나는 상기 제 2 반도체기판의 모든 패턴을 덮도록 설계되는 것을 특징으로 하는 반도체 집적회로의 칩레이아웃.
- 반도체기판용 복수의 소자패턴 및 금속배선패턴을 포함하는 레이아웃에 따라 제조된 반도체 집적회로의 칩레이아웃 검증방법으로서,3 단자 트랜지스터 모델을 이용하여 금속배선패턴의 접속을 검증하는 단계 및소자패턴의 접속을 검증하는 단계를 구비하는 것을 특징으로 하는 반도체 집적회로의 칩레이아웃 검증방법.
- 제 3 항에 있어서, 작동하지 않는 회로를 갖는 접속되지 않은 반도체기판이 신호노드에 접속되어 있는지 여부를 검증하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 칩레이아웃 검증방법.
- 제 3 항에 있어서, 복수의 신호노드중에서 단락회로가 만들어지는 위치를 검증하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 칩레이아웃 검증방법.
- 소정의 칩레이아웃에 따라 형성된 반도체 집적회로로서,상기 칩레이아웃은 단일 전원을 갖는 반도체기판을 형성하도록 설계된 복수의 소자패턴 및 상기 반도체기판 상에 형성될 수 있는 금속배선패턴을 구비하고,상기 금속배선패턴은 복수의 전원채널을 제공하도록 복수의 부분으로 분할되는 것을 특징으로 하는 반도체 집적회로.
- 제 6 항에 있어서, 상기 반도체기판은 제 1 반도체기판 및 상기 제 1 반도체기판 상에 형성된 제 2 반도체기판을 구비하고,상기 금속배선패턴의 분할된 부분중에서 하나는 상기 제 2 반도체기판의 모든 패턴을 덮도록 설계되는 것을 특징으로 하는 반도체 집적회로.
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