JP2000269341A - 機能マクロ及びその設計方法、及び半導体装置の設計方法 - Google Patents

機能マクロ及びその設計方法、及び半導体装置の設計方法

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Abstract

(57)【要約】 【課題】 他のセルとの接続において、デザインルール
を違反することなく、配線自由度の高い接続を行うこと
ができる。 【解決手段】 機能マクロ２は、接続ピン領域１に配置
された２層以上の配線層５、６と、接続ピン領域１及び
接続ピン領域１の端部からデザインルールから定まる所
定の距離だけ広げた領域（コンタクト禁止領域）３以外
の領域に配置されたヴィアコンタクト４とを有する。ラ
ンダムロジック２０等の他のセルとの接続においてラン
ダムロジック２０のヴィアコンタクトと機能マクロ２の
ヴィアコンタクト４との間でデザインルールの違反が起
こることを避けることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ、ＤＲＡ
Ｍ、ＰＬＬ等の機能マクロ及びその設計方法に関し、特
に機能マクロとランダムロジック等の異なる機能セルを
同一チップ上に搭載した集積回路およびその設計方法に
関する。さらに詳細には機能マクロの接続ピンの形状に
関するものである。
【０００２】
【従来の技術】近年、ＡＳＩＣ（Application Specific
Integrated Circuit：特定用途向け集積回路）等の半
導体集積回路は、微細加工技術の向上による高集積化と
高性能化により、同一チップ内に機能マクロと機能マク
ロ内データの演算・処理を行うランダムロジックを混載
した構成がとられている。ここで、機能マクロとはＳＲ
ＡＭ、ＤＲＡＭ、ＰＬＬ等の複雑な機能を有する回路を
その機能専用セルとして開発されたものである。
【０００３】一般に、このような半導体装置の設計にお
いて、機能マクロ及びランダムロジック部等の各セルご
とに機能設計、回路設計、そしてレイアウト設計が行な
われ、各セルごとにレイアウトデータが作成される。そ
して、各セルのレイアウトデータは自動配置配線ツール
を用いて、半導体チップ全体の１つのレイアウトデータ
（以後、チップレイアウトデータと言う）にまとめられ
る。つまり、自動配置配線ツールにより、各セルはチッ
プ内の所定の位置に配置され、配置された各セル間を接
続する配線が形成される。
【０００４】ここで、機能マクロのレイアウトデータ
は、自動配置配線ツールにかけられる前に、他のセルと
の接続のために設けられた配線領域（以後、「接続ピン
領域」という）のレイアウトパターンとセルのサイズが
記述されたデータ（以後、「ＬＥＦデータ」という）に
変換される。自動配置配線ツールに必要なＬＥＦデータ
のみを入力することで自動配置配線ツールの処理するデ
ータ量を減らし、計算効率を向上させるためである。
【０００５】従来、機能マクロ内の接続ピン領域におい
て、機能マクロの配線が１層だけでは他のセルとの接続
の自由度が少ないため、ランダムロジック部等との接続
においてはロジック規模の大きさあるいは配線の混雑に
よっては接続できない場合があった。このため、図６に
示すように、機能マクロ５２の接続ピン領域５１内ある
いはその周縁にヴィアコンタクト５４を形成して、接続
ピン領域５１における機能マクロ５２の配線層を第１配
線層５６及び第２配線層５５の２層以上で構成して、第
１配線層乃至第３配線層（７１、７２、７４）を有する
ランダムロジック７０との接続の自由度を上げていた。
【０００６】
【発明が解決しようとする課題】しかし、機能マクロ５
２の接続ピン領域５１内に複数の配線層に対して、ラン
ダムロジックが同一の配線層により接続する場合は問題
ないが、ランダムロジック７０がヴィアコンタクトを介
して機能マクロと異なる配線層で接続を行うと、接続ピ
ン領域５１内あるいはその周縁において、機能マクロ５
２が形成するヴィアコンタクト５４とランダムロジック
７０が形成するヴィアコンタクトとの間でデザインルー
ルの違反をする場合がある。ここでデザインルールと
は、同一配線層間を接続する隣接したヴィアコンタクト
が近づける距離を定めたスペースルールと、配線層の上
下に配置されるヴィアコンタクトは縦に連ねてはいけな
い、というスタックルールの２つのルールを言う。これ
らに違反することをそれぞれスペースエラー、スタック
エラーと言う。
【０００７】具体的には、次に示す３つの事例が考えら
れる。まず、図７（ａ）に示すように、接続ピン領域５
１内において第１配線層５６から第２配線層５５にヴィ
アコンタクト５４を介して接続された機能マクロ５２に
対して、ランダムロジック７０は第１配線層７１からヴ
ィアコンタクト７３を介して機能マクロ５２の第２配線
層７２と接続している。この時、機能マクロ５２の接続
ピン領域５１内のヴィアコンタクト５４とランダムロジ
ック７０のヴィアコンタクト７３の間でヴィアコンタク
トのスペースエラー７７が発生する。
【０００８】また、図７（ｂ）に示すように、図７
（ａ）と同様な構成を有する機能マクロに、ランダムロ
ジック７０は接続ピン領域５１において第３配線層から
ヴィアコンタクト７５を介して第２配線層５５と接続し
ている。この時、機能マクロ５２のヴィアコンタクト５
４とランダムロジック７０のヴィアコンタクト７５の間
でヴィアコンタクトのスタックエラー７８が発生する。
【０００９】さらに、図７（ｃ）に示すように、第３配
線層５８から接続ピン領域５１の周辺に形成された２つ
のヴィアコンタクト５４、５７と第２配線層５５を介し
て、第１配線層５６に接続され、接続ピン領域５１にお
いてヴィアコンタクト７６が形成され、第１および第２
配線層５５、５６で接続ピンが形成されている。これに
対して、ランダムロジック７０は、図７（ｂ）と同様に
第３配線層７４において接続ピン領域５１に入り、ヴィ
アコンタクト７５を介して第２配線層５５と接続されて
いる。この時、接続ピン領域５１内でスタックエラー７
８が発生し、機能マクロ５２の接続ピン領域５１周辺に
形成されたヴィアコンタクト５７とランダムロジック７
０のヴィアコンタクト７５の間ではスペースエラー７７
が発生する。
【００１０】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的は、他のセルとの接続におい
て、デザインルールを違反することなく、配線自由度の
高い接続を行うことができる機能マクロを提供すること
である。
【００１１】また本発明の他の目的は、他のセルとの接
続において、デザインルールを違反することなく、配線
自由度の高い接続を行うことができる機能マクロの設計
方法を提供することである。
【００１２】さらに本発明の他の目的は、自動配置配線
ツールによる各セルの配線接続において、デザインルー
ル違反の発生を抑えることができる半導体装置の設計方
法を提供することである。
【００１３】
【課題を解決するための手段】上記課題を達成するた
め、本発明の第１の特徴は、自動配置配線ツールを用い
て設計される半導体装置に混載される機能マクロにおい
て、接続ピン領域に配置された２層以上の配線層と、接
続ピン領域及び接続ピン領域の端部からデザインルール
から定まる所定の距離だけ広げた領域（コンタクト禁止
領域）以外の領域に配置されたヴィアコンタクトとを有
する機能マクロであることである。
【００１４】本発明の第１の特徴によれば、機能マクロ
の接続ピン領域内に配置された２層以上の配線層を接続
するヴィアコンタクトを接続ピン領域及びコンタクト禁
止領域以外の領域に配置することで、ランダムロジック
等の他のセルとの接続において他のセルのヴィアコンタ
クトと機能マクロのヴィアコンタクトとの間でデザイン
ルールの違反が起こることを避けることができる。
【００１５】本発明の第１の特徴において、「自動配置
配線ツール」とは、半導体装置の設計において、半導体
装置を構成する各セルのレイアウトパターンが記述され
たレイアウトデータから、半導体装置における各セルの
配置及び各セル間を接続する配線のレイアウトが記述さ
れたチップレイアウトデータを作成する手段をいう。
「接続ピン領域」とは他のセルとの接続のために設けら
れた配線領域をいう。「デザインルール」とは、同一配
線層間を接続する隣接したヴィアコンタクトが近づける
距離を定めたスペースルールと、配線層の上下に配置さ
れるヴィアコンタクトは縦に連ねてはいけない、という
スタックルールの２つのルールを言う。これらに違反す
ることをそれぞれスペースエラー、スタックエラーと言
う。「デザインルールから定まる所定の距離」とは、ス
ペースルールにおいて隣接してヴィアコンタクトを配置
するのに必要な距離を言う。
【００１６】本発明の第２の特徴は、自動配置配線ツー
ルを用いて設計される半導体装置に混載される機能マク
ロの設計方法において、レイアウトデータを作成するス
テップと、レイアウトデータにおいて接続ピン領域内に
２層以上の配線層を形成するステップと、接続ピン領域
及び接続ピン領域の端部からデザインルールから定まる
所定の距離だけ広げた領域（コンタクト禁止領域）以外
の領域に２層以上の配線層を接続するヴィアコンタクト
を形成するステップとを少なくとも有する機能マクロの
設計方法であることである。
【００１７】本発明の第２の特徴によれば、機能マクロ
の接続ピン領域内に形成された２層以上の配線層を接続
するためのヴィアコンタクトを接続ピン領域及びコンタ
クト禁止領域以外の領域に形成することで、ランダムロ
ジック等の他のセルとの接続において他のセルのヴィア
コンタクトと機能マクロのヴィアコンタクトとの間でデ
ザインルールの違反が起きることを避けることができ
る。
【００１８】本発明の第２の特徴において、「自動配置
配線ツール」とは、半導体装置の設計において、半導体
装置を構成する各セルのレイアウトパターンが記述され
たレイアウトデータから、半導体装置における各セルの
配置及び各セル間を接続する配線のレイアウトが記述さ
れたチップレイアウトデータを作成する手段をいう。
「接続ピン領域」とは他のセルとの接続のために設けら
れた配線領域をいう。「デザインルール」とは、同一配
線層間を接続する隣接したヴィアコンタクトが近づける
距離を定めたスペースルールと、配線層の上下に配置さ
れるヴィアコンタクトは縦に連ねてはいけない、という
スタックルールの２つのルールを言う。「デザインルー
ルから定まる所定の距離」とは、スペースルールにおい
て隣接してヴィアコンタクトを形成するのに必要な距離
を言う。
【００１９】本発明の第３の特徴は、接続ピン領域に配
置された２層以上の配線層と、接続ピン領域及び接続ピ
ン領域の端部からデザインルールから定まる所定の距離
だけ広げた領域（コンタクト禁止領域）以外の領域に配
置されたヴィアコンタクトとを有する機能マクロ及び半
導体装置を構成する他のセルのレイアウトデータから、
セルサイズ及び接続ピン領域のレイアウトパターンが記
述されたＬＥＦデータをそれぞれ形成するステップと、
自動配置配線ツールをもちいて半導体装置を構成する全
セルのＬＥＦデータから半導体装置における各セルの配
置及び各セル間を接続する配線パターンが記述されたチ
ップデータを形成するステップと、チップデータから半
導体装置の全体のレイアウトパターンが記述されたチッ
プレイアウトデータを作成するステップとを少なくとも
有する半導体装置の設計方法であることである。
【００２０】本発明の第３の特徴によれば、自動配置配
線ツールに必要なＬＥＦデータのみを入力することで自
動配置配線ツールの処理するデータ量を減らし、計算効
率を向上させることができるとともに、自動配置配線ツ
ールによる各セルの配線接続において、デザインルール
違反の発生を抑えることができる。
【００２１】本発明の第３の特徴において、「接続ピン
領域」とは他のセルとの接続のために設けられた配線領
域をいう。「デザインルール」とは、同一配線層間を接
続する隣接したヴィアコンタクトが近づける距離を定め
たスペースルールと、配線層の上下に配置されるヴィア
コンタクトは縦に連ねてはいけない、というスタックル
ールの２つのルールを言う。「デザインルールから定ま
る所定の距離」とは、スペースルールにおいて隣接して
ヴィアコンタクトを形成するのに必要な距離を言う。
「自動配置配線ツール」とは、半導体装置の設計におい
て、半導体装置を構成する各セルのレイアウトパターン
が記述されたレイアウトデータから、半導体装置におけ
る各セルの配置及び各セル間を接続する配線のレイアウ
トが記述されたチップレイアウトデータを作成する手段
をいう。
【００２２】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
な部分には同一又類似な符号を付している。ただし、図
面は模式的なものであり、厚みと平面寸法との関係、各
層の厚みの比率等は現実のものとは異なることに留意す
べきである。したがって、具体的な厚みや寸法は以下の
説明を参酌して判断すべきものである。また図面相互間
においても互いの寸法の関係や比率が異なる部分が含ま
れていることはもちろんである。
【００２３】（第１の実施の形態）図１は本発明の実施
の形態に係わる機能マクロの接続ピン領域及びその周縁
の配線構造を示す断面図である。図１に示すように、本
発明に係わる機能マクロ２は、接続ピン領域１に配置さ
れた２層以上の配線層５、６と、接続ピン領域１及び接
続ピン領域１の端部からデザインルールから定まる所定
の距離だけ広げた領域以外の領域に配置されたヴィアコ
ンタクト４とを有する。ここで、「デザインルールから
定まる所定の距離」とは、スペースルールにおける隣接
するヴィアコンタクト間に必要な距離を言う。「接続ピ
ン領域の端からデザインルールから定まる所定の距離だ
け広げた領域」をコンタクト禁止領域３と言う。
【００２４】図３は機能マクロのレイアウトパターンの
平面図である。図３において、機能マクロ内には３つの
接続ピン領域１がレイアウトパターンの外周部に配置さ
れ、各接続ピン領域１の周縁にはコンタクト禁止領域３
が配置されている。つまり、コンタクト禁止領域３は接
続ピン領域１を囲むように配置されている。したがっ
て、接続ピン領域１に配置された複数の配線層間を接続
するヴィアコンタクトはコンタクト禁止領域３の外側
（図中の白地の部分）に配置されている。
【００２５】図５は本発明に係わる機能マクロを設計す
る方法を示すフローチャート図である。図５に示すよう
に本発明に係わる機能マクロは、（イ）まずステップＳ
１及びステップＳ２において、機能マクロが果たす機能
を明確にするシステム設計及び機能設計を行う。すなわ
ち、どのような入力が入ってきて、どのような出力が出
るかを明らかにする。
【００２６】（ロ）次にステップＳ３及びステップＳ４
において、明確になった機能を具体的に電子回路にする
ために、まず論理回路の設計（論理設計）を行い、次に
トランジスタを用いた基本論理回路を用いて電子回路の
設計（回路設計）を行う。
【００２７】（ハ）次にステップＳ５において、形成さ
れた電子回路が所定の機能を発揮するかどうかを検証す
るためにコンピュータを用いてシミュレーションを行
う。
【００２８】（ニ）次にステップＳ６において、半導体
回路として、トランジスタ、抵抗、容量等を空間的にど
こに配置して、どのように配線したらよいかを決めるレ
イアウト設計を行う。
【００２９】（ホ）最後にステップＳ７において、この
レイアウト設計で形成された接続ピン領域の配線層を２
層以上で構成したい場合に（ステップＳ７においてＹＥ
Ｓ）、ステップＳ９において、接続ピン領域内に２層以
上の配線層を配置し、これらの配線層間を接続ピン領域
及びコンタクト禁止領域を除いた領域に形成されたヴィ
アコンタクトで接続する。そして、ステップＳ８におい
て、機能マクロのレイアウトパターンが完成する。ま
た、レイアウト設計で形成された接続ピン領域の配線層
を２層以上で構成しない場合（ステップＳ７においてＮ
Ｏ）も、ステップＳ８において、機能マクロのレイアウ
トパターンが完成する。
【００３０】図２は、図１における配線接続の事例を示
す断面図である。まず、図２（ａ）に示すように、機能
マクロ２は、第１配線層６からヴィアコンタクト４を介
して第２配線層５に接続されて、接続ピン領域１に第１
及び第２の配線層５、６が配置されている。ランダムロ
ジック２０は第１配線層２１からヴィアコンタクト２３
を介して第２配線層２２に接続され、第２配線層５と接
続されている。また、ヴィアコンタクト４は接続ピン領
域１の端部からスペースルールから定まる距離だけ離れ
て配置されている。つまり、ヴィアコンタクト４はコン
タクト禁止領域３の外側に配置されている。したがっ
て、図７（ａ）に示すようなヴィアコンタクト５４、７
３間で発生するスペースエラーを、ヴィアコンタクト４
とヴィアコンタクト２３との間では避けられる。
【００３１】また、図２（ｂ）に示すように、機能マク
ロ２は、配線及びヴィアコンタクトが図２（ａ）と同一
の配置を取る。ランダムロジック２０は第３の配線層２
４から接続ピン領域１に入り、ヴィアコンタクト２５を
介して機能マクロ２の第２配線層に接続している。この
時、ヴィアコンタクト２５はコンタクト禁止領域３の外
側に配置されているため、図７（ｂ）に示すようなヴィ
アコンタクト５４、７５間で発生するスタックエラー及
びスペースエラーを、ヴィアコンタクト４とヴィアコン
タクト２５との間では避けられる。
【００３２】さらに、図２（ｃ）に示すように、機能マ
クロ２は、第３の配線層８からヴィアコンタクト７を介
して第２の配線層５に、さらにヴィアコンタクト４を介
して第１の配線層６に接続され、接続ピン領域１内に第
１及び第２の配線層５、６が配置されている。ランダム
ロジック２０は第３の配線層２４から接続ピン領域１に
入り、ヴィアコンタクト２５を介して機能マクロ２の第
２配線層５に接続している。この時、ヴィアコンタクト
７及びヴィアコンタクト４がコンタクト禁止領域３の外
側に配置されているので、図７（ｃ）に示すようなヴィ
アコンタクト５７、７５間で発生するスペースエラー７
７、及びヴィアコンタクト７５、７６間で発生するスタ
ックエラー７８を、それぞれヴィアコンタクト７とヴィ
アコンタクト２５との間でスペースエラーが避けられ、
ヴィアコンタクト４とヴィアコンタクト２５との間でス
タックエラーが避けられる。
【００３３】本発明の第１の実施の形態によれば、機能
マクロ２の接続ピン領域１内に配置された２層以上の配
線層を接続するためのヴィアコンタクトをコンタクト禁
止領域３の外側に配置することで、ランダムロジック２
０等の他のセルとの接続においてランダムロジック２０
のヴィアコンタクトと機能マクロ２のヴィアコンタクト
との間でデザインルールの違反が起こることを避けるこ
とができる。したがって、他のセルとの接続において、
デザインルールを違反することなく、配線自由度の高い
接続を行うことができる機能マクロを提供することがで
きる。
【００３４】（第２の実施の形態）第２の実施の形態で
は、図５に示した機能マクロの設計方法により設計され
た機能マクロが混載された半導体装置を設計する方法に
ついて説明する。図４は本発明の第２の実施の形態に係
わる半導体装置の設計方法を示す図である。
【００３５】（イ）まず、図５に示したフローチャート
にしたがって設計された第１及び第２の機能マクロ１
０、１１のレイアウトパターンが記述されたレイアウト
データ１２とランダムロジック７０のレイアウトデータ
１２をＬＥＦデータ９にそれぞれ変換する。ここで、Ｌ
ＥＦデータ９とは、セルサイズ、接続ピン領域の大き
さ、同領域内の配線層のレイアウト等のみを設定したデ
ータである。図４において、ＬＥＦデータ９の斜線部分
は接続ピン領域１を示す。
【００３６】（ロ）次に、各セル（１０、１１、７０）
のＬＥＦデータ９から自動配線ツール１３を用いて、半
導体装置における各セルの配置及び各セルの接続ピン領
域内の配線層のレイアウトのみが設定されたチップデー
タ１４を作成する。
【００３７】（ハ）次に、各セルをＬＥＦデータ９から
レイアウトデータ１２に変換し、チップデータ１４から
半導体装置全体のレイアウトパターンが記述されたチッ
プレイアウトデータ１５を作成する。以上の過程を経
て、図５に示した機能マクロの設計方法により設計され
た機能マクロを混載した半導体装置のレイアウトパター
ンの設計が完了する。
【００３８】第２の実施の形態によれば、自動配置配線
ツールに必要なＬＥＦデータのみを入力することで自動
配置配線ツールの処理するデータ量を減らし、計算効率
を向上させることができる。またこれと同時に、自動配
置配線ツールによる各セル間の配線接続において、図１
に示すコンタクト禁止領域３の外側にヴィアコンタクト
４が形成されているため、他のセルとの接続によるデザ
インルール違反の発生を抑えることができる。
【００３９】
【発明の効果】以上説明したように本発明によれば、他
のセルとの接続において、デザインルールを違反するこ
となく、配線自由度の高い接続を行うことができる機能
マクロを提供することができる。
【００４０】また本発明によれば、他のセルとの接続に
おいて、デザインルールを違反することなく、配線自由
度の高い接続を行うことができる機能マクロの設計方法
を提供することができる。
【００４１】さらに本発明によれば、自動配置配線ツー
ルによる各セルの配線接続において、デザインルール違
反の発生を抑えることができる半導体装置の設計方法を
提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる機能マクロ
の接続ピン領域及びその周縁の配線構造を示す断面図で
ある。
【図２】図１における配線接続の事例を示す断面図であ
る。
【図３】機能マクロの平面構造を示す図である。
【図４】本発明の第２の実施の形態に係わる半導体装置
の設計方法を示す図である。
【図５】本発明の第１の実施の形態に係わる機能マクロ
の設計方法を示すフローチャート図である。
【図６】従来技術に係わる機能マクロの接続ピン領域及
びその周縁の配線構造を示す断面図である。
【図７】図６における配線接続の事例を示す断面図であ
る。
【符号の説明】 １、５１ 接続ピン領域 ２、５２ 機能マクロ ３ コンタクト禁止領域 ４、７、２５、５４、７３、７５、７６ ヴィアコンタ
クト ５、２２、５５、７２ 第２配線層 ６、２１、５６、７１ 第１配線層 ８、２４、７４ 第３配線層 ９ ＬＥＦデータ １０ 第１の機能マクロ １１ 第２の機能マクロ １２ レイアウトデータ １３ 自動配置配線ツール １４ チップデータ １５ チップレイアウトデータ ２０、７０ ランダムロジック ７７ スペースエラー ７８ スタックエラー
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 JA02 5F038 CD20 DF01 DF05 DF20 EZ09 EZ10 EZ20 5F064 BB14 BB40 DD05 EE02 EE17 EE23 EE26 EE27 EE60 HH09

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 自動配置配線ツールを用いて設計される
    半導体装置に混載される機能マクロにおいて、 接続ピン領域に配置された２層以上の配線層と、 前記接続ピン領域及び該接続ピン領域の端部からデザイ
    ンルールから定まる所定の距離だけ広げた領域以外の領
    域に配置されたヴィアコンタクトとを有することを特徴
    とする機能マクロ。
  2. 【請求項２】 自動配置配線ツールを用いて設計される
    半導体装置に混載される機能マクロの設計方法におい
    て、 レイアウトデータを作成するステップと、 前記レイアウトデータにおいて接続ピン領域内に２層以
    上の配線層を形成するステップと、 前記接続ピン領域及び該接続ピン領域の端部からデザイ
    ンルールから定まる所定の距離だけ広げた領域以外の領
    域に前記２層以上の配線層を接続するヴィアコンタクト
    を形成するステップとを少なくとも有することを特徴と
    する機能マクロの設計方法。
  3. 【請求項３】 接続ピン領域に配置された２層以上の配
    線層と、前記接続ピン領域及び該接続ピン領域の端部か
    らデザインルールから定まる所定の距離だけ広げた領域
    以外の領域に配置されたヴィアコンタクトとを有する機
    能マクロ及び半導体装置を構成する他のセルのレイアウ
    トデータから、セルサイズ及び前記接続ピン領域のレイ
    アウトパターンが記述されたＬＥＦデータをそれぞれ形
    成するステップと、 自動配置配線ツールをもちいて前記半導体装置を構成す
    る全セルの前記ＬＥＦデータから該半導体装置における
    各セルの配置及び該各セル間を接続する配線パターンが
    記述されたチップデータを形成するステップと、 前記チップデータから前記半導体装置の全体のレイアウ
    トパターンが記述されたチップレイアウトデータを作成
    するステップとを少なくとも有することを特徴とする半
    導体装置の設計方法。
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