TW512396B - Functional macro and its design method, and semiconductor device design method - Google Patents

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512396 A7 B7 五、發明說明（1 ) [發明之技術領域] 本發明是有關於SRAM、DRAM、p l l等之機能巨胞及 其設計方法，特別是有關於積體電路及其設計方法，而該 積體電路是在相同晶片（chip)上面裝载機能巨胞和隨機邏 輯（random logic )等之不同功能晶胞。更加詳細地是有關 於機能巨胞之連接接腳形狀者。 [習知技術] 近年來，ASIC (Application Specific integrate(i Circuit : 特定用途積體電路）等之半導體積體電路，經由細微加、工 技術提昇之高度集積化和高性能化，在相同晶片内是-能得 到混合裝載能進行機能巨胞（macro )和機能巨胞内資料運 算·處理之隨機邏輯構造。在此，所謂機能巨胞是以具有 SRAM、DRAM、P L L等之複雜功能電路作為其專用功能 晶胞所開發者。 一般，在如此之半導體裝置設計，於機能巨胞及隨機邏 輯部分等之各個晶胞，是能進行功能設計、電路設計、隨 後之佈局（layout)設計，並在各個晶胞是能完成佈局資料 (layout data)。所以，各個晶胞之佈局資料是使用自動配 置配線機構（tool)，來歸納全體半導體晶片之一種佈局資 料（以下，是稱為晶片佈局資料（chip layout data))。總 之，經由自動配置配線機構，將各個晶胞配置在晶片内預 定位置，並在所配置之各個晶胞之間形成連接配線。 在此，機能巨胞之佈局資料，在輸入自動配置配線機構之 前，是轉換成為了與其他晶胞連接所設置之配線區域（以 -4- ^紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂i -si. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 512396 A7 ____ B7 五、發明說明（2 ) 下，是稱爲「連接接腳區域」）的佈局圖案（lay〇utpattern) 和晶胞尺寸（cell size)所記錄之資料（以下，是稱爲「lef 貪料」）。在自動配置配線機構是僅輸入必要之L e f資 料，來減少自動配置配線機構所處理之資料量，其是爲了 提昇計算效率。 從前’在機能巨胞内之連接接腳區域，因爲機能巨胞内 之配線是僅有1層，而與其他晶胞連接之自由程度是較 少’在與隨機邏輯部分等之連接，經由邏輯規模大小或者 配線之混雜，是有無法連接之情況。因爲，如同圖6所示 般，是在機能巨胞5 2之連接接腳區域5 i内或者在其周緣 形成接觸貫孔54，並且以2層以上之第1配線層56和第2 配線層5 5來構成連接接腳區域5丨之機能巨胞5 2的配線 層’是能提昇具有與第1配線層到第3配線層（7 1、7 2、 74)之隨機邏輯7〇的連接自由程度。 [發明欲解決之課題] 但是’在機能巨胞52之連接接腳區域51内，對於多層 配線層，在相同配線層之連接情況，隨機邏輯是無此問 題’如果隨機邏輯70是經由接觸貫孔而在與機能巨胞不 同之配線層進行連接，於連接接腳區域5 1或者其周緣， 界於機能巨胞52所形成之接觸貫孔54和隨機邏輯7〇所形 成之接觸貫孔之間，是有達反設計方法之情況。在此，所 明叹计方法，是稱爲空間規格（space rule )和疊層規格 (stack rule ) 2種規格（rule )，而該空間規格是規定接近在 相同配線層之間連接的相鄰接觸貫孔之距離，而該疊層規 (請先閱讀背面之注音？事項再填寫本頁) Γ , ------1 I ^ ---------.

512396 A7 B7 五、發明說明（3 ) 格是在配線層上下面所配置之接觸貫孔並無縱向連接。違 (請先閱讀背面之注意事項再填寫本頁) 反這些者疋各別稱爲空間誤差（Space err〇r)、疊層誤差 (stack error) 0 在具體上’考慮下列所示之3個例子。首先，如同圖 7 ( a)所示般，在連接接腳區域5 1内，對於從第1配線層 5 6於第2配線層5 5經由接觸貫孔5 4所連接之機能巨胞 52 ’隨機邏輯70是從第i配線層71經由接觸貫孔73來與 機能巨胞5 2之第2配線層7 2連接。此時，界於機能巨胞 52之連接接腳區域51内之接觸貫孔54和隨機邏輯70之接 觸貫孔7 3之間是發生接觸貫孔之空間誤差7 7。 、 又’如同圖7(b)所示般，在具有與圖7(a)相同構造之 機能巨胞，隨機邏輯7 0是在連接接腳區域5 1從第3配線層 經由接觸貫孔7 5來與第2配線層5 5連接。此時，界於機能 巨胞52之接觸貫孔54和隨機邏輯70之接觸貫孔75之間是 發生接觸貫孔之疊層誤差78。 經濟部智慧財產局員工消費合作社印製 甚著，如同圖7 ( c )所示般，從第3配線層5 8，經由連接 接腳區域5 1周邊所形成之2個接觸貫孔5 4、5 7和第2配線 層55，來與第1配線層56，並在連接接腳區域51形成接 觸貫孔76，且在第1和第2配線層55、56形成連接接腳。 對於這些，隨機邏輯70，是與圖7(b)相同，在第3配線層 74進入連接接腳區域51，並且經由接觸貫孔75來與第2 配線層5 5連接。此時，是在連接接腳區域5 1内發生疊層 誤差78，而界定於機能巨胞52之連接接腳區域51周邊所 形成之接觸貫孔57和隨機邏輯70之接觸貫孔75之間發生 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512396 A7』乙 五、發明說明（4 經濟部智慧財產局員工消費合作社印製 空間誤差7 7。 本發明是鑑於如此問題來發明者，其目的，在盥其他曰 胞之連接，是不會違反設計方法，並能提供機能巨胞，- 能進行咼度自由配線之連接。 、 又，本發明之其他目的，在與其他晶胞之連接，是不會 違反設計方法，並能提供機能巨胞設計方法，其能進行^ 度自由配線之連接。 ㈤ 甚者，本發明之其他目的，在自動配置配線機構之各個 晶胞連接配線，是能提供半導體裝置設計方法，其能抑制 違反設計方法之發生。 [解決課題之方法] 爲了達成上述課題，本發明之第丨特徵，在使用自動配 置配線機構所設計之半導體裝置混合裝載機能巨胞，該機 能巨胞是具有下列者：2層以上之配線層，配置在連接接 腳區域，及接觸貫孔，配置於從連接接腳區域和連接接腳 區域之端部，只擴充設計規則規定之一定距離的區域（禁 止接觸區域）以外之區域。 如果藉由本發明之第1特徵，是將接觸貫孔配置在連接 接腳區域和禁止接觸區域以外之區域，而該接觸貫孔是連 接在機能巨胞之連接接腳區域内所配置之2層以上的配線 層’在與隨機邏輯等其他晶胞之連接，界於其他晶胞之接 觸貫孔和機能巨胞之接觸貫孔之間是能避免發生達反設計 規則者。 在本發明之第1特徵，所謂「自動配置配線機構」，是 -7 - 本纸張尺度適用^iii?TcNS)A4^(21〇x 297 (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂---- i I 垂 ·· 512396 經濟部智慧財產局員工消費合作社印製 m B7 五、發明說明（5 ) 有關半導體裝置設計，依照構成半導體裝置之各個晶胞的 佈局圖案所記錄之佈局資料，是連接半導體裝置之各個晶 胞配置和各個晶胞之間的配線佈局所記錄之晶片佈局資 料’並元成该晶片佈局資料之方法0 所謂「連接接腳區域」，是爲了與其他晶胞連接所設置 之配線區域。所謂「設計規則（design rule )」，是稱爲空 間規格和疊層規格之2種規格，而該空間規格是規定接近 在相同配線層之間連接相鄰之接觸貫孔的距離，而該疊層 規格是在配線層上下面所配置之接觸貫孔並無縱向連接。 迷反這些者是各別稱爲空間誤差、疊層誤差。所謂卩，依照 設計規則來規定之預定距離」，是在空間規格，因相鄰來 配置接觸貫孔之必需距離。 本發明之第2特徵，是有關使用自動配置配線機構所設 計之半導體裝置混合裝載機能巨胞設計方法，其是至少具 有下列步驟之機能巨胞設計方法··作成佈局資料之步骤； 有關佈局資料在連接接腳區域内形成2層以上之配線層步 驟；及形成接觸貫孔之步驟，該孔係從連接接腳區域和連 接接腳區域之端部，只擴充設計規則所規定之一定距的區 域（禁止接觸區域）以外之區域，連接2層以上之配線層。 如果藉由本發明之第2特徵，是能在連接接腳區域和禁 止接觸區域以外之區域形成接觸貫孔，而該接觸貫孔是爲 了連接機能巨胞之連接接腳區域内所形成之2層以上的配 ，線層’在與隨機邏輯等其他晶胞之連接，界於其他晶胞之 接觸貫孔和機能巨胞之接觸貫孔之間是能避免發生達反設 …认國國家標準（CNS)A4規格（210 x 297公爱 4------------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 512396 A7 "11111111111 …… - —— _ — 五、發明說明（6 ) 計規則者。 在本發明心第2特徵，所謂「自動配置配線機構」，是 有關半導體裝置設計，依照構成半導體裝置之各個晶胞佈 局圖案所記錄之佈局資料，是記錄連接半導體裝置之各個 晶胞配置和各個晶胞間之配線佈局的晶片佈局資料，並完 成該晶片佈局資料之方法。 、所謂「連接接腳區域」，是為了與其他晶胞連接所設置 之配、、泉區域。所渭「設計方法」，是稱為空間規格和疊層 規格12種規格，而該空間規格是規定接近在相同配線層 I間連接相鄰接觸貫孔之距離，而該疊層規格是在配線層 上下面所配置之接觸貫孔並無縱向連接。所謂「依照設計 規則來規定預定距離」，是有關空間規格，因相鄰來形成 接觸貫孔之必需距離。 本發月之第3特徵，是依照具有配置於連接接腳區域之 -層以上的配線層，及配置於從上述連接接腳區域和該連 接接腳區域之端部，只擴充設計規則所規定之一定距離的 區域以外疋區域的接觸貫孔之機能巨胞和構成半導體裝置 之其他晶胞佈局資料，分別形成記述有晶胞尺寸和上述連 接接腳區域之佈局圖案的L ε f資料的步騾^ 如果藉由本發明之第3特徵，是在自動配置配線機構僅 $入=需之LEF資料，以便減少自動配置配線機構所處理 資料量，並能提昇計算效率，同時，在自動配置配線機構 之各個晶胞連接配線，是能抑制達反設計規則之發生。 本發明之第3特徵，所謂「連接接腳區域」，是為了與 本紙張尺錢ffl中國國家鮮（cn^_(210x_ u ^ i—----^ ——----- C請先閱讀背面尤注意事項再填寫本頁) -9- 512396 A?

五、發明說明（7 ) (請先閱讀背面之注意事項再填寫本頁) 其他w胞連接所設置之配線區域。所謂「設計規則」，是 稱爲空間規格和疊層規格之2種規格，而該空間規格是$ 定接近在相同配線層之間連接相鄰接觸貫孔之距離，而該 疊層規格是在配線層上下面所配置之接觸貫孔並無縱向連 接。所謂「依照設計方法來規定預定距離」，是有關於空 間規格，因相鄰來形成接觸貫孔之必需距離。所謂「自二 配置配線機構」，是有關於半導體裝置設計，依照構成半 導體裝置之各個晶胞佈局圖案所記錄之佈局資料，是記錄 連接半導體裝置之各個晶胞配置和各個晶胞間配線佈局、的 晶片佈局資料，來完成該晶片佈局資料之方法者。 [發明實施例] 參考下列附圖，來説明本發明之實施例。在附圖之説 明，於相同或者類似部分是附加相同或者類似符號。但 是，附圖爲模型者，要留意到厚度和平面尺寸之關係，各 層厚度之比率是與實際者不同。所以，具體之厚度、尺寸 是應該參考下列説明來判斷。又，在附圖相互之間，當然 亦是含有不同之相互尺寸關係、比率部分。 [第1實施例] 經濟部智慧財產局員工消費合作社印製 圖1是圖示與本發明實施例有關之機能巨胞連接接腳區 域和其周緣之配線構造截面圖。如同圖1所示般，與本發 明有關之機能巨胞2，是具有下列者：2層以上之配線層 5、6，是配置在連接接腳區域1 ;及接觸貫孔4，是從連 接接腳區域1和連接接腳區域1之端部，依照設計規則， 僅在規定預定距離擴充區域以外之區域配置者。在此，所 •10· 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐）^ " ' 512396 A7 B7

五、發明說明（8 ) 謂「依照設計万法來規定預定距離」，是在空間規格之相 鄰接觸貫孔之間的必需距離。「從連接接腳區域之端部， 依照設計規則’僅在規定預定距離擴充區域」是稱為接觸 禁止區域3。 圖3是機能巨胞之佈局圖案平面圖。在圖3，於機能巨 胞内’ 3個連接接腳區域1是配置在佈局圖案之外周緣 部，而在各個連接接腳區域1之周緣是配置有禁止接觸區 域3。總之，疋圍繞連接接腳區域1來配置禁止接觸區域 3。所以’於連接接腳區域i，在所配置之多層配線層泛 間連接之接觸貫孔是配置在禁止接觸區域3之外侧部分 (圖中之白色部分）。 圖5是圖示與本發明有關之機能巨胞設計方法流程（fl〇w chart)圖。如同圖5所示般，與本發明有關之機能巨胞， (1 )首先’在步騾S 1和步騾s 2，是進行系統設計和功 能設計，其能明確地處理完成機能巨胞之功能。即，哪一 個輸入是輸入，哪一個輸出是輸出是很明顯。 (2)其次，在步騾S3和步騾S4，為了使具體之電子電 路具有明確之功能，首先是進行邏輯電路設計（邏輯設 計），其次是使用具有電晶體之基本邏輯電路來進行電子 電路設計（電路設計）。 (3 )其次’在步騾5，為了檢測所形成之電子電路是否 能發揮預定功能，是使用電腦（c〇mpUter)來進行模擬 (simulation)。 (4)其次’在步驟6，是在每個空間配置電晶體、阻 本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 297公爱) {請先閱讀背面之注意事項再填寫本頁) 裝--------訂---- 丨 經濟部智慧財產局員工消費合作社印製 512396 A7 B7_ 五、發明說明（9 ) 抗、電容等來作爲半導體電電路，以便進行佈局設計，其 能決定如果進行配線，哪一個是較佳。 (5)最後，在步驟S7，以該佈局設計，在構成2層以上 之所形成的連接接腳區域之配線層情況（在步驟7爲是 (YES ))，在步驟9，於連接接腳區域内是配置2層以上之 配線層’並在去除連接接腳區域和禁止接觸區域之區域， 以所形成之接觸貫孔來在這些配線層之間連接。所以，在 步驟S8 ’疋元成機能巨胞之佈局圖案。又，以佈局設 計，在不會構成2層以上之所形成的連接接腳區域之配線 層情況（在步驟S7爲否（NO))，亦在步驟S8，完成機能巨 胞之佈局圖案。 圖2是圖示圖1之連接配線例子的截面圖。首先，如同 圖2 ( a)所示般，機能巨胞2，是從第1配線層6經由接觸貫 孔4來連接到第2配線層，並在連接接腳區域1是配置有第 1和第2配線層5、6。隨機邏輯2 0是從第1配線層2 1經由 接觸貫孔2 3來連接到第2配線層2 2，是與第2配線層5連 接。又’接觸貫孔4是從連接接腳區域1之端部，依照空 間規格，僅·以規定距離分隔開來配置。總之，接觸貫孔4 是配置在禁止接觸區域3之外側部分。所以，在圖7 ( a )所 示之接觸貫孔5 4、7 3之間所產生之空間誤差，是能在接 觸貫孔4和接觸貫孔2 3之間避免之。 又，如同圖2 ( b )所示般，機能巨胞2，配線和接觸貫孔 是能得到與圖2 ( a )相同之配置。隨機邏輯2 0是從第3配線 層2 4輸入到連接接腳區域1，並且經由接觸貫孔2 5來連接 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) —訂—----—. 經濟部智慧財產局員工消費合作社印製

到機能巨胞2之第2配線層。此時，接觸貫孔2 5爲了配置 在禁止接觸區域3之外側部分，在接觸貫孔4和接觸貫孔 2 5之間是能避免界於圖7 ( b )所示之接觸貫孔$ $、7 $之間 所產生之疊層誤差和空間誤差。 甚著，如同圖2 ( c )所示般，機能巨胞2，是從第3配線 層8經由接觸貫孔7來連接到第2配線層5，並進一步地經 由接觸貫孔4來連接到第1配線層6，且在連接接腳區域1 内是配置有第1和第2配線層5、6。隨機邏輯2〇是從第3 配線層2 4進入到連接接腳區域j，並且經由接觸貫孔2 5、來 連接到機能巨胞2之第2配線層5。此時，因爲接觸貫孔7 和接觸貫孔4是配置在禁止接觸區域3之外側部分，在圖 7 ( c )所示之接觸貫孔5 7、7 5之間所產生之空間誤差7 7， 和在接觸貫孔75、76之間所產生之疊層誤差78，是各別 在接觸貫孔7和接觸貫孔2 5之間避免空間誤差，並在接觸 貫孔4和接觸貫孔2 5之間避免疊層誤差。 如果藉由本發明之第1實施例，在機能巨胞2之連接接 腳區域1内爲了連接所配置之2層以上的配線層之接觸貫 孔，是配置在禁止接觸區域3之外侧部分，而在與隨機邏 輯20等其他晶胞之連接，界於隨機邏輯2〇之接觸貫孔和 機能巨胞2之接觸貫孔之間是能避免發生達反設計方法 者。所以’在與其他晶胞之連接，不會達反設計方法，並 能提供機能巨胞，其能進行高度自由配線之連接。 (第2實施例） 在第2實施例，是説明半導體裝置設計方法，其是經由 -13- 本紙張尺細中國國家標準（CNiXT規格（210 x 297公餐） (請先閱讀背面之注意事項再填寫本頁) π裝 tr—-------' 經濟部智慧財產局員工消費合作社印制衣 經濟部智慧財產局員工消費合作社印製 512396 A7 ___ B7 五、發明說明（11 ) 圖5所示之機能巨胞設計方法所設計之混合裝載機能巨胞 的半導體裝置。圖4是圖示與本發明第2實施例有關之半 導體裝置設計方法圖。 (1 )首先，依照圖5所示之流程圖所設計的第1和第2機 能巨胞10、11之佈局圖案所記錄之佈局資料12和隨機邏 輯70之佈局資料12是各別轉換成LEF資料9。在此，所 謂L E F資料9 ’僅是設定晶胞尺寸、連接接腳區域之大 小、相同區域内之配線層佈局等之資料。在圖4，l E F資 料9之斜線部分是表示連接接腳區域1。 < (2) 其次’是依照各個晶胞（1〇、11、7〇)之LEF贵料 9來使用自動配線機構1 3，以便完成晶片資料i 4，該晶片 資料1 4是僅設定半導體裝置之各個晶胞和各個晶胞之連 接接腳區域内的配線層佈局。 (3) 其次，各個晶胞是LEF資料9轉換成佈局資料12, 並依照晶片資料1 4來完成記錄全體半導體裝置之佈局圖 案的晶片佈局資料1 5。經由以上之過程，來結束半導體 裝置之佈局圖案設計，而該半導體裝置是混合裝載經由圖 5所示之機能巨胞設計方法所設計之機能巨胞。 如果藉由第2實施例，是在自動配置配線機構僅輸入必 需之L E F資料，來減少自動配置配線機構所處理之資料 量，並且提昇計算效率。又，與該者同時地，在自動配置 配線機構之各個晶胞之間的配線連接，爲了在圖1所示之 禁止接觸區域3的外側部分形成接觸貫孔4，是能抑制發 生與其他晶胞連接之設計方法達反者。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) '~ 一 "" ,-----------裝 --------訂------I--^9. (請先閱讀背面之注意事項再填寫本頁) 512396 經濟部智慧財產局員工消費合作社印製 五、發明說明（η ) [發明效果] 如果藉由以上所説明之本發明，在與、 不會違反設計方法，並能提供機能巨胞，其』進：ί二自 由配線之連接。 、進订南度自 又，如果藉由本發明，在與其他晶胞 :計方法，並能提供機能巨胞設計方法，其能進 由配線之連接。 仃同度自 再者’如果藉由本發明’在自動配置配線機構之各個3 = :是能提供半導體裝置設計方法，其能抑、: 發生逆反設計万法者。 [附圖之簡易説明] 圖1疋本發明第1實施例有關之機能巨胞的連接 接聊周緣之配線構造截面圖。 圖4淨示圖i之配線連接例子的截面圖。 圖3是圖示機能巨胞之平面構造圖。 圖4是圖示與本發明第2實施例有關之半導體裝置設計 方法圖。 圖5是圖示與本發明第i實施例有關之機能巨胞設計方 法流程圖。 圖6是圖示與習知技術之機能巨胞連接接腳區域和其周 緣之構造截面圖。 頁 i iraH 圖示圖6之配線連接例子的截面圖 y-' -ί；·；%? 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 512396 A7 ______B7__ 五、發明說明（13 ) [符號説明] 1、 5 1 連接接腳區域 (請先閱讀背面之注意事項再填寫本頁) 2、 5 2 機能巨胞 3 禁止接觸區域 4、 7、25、54、73、75、76 接觸貫孔 5、 22、55、72 第2配線層 6、 21、56、71 第1配線層 8、24、74 第3配線層 9 L E F資料 10 第1機能巨胞 11 第2機能巨胞 1 2 佈局資料 13 自動配置配線機構 1 4 晶片資料 15 晶片佈局資料 20、70 隨機邏輯 77 空間誤差 7 8 疊層誤差 經濟部智慧財產局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 ^2396 AB B8 C8 ____D8 六 請專利範圍 一 ^ ' "— L 一種機能巨胞，其係混載於使用自動配置配線機構所設 計之半導體裝置，其特徵在於具有： a 2層以上之配線層，配置在連接接腳區域；及 接觸貫孔，配置於從上述連接接腳區域和該連接接腳 區域之端部’只擴充設計規則所規定之一定距離的區域 以外之區域。 2· —種機能巨胞設計方法，其係混載於使用自動配置配線 機構所設計之半導體裝置的機能巨胞之設計方法，其特 徵是在至少具有下列步騾： 、 作成佈局資料之步騾； 在上述佈局資料中，於連接接腳區域内形成2層以上 配線層之步騾；及 形成接觸貫孔之步騾，該接觸其孔係於從上述連接接 腳區域和該連接接腳區域之端部，只擴充設計規則以規 定之一定距離的區域以外之區域，連接2層以上配線 層。 3. —種半導體裝置之設計方法，其特徵在於至少具有下列 之步驟：， 依照具有配置於連接接聊區域之2層以上的配線層， 及配置於從上述連接接腳區域和該連接接腳區域之端 部’只擴充設計規則所規定之一定距離的區域以外之區 域的接觸貫孔之機能巨胞和構成半導體裝置之其他晶胞 佈局資料’分別形成記述有晶胞尺寸和上述連接接腳區 域之佈局圖案的LEF資料的步驟； -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------- (請先閱讀背面之注意事項再填寫本頁)

   512396 m C8 D8 經濟部智慧財產局員工消費合作社印制衣 申請專利範圍 形成晶片資料步驟，使用自動配置配線機構，由構成 上述半導體裝置之全部晶胞的上述LEF資科，形成記述 有該半導體裝置之各個晶胞配置和該等晶胞之間的連接 用配線圖案之晶片資料；及 作成晶片佈局資料步驟，由上述晶片資料，作成記迷 有上述半導體裝置整之佈局圖案的晶片伟局資料。 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）