CN113343631A - 集成电路结构以及生成集成电路布局图的系统和方法 - Google Patents

集成电路结构以及生成集成电路布局图的系统和方法 Download PDF

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Abstract

本发明的实施例提供了集成电路结构以及生成集成电路布局图的系统和方法。生成IC布局图的方法包括沿边界使第一行单元与第二行单元邻接，第一行包括第一和第二有源片，第二行包括第三和第四有源片，有源片沿行方向并具有宽度值。有源片与第一至第四背侧通孔区域重叠，第一有源片宽度值大于第三有源片宽度值，第一背侧通孔区域宽度值大于第三背侧通孔区域宽度值，并且从第一有源片到边界的距离的值小于类金属定义区域的最小间隔规则。由处理器执行使第一行与第二行邻接或使有源片与背侧通孔区域重叠中的至少一个。

Description

集成电路结构以及生成集成电路布局图的系统和方法
技术领域
本发明的实施例涉及集成电路结构以及生成集成电路布局图的系统和方法。
背景技术
集成电路(IC)小型化的持续趋势已导致器件逐渐小型化，其消耗较少的电源，但与早期技术相比，以更高的速度提供了更多功能。通过与越来越严格的规格联系在一起的设计和制造创新，可以实现这种小型化。多个电子设计自动化(EDA)工具用于生成、修改和验证半导体器件的设计，同时确保满足IC结构设计和制造规范。
发明内容
根据本发明实施例的一个方面，提供了一种生成集成电路(IC)布局图的方法，方法包括：沿边界使第一行单元与第二行单元邻接，所述第一行单元包括沿行方向延伸的第一有源片和第二有源片，所述第二行单元包括沿行方向延伸的第三有源片和第四有源片；以及将所述有源片至所述第四有源片中的每个与对应的第一至第四背侧通孔区域重叠，其中，所述第一有源片至所述第四有源片和所述第一背侧通孔区域至所述第四背侧通孔区域中的每个在垂直于行方向的宽度方向上具有宽度，该宽度具有宽度值，所述第一有源片的宽度值大于所述第三有源片的宽度值，所述第一背侧通孔区域的宽度值大于所述第三背侧通孔区域的宽度值，从所述第一有源片到边界的距离的值小于与IC布局图相对应的制造过程的类金属定义区域的最小间隔规则，以及由处理器执行使所述第一行单元与所述第二行单元邻接或使所述第一有源片至所述第四有源片与所述第一背侧通孔区域至所述第四背侧通孔区域重叠的至少一个。
根据本发明实施例的另一个方面，提供了一种集成电路布局生成系统，包括：处理器；和非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起使系统：将第一行单元和第二行单元之间的边界沿第一金属轨道对准，其中所述第一行单元包括平行于所述第一金属轨道延伸并沿垂直于所述第一金属轨道的单元高度方向具有相应的第一片宽度和第二片宽度的第一有源片和第二有源片，第二行单元包括平行于所述第一金属轨道延伸并沿所述单元高度方向具有相应的第三片宽度和第四片宽度的第三有源片和第四有源片，从所述第二有源片到所述第一金属迹线的距离的值小于用于与IC布局相对应的制造过程的类金属限定区域的最小间隔规则，以及所述第一片宽度或所述第二片宽度中的至少一个具有大于所述第三片宽度或所述第四片宽度中的一个的值；所述第一有源片至所述第四有源片与相应的第一背侧通孔区域至第四背侧通孔区域重叠，所述第一背侧通孔区域至所述第四背侧通孔区域沿所述单元高度方向的宽度与相应的所述第一片宽度至所述第四片宽度成比例；以及根据所述第一行单元和所述第二行单元生成IC布局文件。
根据本发明实施例的又一个方面，提供了一种集成电路(IC)结构，包括：第一纳米片结构至第四纳米片结构，在第一方向上延伸，并沿垂直于所述第一方向的第二方向具有相应的第一宽度至第四宽度；以及第一通孔结构至第四通孔结构，电连接到相应的所述第一四纳米片结构至所述第四纳米片结构，其中所述第二宽度的值大于所述第三宽度的值，所述第二通孔结构沿所述第二方向的宽度的值大于所述第三通孔结构沿所述第二方向的宽度的值，所述第二纳米片和所述第三纳米片位于所述第一纳米片和所述第四纳米片之间，所述第二通孔结构和所述第三通孔结构被配置为将所述第二纳米片和所述第三纳米片电连接到背侧电源分布结构的第一部分，所述背侧电源分布结构被配置为承载电源电压或参考电压中的一个，以及所述第一通孔结构和所述第四通孔结构被配置为将所述第一纳米片和所述第四纳米片电连接到被配置为所述承载电源电压或所述参考电压中的另一个的所述背侧电源分布结构的第二部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的IC布局图和IC结构的图。
图1B是根据一些实施例的IC布局图的图。
图2A-图2C是根据一些实施例的IC布局图和IC结构的图。
图3A和图3B是根据一些实施例的IC布局图和IC结构的图。
图4A-图4F是根据一些实施例的IC布局图和IC结构的图。
图5是根据一些实施例的IC布局图和IC结构的图。
图6是根据一些实施例的生成IC布局图的方法的流程图。
图7是根据一些实施例的制造IC结构的方法的流程图。
图8是根据一些实施例的IC布局图生成系统的框图。
图9是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在各个实施例中，IC布局以及基于IC布局制造的结构包括：沿第一方向延伸并且与相应的第一至第四背侧通孔重叠的第一至第四有源片，第一至第四背侧通孔被配置为提供与背侧电源分布结构的电连接。每个有源片和背侧通孔具有垂直于第一方向的宽度，第一或第二有源片中的至少一个的宽度大于第三或第四有源片中的至少一个的宽度，并且相应的第一或第二背侧通孔的宽度大于相应的第三或第四背侧通孔的宽度。
通过包括有源片和相应的背侧通孔，避免了到由相邻的单元行共享的前侧电源分布结构的电连接。由此可获得原本专用于前侧电连接的单元区域，使得与包括前侧电源分布结构的电连接的方法中的有源片相比，有源片能够更宽。因此，与其中有源片具有容纳前侧电连接的宽度的方法相比，具有变化的时序临界性的电路的布局灵有源得以改善。
图1A-图5是根据一些实施例的IC布局图100A和基于IC布局图100A制造的对应的IC结构100B的图。除了IC布局图100A和IC结构100B之外，图1A-图5中的每个示出了X、Y和Z方向的子集。
图1A示出了与在X方向(在一些实施例中也称为行方向)上延伸的IC布局单元的四行RA-RD(以下描述并且未单独标识)相对应的实施例的平面图(X-Y平面)；图1B示出了IC布局图100A的代表性部分的平面图；图2A至图2C示出了行RA和RB、衬底100S和背侧电源分布结构BSPD的部分的平面图和截面图(Y-Z平面)；图3A和图3B示出了行RA和RB的布置的平面图，图4A-图5示出了根据多个实施例的行RA和RB的布置的平面图。在各个实施例中，行RA-RD中的给定行中的一个邻接行RA-RD中的一个或多个另外的行。
IC布局图100A是通过执行以下关于图6讨论的方法600中的一些或全部而生成的IC布局图的非限制性示例，IC结构100B是通过执行下面关于图7讨论的方法700中的一些或全部的基于IC布局图100A制造的IC结构的非限制性示例。
为了说明的目的，简化了图1A-图5。图1A-图5示出了包括和排除了多个部件以促进下面的讨论的IC布局图100A和IC结构100B的视图。在多个实施例中，除了图1A-图5所示出的元件之外，IC布局图100A和/或IC结构100B包括与金属互连件、接触件、通孔、栅极结构或其他晶体管元件、阱、隔离结构等相对应的一个或多个元件。
图1A-图5示出了包括有源片AS1-AS8的一些或全部，并且IC布局图100B包括在X方向上延伸的纳米片NS1-NS8的相应的一些或全部，图1A和图3A-图5示出了包括栅极区域GR1-GR9的布局图100A和包括在Y方向上延伸的对应的栅极结构GS1-GS9的IC结构100B。在多个实施例中，IC布局图100A和/或IC结构100B具有不同于图1A-图5中示出的取向的取向，例如相对于X、Y或Z方向中的一个或多个旋转或倒转。
例如有源片AS1-AS8的有源片是包含在制造过程中的IC布局图中的区域，作为在半导体衬底上(例如衬底100S上)定义纳米片结构(例如，纳米片NS1-NS8中的一个)的部分。纳米片结构是具有n型或p型掺杂的一层或多层半导体材料的一层或多层的连续体积。在多个实施例中，纳米片结构包括硅(Si)、硅锗(SiGe)、碳化硅(SiC)、硼(B)、磷(P)、砷(As)、镓(Ga)或其他合适的材料中的一种或多种。在各个实施例中，各个纳米片层包括给定半导体材料的单个单层或多个单层。在一些实施例中，纳米片结构的厚度为1纳米(nm)至100nm。
在多个实施例中，纳米片结构包括包括在一个或多个平面晶体管、鳍式场效应晶体管(FinFET)或全环栅(GAA)晶体管中的一个或多个部分，和/或包括一或多个源极/漏极结构(未示出)。在一些实施例中，纳米片结构通过一个或多个隔离结构(未示出)与半导体衬底中的其他元件电隔离，例如，一个或多个浅沟槽隔离(STI)结构。
栅极区域(例如，栅极区域GR1-GR9中的一个)是包括在制造过程中的IC布局图中的区域，作为定义覆盖在半导体衬底上的栅极结构(例如，栅极结构GS1-GS9中的一个)的部分。栅极结构是包括基本上由一个或多个介电层(未示出)围绕的一种或多种导电材料的体积，介电层包括被配置为将一种或多种导电材料与上、下和/或相邻结构(例如纳米片NS1-NS9)电隔离的一种或多种介电材料。
导电材料包括多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其他金属、和/或一种或多种其他合适的材料中的一种或多种。介电材料包括二氧化硅(SiO2)、氮化硅(Si3N4)和/或高k介电材料中的一种或多种，例如k值大于3.8或7.0的介电材料，诸如氧化铝(Al2O3)、氧化铪(HfO2)、五氧化钽(Ta2O5)或氧化钛(TiO2)或其他合适的材料。
如图1A所示，行RA包括有源片AS1和AS2以及相应的纳米片NS1和NS2，行RB包括有源片AS3和AS4以及相应的纳米片NS3和NS4，行RC包括有源片AS5和AS6以及相应的纳米片NS5和NS6，行RD包括有源片AS7和AS8以及相应的纳米片NS7和NS8。在图1A、图3A和图3B所示的实施例中，有源片AS1、AS4、AS5和AS8对应于具有p型掺杂并位于各自的n阱N1、N2和N3中的纳米片NS1、NS4、NS5和NS8，有源片AS2、AS3、AS6和AS7对应于具有n型掺杂的纳米片NS2、NS3、NS6和NS7。在各个实施例中，有源片AS1-AS8对应于具有掺杂类型和/或n阱或p阱位置的其他组合的纳米片NS1-NS8，例如，有源片AS1、AS4、AS5和AS8对应于具有n型掺杂的纳米片NS1、NS4、NS5和NS8，并且有源片AS2、AS3、AS6和AS7对应于具有p型掺杂的纳米片NS2、NS3、NS6和NS7。
具有第一相同掺杂类型(例如，n型)的给定的相邻有源片/纳米片对(例如，有源片/纳米片AS2/NS2和AS3/NS3)以距离S1分离；具有相反掺杂类型的给定的相邻有源片/纳米片对(例如有源片/纳米片AS3/NS3和AS4/NS4)以距离S2分离；具有第二相同掺杂类型(例如p型)的给定的相邻有源片/纳米片对(例如，有源片/纳米片AS4/NS4和AS5/NS5)以距离S3分离。距离S1、S2和S3中的每个具有等于或大于相邻有源片/纳米片对之间的对应最小间隔的值，例如，用于基于IC布局图100A制造IC结构100B的工艺的最小间隔规则。
有源片/纳米片AS1/NS1-AS8/NS8的部分被配置为包括和/或邻接源极/漏极(S/D)区域/结构，例如下文讨论的类金属限定(MD)区域/部段MDR/MDS。在一些情况下，IC布局图100A中的栅极区域GR1-GR9与有源片AS1-AS8相交的位置对应于IC结构100B中的晶体管，晶体管包括覆盖相应的纳米片NS1-NS9的对应的栅极结构GS1-GS9，相应的纳米片NS1-NS9在相应的栅极结构GS1-GS9下方、部分地由相应的栅极结构GS1-GS9围绕和/或与相应的栅极结构GS1-GS9相邻，并且S/D结构与相应的栅极结构GS1-GS9相邻。在多个实施例中，取决于纳米片NS1-NS8的掺杂类型，晶体管是p型金属氧化物半导体(PMOS)晶体管或n型金属氧化物半导体(NMOS)晶体管。在其他情况下，栅极区域GR1-GR9在不对应于晶体管的位置处与有源片AS1-AS8相交，并且对应的栅极结构GS1-GS9或其部分在一些实施例中被称为伪栅极结构。
在一些实施例中，单元是包括一个或多个晶体管和配置为执行一个或多个电路功能的电连接的IC布局100A的预定义部分，并因此包括栅极区域GR1-GR9和有源片AS1-AS8中的一个或多个的部分。在多个实施例中，在给定的一个或多个行RA-RD中的单个单元具有与栅极区域/栅极结构GR1/GS1-GR9/GS9中的不相邻者相对应的边界，从而给定的单元包括配置为一个或多个对应晶体管的栅极区/栅极结构GR1/GS1-GR9/GS9以及相邻S/D区/结构中的至少一个。
在一些实施例中，例如下面图4A-图5中讨论的实施例，给定单元具有与由单个栅极区域/结构隔开的两个栅极区域/栅极结构GR1/GS1-GR9/GS9相对应的边界。在多个实施例中，给定单元具有与由多于一个(例如，范围从两个到五个)的多个栅极区域/结构隔开的两个栅极区域/栅极结构GR1/GS1-GR9/GS9相对应的边界。
在图1A所示的实施例中，每个单元包括具有n型掺杂和p型掺杂中的每个的有源片/纳米片对AS1/NS1-AS9/NS9。在多个实施例中，单元包括单个或两个以上的有源片/纳米片AS1/NS1-AS8/NS8。在多个实施例中，单元包括被配置为一个或多个物理器件(除晶体管之外，例如，二极管、电阻性器件或电容性器件)的栅极区域/栅极结构GR1/GS1-GR9/GS9和/或有源片/纳米片AS1/NS1-AS8/NS8的部分。
单元由此被配置为一个或多个标准单元、定制单元、工程变更单(ECO)单元、逻辑门单元、存储单元、定制单元、物理器件单元或、或能够在IC布局图(例如，IC布局图100A)中定义的另一种类型单元或单元的组合。在多个实施例中，逻辑门单元包括与、或、与非、或非、异或、INV、与或反相(AOI)、或与反相(OAI)、MUX、触发器、BUFF、锁存器、延迟器或时钟器件。在多个实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻RAM(RRAM)、磁阻RAM(MRAM)或只读存储器(ROM)单元中的一个或多个或能够具有代表逻辑值的多个状态的另外器件。
图1B示出了IC布局图100A的代表性部分包括在给定的一对行RA-RD之间的被示出为边界Rx/Ry的边界，与有源片AS1-AS8中的一个相对应的被定义为类金属(MD)区域MDR的有源片ASy，以及背侧通孔区域VRy。边界Rx/Ry与MD区域MDR以距离D1分离、与有源片ASy以距离D2分离、与背侧通孔区域VRy以距离D3分离。出于说明目的，边界Rx/Ry相对于图1B中所示出的其他部件的取向是相对的。在一些实施例中，边界Rx/Ry具有不同于图1B所示的取向，例如，在其他部件下方。
MD区域(例如MD区域MDR)是包括在制造过程中的IC布局图中的作为在半导体衬底(例如下面讨论的衬底100S)中和/或上定义MD部段(例如，下面讨论的MD部段MDS，也称为导电部段或MD导电线或迹线)的部分的导电区域。在一些实施例中，MD部段包括至少一个金属层(例如覆盖并接触衬底的接触件层)的部分，其并且具有足够小的厚度以使得能够在MD部段和上面的金属层(例如第一金属层)之间形成绝缘层。在多个实施例中，MD部段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或另一种金属，或适于在IC结构元件之间提供低电阻电连接的材料中的一种或多种。在多个实施例中，MD部段包括例如基于注入工艺的具有掺杂水平的外延层，掺杂水平足以使该部段具有低电阻水平。在多个实施例中，掺杂的MD部段包括Si、SiGe、SiC、B、P、As、Ga、如上所述的金属或适合于提供低电阻水平的另一种材料中的一种或多种。在多个实施例中，MD区域至少部分地限定与包括在一个或多个晶体管中的一个或多个S/D结构的部分或全部相对应的MD部段。
通孔区域是包括制造过程中的IC布局图中作为定义通孔结构的部分的区域，被配置为在制造过程的两个或多个层级和/或层中提供导电部段之间的低电阻电连接。背侧通孔区域(例如，下面讨论的背侧通孔区域VRy或背侧通孔区域VR1-VR4)是包括在制造过程中的IC布局图中的通孔区域，作为定义通孔结构的部分，例如，下面讨论的通孔结构VS1-VS4延伸穿过半导体衬底(例如衬底100S)到达衬底的背侧(例如图2B中所示的背侧100BS)，并且因此被配置为将衬底中和/或上的部件电连接到位于衬底的背侧上的一个或多个结构，例如，下面讨论的背侧电源分布结构BSPD。在多个实施例中，对应于背侧通孔区域的通孔结构(例如通孔结构VS1-VS4)被称为背侧通孔结构或硅贯通孔(TSV)结构。
因为IC布局图100A包括背侧通孔区域(例如背侧通孔区域VRy)，所以被配置为在有源片(例如有源片ASy)和背侧电源分布结构之间提供电连接，与边界Rx/Ry相邻的区域不用于沿边界Rx/Ry与前侧电源分布结构的电连接。从而，在基于IC布局图100A的用于制造IC结构100B的工艺中，距离D1能够具有小于相邻MD区域的最小间隔规则的值。在多个实施例中，距离D1具有范围从零到相邻MD区域的最小间隔规则的值。
在一些实施例中，距离D 2具有小于相邻MD区域的最小间隔规则的值。在多个实施例中，距离D2的值大于、等于或小于距离D1的值。
在一些实施例中，距离D3的值小于相邻MD区域的最小间隔规则。在多个实施例中，距离D3的值大于、等于或小于距离D1的值。在多个实施例中，距离D3的值大于、等于或小于距离D2的值。
与行Ry相邻的行Rx(图1B中未示出)包括以距离D2的第二个实例与边界Rx/Ry分开的有源片ASx，从而使有源片ASx和ASy以等于上述距离S1或S3的距离D2和距离D2的第二个实例的总和分开；距离D2和距离D2的第二个实例的总和的值由此大于或等于相邻的有源片的最小间隔规则。
如图1B，IC布局图100A对应于以下实施例，其中通过背侧通孔结构电连接到背侧电源分布结构的纳米片能够具有基于定位在单元边界附近的部件的配置，例如基于具有小于相邻MD区域的最小间隔规则的值的距离D1-D3中的一个或多个。这种实施例的非限制性示例在下面关于图2A-图5讨论。
图2A示出了包括有源片AS1-AS4和纳米片NS1-NS4的行RA和RB的部分，图2B示出了图2A中所示出沿A-A’线的部分的截面，图2C示出了图2A中所示出沿B-B’线的部分的截面。为了清楚起见，图2A未示出例如位于线A-A’和B-B’之间的栅极区域/结构GR1/GS1-GR9/GS9的实例。
除了有源片AS1-AS4和纳米片NS1-NS4之外，图2A至图2C还示出了金属区域MR1-MR11和沿相应的金属迹线TR1-TR11定位且在X方向上延伸的对应的金属部段MS1-MS11，第一通孔区域V1R的两个实例和对应的第一通孔结构V1S(为说明而标记出一个)，MD区域MDR的十个实例和对应的MD部段MDS(为说明而标记出一个)，背侧通孔区域VR1-VR4和对应的背侧通孔结构VS1-VS4(为说明而标记出子集)，以及包括部分BSPDA和BSPDB的背侧电源分布结构BSPD。
金属区域(例如金属区域MR1-MR11中的一个)是包括在制造过程中的IC布局图中的导电区域，作为定义制造过程的金属层的部段(例如金属部分MS1-MS11中的一个，也被称为导电部段或导电线)的部分。金属部段(例如，第一金属部段)是相应的金属层(例如，第一金属层)的部分，其包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或另一金属中的一种或多种，或者其他适合在IC结构元件之间提供低电阻电连接的材料，即电阻水平低于对应于电路性能的电阻影响的一个或多个公差水平的预定阈值。在一些实施例中，金属区域MR1-MR11至少部分地限定作为制造过程的第一金属层的部段的金属部段MS1-MS11。
背侧电源分布结构BSPD(在一些实施例中也称为电源分布网络BSPD)包括多个导电部段，多个导电部段由多个绝缘层支撑和电隔离，并根据(例如对应于IC结构100B的IC器件中的一个或多个的)例如电源输送要求进行布置。在多个实施例中，电源分配结构BSPD包括硅贯通孔(TSV)、介电贯通孔(TDV)、电源轨(例如，超级电源轨或埋入式电源轨)、以网格或网状结构布置或者以适合于将电源分配给一个或多个IC器件的另一布置的导电部段。
背侧电源分布结构BSPD的部分BSPDA与背侧电源分布结构BSPD的部分BSPDB电隔离。在各个实施例中，部分BSPDA或BSPDB中的一个被配置为承载电源电压或参考电压中的第一个，并且部分BSPDA或BSPDB中的另一个被配置为承载电源电压或参考电压中的第二电压。在各个实施例中，部分BSPDA或BSPDB中的一个或两个包括电源轨。
如图2A所示，有源片AS1-AS4与IC布局图100A中的背侧通孔区域VR1-VR4的相应的多个实例重叠，从而对应于覆盖图2B所示的IC结构100B中的通孔结构VS1-VS4的相应多个实例的纳米片NS1-NS4。在图2B所示的实施例中，每个纳米片NS1-NS4直接接触相应的通孔结构VS1-VS4，通孔结构VS2和VS3从而被配置为将纳米片NS2和NS3电连接到部分BSPDA，并且通孔结构VS1和VS4从而被配置为将纳米片NS1和NS4电连接到部分BSPDB。在一些实施例中，以其他方式配置IC结构100B，例如，通过在一些或所有纳米片NS1-NS4与相应的通孔结构VS1-VS4之间包括一个或多个导电层，以将每个纳米片NS1-NS4电连接到相应的部分BSPDA或BSPDB。
如图2A所示，有源片/纳米片AS1/NS1-AS4/NS4在Y方向上具有相应的宽度WA1-WA4，并且背侧通孔区域/通孔结构VR1/VS1-VR4/VS4在Y方向上具有相应的宽度WV1-WV4。宽度WA3或WA4中的一者或两者的值大于宽度WA1或WA2中的一者或两者的值，宽度WV3或WV4中的一者或两者的值大于宽度WV1或WV2中的一者或两者的值。在一些实施例中，宽度WA3或WA4中的一者或两者的值大于与宽度WV3或WV4中的一者或两者相对应的宽度WA1或WA2中的一者或两者的值，宽度WV3或WV4中的一者或两者的值大于宽度宽度WV1或WV2中的一者或两者的值。在一些实施例中，宽度WA3和WA4中的每个的值大于宽度WA1和WA2中的每个的值，并且宽度WV3和WV4中的每个的值大于宽度WV1和WV2中的每个的值。在一些实施例中，宽度WA3和WA4的值大于与一个或多个IC器件的时序临界晶体管的行RB对应的宽度WA1和WA2的值。
在图2A和图2B所示的实施例中，宽度WV1-WV4对应于通孔结构VS1-VS4接触纳米片NS1-NS4的位置。在一些实施例中，宽度WV1-WV4对应于除了通孔结构VS1-VS4接触纳米片NS1-NS4的那些位置以外的位置，例如，通孔结构VS1-VS4接触一个或多个导电层的位置定位在通孔结构VS1-VS4和纳米片NS1-NS4之间。
在图2A和图2B所示的实施例中，宽度WA1-WA4的值大于对应宽度WV1-WV4的值。在一些实施例中，宽度WV1-WV4中的一个或多个的值大于一个或多个对应宽度WA1-WA4中的值。
在一些实施例中，宽度WV1-WV4具有与各个宽度WA1-WA4的值成比例的值。在一些实施例中，给定宽度WV1-WV4具有相对于对应宽度WA1-WA4的值的从80％到110％范围的值。在一些实施例中，给定宽度WV1-WV4具有相对于对应宽度WA1-WA4的值的从90％到95％范围的值。
在图2A和图2B所示的实施例中，宽度WA1和WA2具有相同的值，宽度WV1和WV2具有相同的值，宽度WA3和WA4具有相同的值，宽度WV1和WV2具有相同的值。在各个实施例中，宽度WA1的值不同于宽度WA2的值，宽度WV1的值不同于宽度WV2的值，宽度WA3的值不同于宽度WA4的值，和/或宽度WV3的值不同于宽度WV4的值。
在图2A所示的实施例中，宽度WA1-WA4中的每个相对于沿X方向的位置具有恒定值，使得有源片/纳米片AS1/NS1-AS4/NS4中的每个具有矩形形状。在一些实施例中，宽度WA1-WA4中的一个或多个相对于沿X方向的位置具有多个值，使得对应的一个或多个有源片/纳米片AS1/NS1-AS4/NS4具有不同于矩形的形状，例如一系列的矩形，例如下面相对于图4A-图5所讨论的那些。
在图2A所示的实施例中，宽度WV1-WV4中的每个的每个实例关于沿X方向的位置具有相同的值。在一些实施例中，宽度WV1-WV4中的一个或多个相对于沿X方向的位置具有多个值。在一些实施例中，宽度WV1-WV4中的一个或多个相对于沿X方向的位置具有多个值，其对应于宽度WA1-WA4的相对于沿X方向的位置的多个值。
在图2A所示的实施例中，IC布局图100A的金属迹线TR1-TR11对应于第一金属层并且具有迹线间距TR，在一些实施例中也称为第一金属迹线间距。行RA和RB中的每个的单元高度CH等于轨道节距TR的五倍，行RA具有与金属轨道TR1对准的边界RAB1和与金属轨道TR6对准的边界RAB2，行RB具有与金属轨道TR6对准的边界RBB1和与金属轨道TR11对准的边界RBB2。行RA和RB之间的边界RAB2/RBB1由此与金属轨道TR6对准。
金属区域MR1-MR11与相应的金属轨道TR1-TR11对准，金属区域MR6从而与行RA和RB中的每个重叠。在图2A所示的实施例中，在IC布局图100A中，金属区域MR6和MR11与相应的有源片AS3和AS4重叠，使得在相应的IC结构100B中，金属部段MS6和MS11在Z方向上覆盖相应的纳米片NS3和NS4，如图2A-图2C所示。在一些实施例中，金属区域MR6中的一者或两者邻接有源片AS3，或者金属区域MR11邻接有源片AS4，以使得金属部段MS6或MS11中的一者或两者具有与纳米片NS3或NS4中的相应一者或两者的边缘对准的边缘。在一些实施例中，金属区域MR6中的一个或两个不重叠有源片AS3或不邻接有源片AS3，或者金属区域MR11中的一个或两个不重叠有源片AS4或不邻接有源片AS4，使得金属部段MS6或MS11中的一个或两个与纳米片NS3或NS4中的一个或两个不重叠或不对准。
在图2A至图2C所示的实施例中，三个金属区域MR6-MR8中的每个与有源片AS3重叠，使得三个对应的金属部段MS6-MS8中的每个覆盖纳米片NS3，并且三个金属区域MR9-MR11中的每个与有源片AS4重叠，以使得三个相应的金属部段MS9-MS11中的每个覆盖纳米片NS4。在一些实施例中，少于三个的金属区域与有源片AS3或AS4中的一者或两者重叠，使得少于三个的对应金属部段与纳米片NS3或NS4中的对应一者或两者重叠。
在图2A至图2C中示出的实施例中，宽度WA3、WA4、WV3和WV4中的每个具有大于轨道节距TP的1.5倍的值，使得宽度WA3和WA4的值的总和大于轨道节距TP的三倍，宽度WV3和WV4的值的总和大于轨道节距TP的三倍。在一些实施例中，宽度WA3、WA4、WV3和WV4的值的一个或多个小于或等于轨道节距TP的1.5倍。在一些实施例中，宽度WA3和WA4的值的总和小于或等于轨道节距TP的三倍，和/或宽度WV3和WV4的值的总和小于或等于轨道节距TP的三倍。
在图2A-图2C所示的实施例中，MD区域MDR的多个实例在Y方向上延伸并且与每个有源片AS1-AS4重叠，使得MD部段MDS的对应实例覆盖每个纳米片NS1-NS4。在图2B中示出的MD区域MDR的每个实例重叠有源片AS1-AS4中的单个和背侧通孔区域VR1-VR4中的相应单个，使得MD部段MDS的每个对应实例覆盖纳米片NS1-NS4中的单个和通孔结构VS1-VS4中的相应单个。图2C示出的MD区域MDR的第一实例与有源片AS1和AS2重叠，使得MD部段MDS的相应实例覆盖纳米片NS1和NS2，并且图2C示出的MD区域MDR的第二实例与有源片AS3和AS4重叠，使得MD部段MDS的相应实例覆盖纳米片NS3和NS4。
在图2A至图2C所示的实施例中，MD区域MDR的实例具有与边界RAB1、RAB2/RBB1或RBB2中的给定一个以距离(例如，以上关于图1B讨论的距离D1)分开的边缘(未标记)，使得MD区域/段MDR/MDS的每个实例的边缘沿X方向对准。在一些实施例中，IC布局图100A包括其他配置的MD区域MDR的一个或多个实例，使得MD区域MDR/MDS的每个实例的边缘不沿X方向对准。
如图2B所示，基于与有源片AS1重叠的背侧通孔区域VR1，通孔结构VS1从纳米片NS1延伸到背侧100BS处的部分BSPDB，并且被构造为将纳米片NS1电连接到部分BSPDB，从而在纳米片NS1处接收部分BSPDB上承载的电源电压或参考电压中的第一个。基于与有源片AS2重叠的背侧通孔区域VR2，通孔结构VS2从纳米片NS2延伸到背侧100BS处的部分BSPDA，从而被构造成将纳米片NS2电连接到部分BSPDA，使得在第二在纳米片NS2处接收部分BSPDA上承载的电源电压或参考电压中的一个。基于与有源片AS3重叠的背侧通孔区域VR3，通孔结构VS3从纳米片NS3延伸到背侧100BS处的部分BSPDA，从而被构造为将纳米片NS3电连接到部分BSPDA，使得在第二纳米片NS3处接收在部分BSPDA上承载的电源电压或参考电压中的一个。基于与有源片AS4重叠的背侧通孔区域VR4，通孔结构VS4从纳米片NS4延伸到背侧100BS处的部分BSPDB，从而被构造为将纳米片NS4电连接到部分BSPDB，使得在第一纳米片NS4处接收部分BSPDB上承载的电源电压或参考电压中的一个。
在一些实施例中，通孔结构VS1-VS4覆盖的MD部段MDS的实例包括在一个或多个晶体管的S/D结构中。因为每个纳米片NS1-NS4被配置为接收电源电压或参考电压中的一个，所以IC结构100B不包括被配置为将MD部段MDS的相应实例电连接到一个或多个MS1-MS11金属部段的第一通孔结构V1S的实例。
此外，相应的晶体管的开关速度随着宽度WA1-WA4的增加而增加，并且通孔结构VS1-VS4的电阻和功耗都随着宽度WV1-WV4的增加而减少。因此，包括具有变化的宽度WA1-WA4的有源片AS1-AS4和具有变化的宽度WV1-WV4的背侧通孔区域VR1-VR4的IC布局图100A能够使IC结构100B包括具有变化的宽度WA1-WA4的纳米片NS1-NS4和具有变化的宽度WV1-WV4的通孔结构VS1-VS4。与其中纳米片和通孔结构宽度均未类似地变化的方法相比，灵活地配置晶体管尺寸和电源输出以解决变化的时序和电源要求的能力由此得到改善。
如图2C所示，覆盖每个纳米片NS1和NS2的MD部段MDS的实例被配置为将纳米片NS1和NS2彼此电连接，并且第一通孔结构V1S的实例被配置为将每个纳米片NS1和NS2电连接到金属部段MS4。覆盖每个纳米片NS3和NS4的MD部段MDS的实例被配置为将纳米片NS3和NS4彼此电连接，并且第一通孔结构V1S的实例被配置为将纳米片NS3和NS4的每个电连接到金属部段MS10。在一些实施例中，MD部段MDS的对应实例包括在一个或多个晶体管的S/D结构中。
在图2A-图2C所示的实施例中，背侧通孔区域/结构VR1/VS1-VR4/VS4例如沿线A-A'在Y方向上对准，并且被配置为将纳米片NS1和NS2彼此电连接和NS3和NS4彼此电连接的MD区域/段MDR/MDS的实例例如沿线B-B'片在Y方向上对准。在一些实施例中，背侧通孔区域/结构VR1/VS1和VR2/VS2在Y方向上与被配置为将纳米片NS3和NS4彼此电连接的MD区域/段MDR/MDS的实例对准，并且背侧通孔区域/结构VR3/VS3和VR4/VS4在Y方向上与被配置为将纳米片NS1和NS2彼此电连接的MD区域/段MDR/MDS的实例对准。
在图3A和图3B中示出的实施例中，IC布局图100A和IC结构100B包括以上关于图1A-图2C讨论的行RA和RB和栅极区域/结构GR1/GS1-GR9/GS9(以上未标记)。以上讨论的IC布局图100A和IC结构100B的附加特征(例如距离S1-S3)，为了说明的目的未在图3A和图3B中示出。
在图3A和图3B中示出的每个实施例中，上面关于图1A-图2C讨论的宽度WA1-WA4(未标记)和WV1-WV4(未示出)具有沿X方向的位置恒定的值，宽度WA1和WA2具有相同的值，宽度WA3和WA4具有相同的值，宽度WV1和WV2具有相同的值，宽度WV3和WV4具有相同的值。
在图3A所示的实施例中，行RA的总共两个实例位于行RB的相邻实例之间，使得行RA的实例数量相对于行RB的实例数量具有2：1的比率。在图3B所示的实施例中，行RA的总共三个实例位于行RB的相邻实例之间，使得行RA的实例数量相对于行RB的实例数量具有3：1的比率。在多个实施例中，IC布局图100A和IC结构100B包括类似地配置的行RA和RB，使得行RA的实例数量相对于行RB的实例数量的比率为1：1或大于3：1。
在图4A-图4F中示出的实施例中，IC布局图100A和IC结构100B包括行RA-RC，行RA-RC包括以上相对于图1A-图2C讨论的有源片/纳米片AS1/NS1-AS6/NS6、栅极区域/结构GR1/GS1-GR9/GS9和距离S1-S3。图4A-图4F还包括下面讨论的间断点J。为了说明的目的，没有描述上面讨论的IC布局图100A和IC结构100B的附加特征，例如图4A-图4F中标记的背侧通孔区域/结构VR1/VS1-VR4/VS4和宽度WV1-WV4，或例如宽度WA1-WA4。
在图4A-图4F所示的每个实施例中，两个或更多个有源片/纳米片AS1/NS1-AS6/NS6具有包括关于沿X方向的位置的多个片宽度值的片宽度(未标记)(例如宽度WA1-WA4)。从栅极区域/结构GR1/GS1-GR9/GS9中的第一个到栅极区域/结构GR1/GS1-GR9/GS9中的第二个，每个片宽度值是均匀的。在图4A-图4F所示的实施例中，一个栅极区域/结构GR1/GS1-GR9/GS9的全部位于第一和第二栅极区域/结构GR1/GS1-GR9/GS9之间，使得给定的片宽度值对应于位于第一和第二栅极区域/结构GR1/GS1-GR9/GS9之间的单个晶体管。在多个实施例中，两个或更多个栅极区域/结构GR1/GS1-GR9/GS9的全部位于第一和第二栅极区域/结构GR1/GS1-GR9/GS9之间，使得给定的片宽度值对应于位于第一和第二栅极区域/结构GR1/GS1-GR9/GS9之间的两个或更多晶体管。
在一些实施例中，多个片宽度值对应于多个背侧通孔区域/结构(未示出)(例如背侧通孔区域/结构VR1/VS1-VR4/VS4)的多个通孔宽度值(例如，宽度WV1-WV4中的一个的值)，使得对应于给定片宽度值的每个通孔区域/结构具有相同的通孔宽度值。在一些实施例中，多个通孔宽度值中的每个相同的通孔宽度值与多个片宽度值中的对应的片宽度值成比例，如以上关于宽度WV1-WV4和WA1-WA4所讨论的。
在对应于两个不同片宽度值之间的晶体管的栅极区域/结构GR1/GS1-GR9/GS9处，对应的有源片/纳米片AS1/NS1-AS6/NS6在沿一个或两个沿X方向延伸的边界(未标记)的Y方向上包括一个或两个间断点J(在图4A-图4F的每个中标记代表实例)。在一些实施例中，间断点J也被称为跳点J。在一些实施例中，间断点J的每个实例具有等于或小于对应的最大有源片/纳米片不连续性值的值，例如用于基于IC布局图100A制造IC结构100B的工艺的最大片轮廓不连续性规则。
在图4A-图4F所示的每个实施例中，包括具有两个或更多个片宽度的有源片/纳米片AS1/NS1-AS6/NS6的IC布局图/结构100A/100B也包括有源片/纳米片AS1/NS1-AS6/NS6的整体，有源片/纳米片AS1/NS1-AS6/NS6如上关于图1A和图1B所讨论的以距离S1-S3分开。
在图4A所示的实施例中，行RB包括关于沿X方向的位置具有多个片宽度值的有源片/纳米片AS3/NS3和AS4/NS4。在沿X方向的每个位置处，有源片/纳米片AS3/NS3的片宽度值与有源片/纳米片AS4/NS4的片宽度值相同。
在图4B所示的实施例中，行RA包括有源片/纳米片AS1/NS1和AS2/NS2中的每个，行RC包括关于沿X方向的位置具有多个片宽度值的有源片/纳米片AS5/NS5和AS6/NS6。在沿X方向的每个位置处，有源片/纳米片AS1/NS1的片宽度值与有源片/纳米片AS2/NS2的片宽度值相同，并且有源片/纳米片AS5/NS5的片宽度值与有源片/纳米片AS6/NS6的片宽度值相同。
在图4C所示的实施例中，行RB包括关于沿X方向的位置具有多个片宽度值的有源片/纳米片AS3/NS3和AS4/NS4中的每个。在沿X方向的一个、一些或所有位置(例如位置X1)处，有源片/纳米片AS3/NS3的片宽度WA3的值不同于有源片/纳米片AS4/NS4的片宽度WA4的值。
在图4D所示的实施例中，行RA包括有源片/纳米片AS1/NS1和AS2/NS2中的每个，行RC包括有源片/纳米片AS5/NS5和AS6/NS6，有源片/纳米片AS5/NS5和AS6/NS6关于沿X方向片面的位置具有多个片宽度值。在沿X方向的一个、一些或所有位置处，例如，位置X1，有源片/纳米片AS1/NS1的片宽度WA1的值与有源片/纳米片AS2/NS2的宽度WA2的值不同，和/或例如在位置X2处，有源片/纳米片AS5/NS5的片宽度WA5的值不同于有源片/纳米片AS6/NS6的片宽度WA6的值。
在图4E所示的实施例中，行RA-RC包括相对于沿X方向的位置具有多个片宽度值的有源片/纳米片AS1/NS1-AS6/NS6。在沿X方向的每个位置处，有源片/纳米片AS1/NS1的片宽度值与有源片/纳米片AS2/NS2的片宽度值相同，有源片AS3/NS3与有源片/纳米片AS4/NS4的片宽度值相同，有源片/纳米片AS5/NS5的片宽度值与有源片AS6/NS6的片宽度值相同。
在图4F所示的实施例中，行RA-RC包括相对于沿X方向的位置具有多个片宽度值的有源片/纳米片AS1/NS1-AS6/NS6。在沿X方向的一个、一些或全部位置处，例如，在位置X1处，有源片/纳米片AS1/NS1的片宽度WA1的值不同于有源片/纳米片AS2/NS2的片宽度WA2的值，例如在位置X1处，有源片/纳米片AS3/NS3的片宽度WA3的值与有源片/纳米片AS4/NS4的片宽度WA4的值不同，和/或例如在位置X2处，有源片/纳米片AS5/NS5的片宽度WA5的值不同于有源片/纳米片AS6/NS6的片宽度WA6的值。
在图5所示的实施例中，IC布局图100A和IC结构100B包括行RA-RC，行RA-RC包括有源片/纳米片AS1/NS1-AS6/NS6，以及栅极区域/结构GR1/GS1-GR9/GS9，如以上关于图1A-图2C所讨论的。在对应于图5中示出的实施例的多个实施例中，行RA-RC包括根据图4A-图4F所示的实施例中的一个配置的有源片/纳米片AS1/NS1-AS6/NS6。在图5所示的实施例中，IC布局图100A和IC结构100B还包括多行单元MC1和MC2。出于说明的目的，上面讨论的IC布局图100A和IC结构100B的附加特征未在图5中示出。
每个多行单元MC1和MC2在Y方向上延伸超过单个行。多行单元MC1从栅极区域GR3到栅极区域GR5延伸跨过行RA的部分、行RB的整体以及行RC的部分，并且多行单元MC2从栅极区域GR7到栅极区域GR9延伸跨过行RB的整体和行RC的整体。
在多行单元MC1中，行RA的有源片AS2与行RB的相邻有源片AS3合并，使得纳米片NS2和NS3从栅极结构GS3到栅极结构GS5连续，并且行RB的有源片AS4与行RC的相邻有源片AS5合并，使得纳米片NS4和NS5从栅极结构GS3到栅极结构GS5连续。在多行单元MC2中，行RB的有源片AS4与行RC的相邻有源片AS5合并，使得纳米片NS4和NS5从栅极结构GS7到栅极结构GS9连续。
图5中示出的多行单元MC1和MC2是提供用于说明的多行单元的非限制性示例。在多个实施例中，IC布局图100A包括一个或多个多行单元，其具有除图5中所示出的配置以外的一个或多个配置，例如，相邻的有源片不合并使得相应的纳米片是连续的多行单元。
在图3A-图5所示的每个实施例中，IC布局图100A和IC结构100B包括有源片/纳米片和背侧通孔区域/结构，其宽度如所讨论的那样变化，使得IC布局图100A和IC结构100B能够实现以上关于图1A-图2C讨论的益处。
图6是根据一些实施例的生成IC布局图的方法600的流程图。在一些实施例中，生成IC布局图，包括生成例如与基于所生成的IC布局图制造的IC结构100B相对应的IC布局图100A和IC布局图，以上均参照图1A-图5进行了讨论。基于IC结构100B的IC器件的非限制性示例包括逻辑器件、触发器、多路复用器、处理器件、信号处理电路等。
在一些实施例中，方法600中的一些或全部由计算机的处理器执行。在一些实施例中，方法600中的一些或全部由IC布局图生成系统800的处理器802执行，如下面关于图8所讨论的。
方法600的一些或全部操作能够作为在设计室(例如，下面参考图9讨论的设计室920)中执行的设计过程的部分来执行。
在一些实施例中，方法600的操作以图6中示出的顺序执行。在一些实施例中，方法600的操作同时和/或以不同于图6中示出的顺序的顺序执行。在一些实施例中，在执行方法600的一个或多个操作之前、之间、之中和/或之后执行一个或多个操作。
在操作610处，在一些实施例中，接收第一行单元和第二行单元，第一行单元包括第一和第二有源片，第二行单元包括第三和第四有源片。每个有源片沿行方向延伸，并且在垂直于行方向的宽度方向上也具有宽度，也称为单元高度方向，并且每个宽度具有宽度值。在多个实施例中，给定宽度的一个或多个宽度值是给定宽度的多个宽度值中的一个宽度值。
第一行中的有源片的宽度值中的至少一个大于第二行中的有源片的宽度值中的至少一个。在一些实施例中，接收具有至少一个宽度值大于第二行的宽度值中的至少一个的第一行包括：第一行单元与时序临界电路应用相对应。
在各个实施例中，接收第一行单元和第二行包括接收以上关于图1A-图5讨论的IC布局图100A的行RA-RD中的两个或更多个。
在操作620处，将第一行单元与第二行单元邻接。在一些实施例中，将第一行单元与第二行单元邻接包括以上参照图1A-图5讨论的IC布局图100A的行RA与行RB邻接。
在一些实施例中，将第一行单元与第二行单元邻接包括沿第一金属轨道对准第一行单元和第二行单元中的每个，即，对准第一行单元和第二行单元之间的边界。在一些实施例中，使第一行单元与第二行单元邻接包括使行RA和RB沿以上参照图2A讨论的金属轨道TR6对准。
在一些实施例中，沿第一金属轨道对准第一行单元和第二行单元中的每个包括沿第一金属轨道对准第一金属区域。在一些实施例中，沿第一金属轨道对准第一金属区域包括使第二有源片与第一金属区域重叠。在一些实施例中，第一金属轨道是具有第一金属轨道节距的多个第一金属轨道中的一个第一金属轨道，第一行单元和第二行单元中的每个在宽度方向上具有行高度，行高度等于第一金属轨道节距的五倍，并且第一和第二片宽度的值的总和大于第一金属轨道节距的三倍。在一些实施例中，使第一金属区域沿第一金属轨道对准包括使金属区域MR6沿上面关于图2A-图2C讨论的金属轨道TR6对准。
在一些实施例中，在第一行单元和第二行单元中的每个中都包括多行单元，并且将第一行单元与第二行单元邻接包括将第二有源片与第三有源片合并。在一些实施例中，将第二有源片与第三有源片合并包括将有源片AS1-AS6中的第一个与有源片AS1-AS6中的第两个合并，如上面关于图5所讨论的。
在操作630处，第一至第四有源片中的每个与对应的第一至第四背侧通孔区域重叠，第一有源片的宽度值大于第三有源片的宽度值，并且第一背侧通孔区域的宽度值大于第三背侧通孔区域的宽度值。在各个实施例中，IC布局图100A，第一至第四有源片中的每个与对应的第一至第四背侧通孔区域重叠包括根据以上关于图1A-图5讨论的实施例的IC布局图100A的有源片AA1-AS4与对应的背侧通孔区域VR1-VR4重叠。
在一些实施例中，将第一至第四有源片中的每个与对应的第一至第四背侧通孔区域重叠包括使第一行单元和第二行单元与在高度方向上延伸的多个栅极区域相交，多个片宽度值中的每个片宽度值从多个栅区域的第一栅区域到多个栅区域的第二栅区域是均匀的。在一些实施例中，将第一行单元和第二行单元与多个栅极区域相交包括将行RA和RB与上面参照图1A-图5讨论的栅极区域GR1-GR9相交。
在一些实施例中，背侧通孔区域包括在第一行和第二行的每行中，并且在操作620中使第一行单元与第二行单元邻接使包括将包括重叠的背侧通孔区域的第一行单元与包括第二重叠的背侧通孔区域的第二行单元邻接。
在操作640处，在一些实施例中，将第三行单元与第二行单元邻接，第三行单元包括第五和第六有源片。在一些实施例中，使第三行单元与第二行单元邻接包括如以上关于图1A-图2C和图4A-图5所讨论的IC布局图100A的行RC与行RB邻接。在一些实施例中，将第三行单元与第二行单元邻接包括如上关于图3A和图3B所述的IC布局图100A的行RA的第二实例或更多数量的实例与行RB或RA的第一实例或更多数量的实例相邻。
在操作650处，在一些实施例中，生成IC布局图并将其存储在存储器件中。生成IC布局图由处理器(例如下面参考图8讨论的IC布局图生成系统800的处理器802)执行。
在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中、和/或包括要网络上存储IC布局图。在多个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在IC布局图生成系统800的单元库807中和/或通过网络814存储在IC中，下面参照图8进行讨论。
在各个实施例中，生成和存储IC布局图包括生成和存储以上关于图1A-图5讨论的IC布局图100A。
在操作660处，在一些实施例中，基于IC布局图制造至少一个或多个半导体掩模，或半导体IC的层中的至少一个组件。下面关于IC制造系统900和图9讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在多个实施例中，制造一个或多个半导体掩模或半导体IC的层中的至少一个组件是基于以上关于图1A-图5讨论的IC布局图100A。
在操作670处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面参考图9讨论基于IC布局图执行一个或多个制造操作(一个或多个光刻曝光)。
在多个实施例中，执行一个或多个制造操作是基于以上参考图1A-图5讨论的IC布局图100A。
通过执行方法600的一些或全部操作，生成了IC布局图，例如，IC布局图100A，其中有源片和背侧通孔区域具有变化的宽度，使得IC布局图能够实现以上关于图1A-图5讨论的益处。
图7是根据一些实施例的制造IC结构的方法700的流程图。
方法700可用于形成IC结构，例如，以上参照图1A-图5讨论的IC结构100B。在一些实施例中，方法700可由IC制造系统(例如，下面关于图9讨论的IC制造系统900)用作IC制造流程的部分。
在图7中描述了方法700的操作的顺序仅用于说明；方法700的操作能够被同时和/或以与图7中所示出的顺序不同的顺序被执行。在一些实施例中，除了图7中所示出的那些操作之外，还进行其他操作。图7所示的操作是在图6所示的操作之前、之间、之中和/或之后执行的。
在一些实施例中，使用多个制造工具来执行方法700的一个或多个操作，例如，晶圆步进器、光致抗蚀剂涂覆器、处理室(例如CVD室或LPCVD炉)，CMP中、等离子蚀刻系统、晶圆清洁系统的一个或多个系统或如下所述其他能够执行一个或多个合适的制造过程的制造器件。
在操作710处，形成第一至第四纳米片。在多个实施例中，形成第一至第四纳米片包括根据以上关于图1A-图5讨论的多个实施例的IC结构100B的纳米片NS1-NS4。
形成纳米片包括使用一种或多种合适的工艺，例如光刻、蚀刻和/或沉积工艺。在一些实施例中，光刻工艺包括形成和显影光致抗蚀剂层以保护衬底的预定区域，同时使用蚀刻工艺(例如反应离子蚀刻)在衬底中形成凹部。在一些实施例中，沉积过程包括执行原子层沉积(ALD)，其中沉积一个或多个单层。
在一些实施例中，形成第一至第四纳米片包括形成第一至第四纳米片之外的一个或多个纳米片，例如，以上参照图1A-图5讨论的纳米片NS5-NS8。
在一些实施例中，形成第一至第四纳米片包括在第一至第四纳米片上形成一个或多个附加结构，例如，一个或多个MD结构、S/D结构、通孔结构、栅极结构、金属互连结构等。在一些实施例中，形成第一至第四纳米片包括通过以上参照图1A-图5讨论的结构V1S或栅极结构GS1-GS9形成一个或多个MD部段MDS。
在操作720处，形成第一至第四背侧通孔结构，第一至第四背侧通孔结构电连接到相应的第一至第四纳米片。在一些实施例中，形成第一至第四背侧通孔结构包括形成根据以上关于图1A-图5讨论的多个实施例的IC结构100B的通孔结构VS1-VS4。
形成背侧通孔结构包括使用一种或多种合适的工艺，例如光刻、蚀刻和/或沉积工艺。在一些实施例中，蚀刻工艺用于在衬底中形成开口，并且沉积工艺用于填充开口。在一些实施例中，使用沉积工艺包括执行化学气相沉积(CVD)，其中沉积一种或多种导电材料。
在一些实施例中，形成第一至第四背侧通孔结构包括还形成除了第一至第四背侧通孔结构之外的一个或多个背侧通孔结构，例如，上面关于图1A-图5讨论的VS5或VS6中的一个或多个。
在一些实施例中，形成第一至第四背侧通孔结构包括形成一个或多个附加特征，例如，在第一至第四纳米片与第一至第四背侧通孔结构之间的一个或多个导电层。
在一些实施例中，形成第一至第四背侧通孔结构包括在包括IC结构的半导体晶圆(例如，以上参照图1A-图5讨论的衬底100S)上执行减薄操作。
在操作730处，构建电连接到第一至第四背侧通孔的背侧电源分布结构。在一些实施例中，构造背侧电源分布结构包括根据以上参照图1A-图5讨论的多个实施例构造IC结构100B的背侧电源分布结构BSPD。
构造背侧电源分布结构包括形成由一个或多个绝缘层支撑并电隔离的多个导电部段。在一些实施例中，形成一个或多个绝缘层包括沉积一种或多种绝缘材料，例如，介电材料，如上文关于图1A-图2C所讨论的。在一些实施例中，形成导电部段包括执行一种或多种沉积工艺以沉积一种或多种导电材料，如以上关于图1A-图2C所讨论的。
在一些实施例中，配置多个导电部段包括执行一种或多种制造过程，例如，一种或多种沉积、图案化、蚀刻、平坦化和/或清洁工艺，其适于创建根据电源分配要求布置的导电结构。
在一些实施例中，构造背侧电源分布结构包括将IC结构包括在IC封装中，例如3D或扇出封装中。
方法700的操作可用于形成IC结构，例如，IC结构100B，其包括具有变化的宽度的纳米片和通孔结构，使得IC结构图能够实现上述关于图1A-图5的益处。
图8是根据一些实施例的IC布局图生成系统800的框图。根据一些实施例，本文描述的根据一个或多个实施例可以例如使用IC布局图生成系统800来实现。
在一些实施例中，IC布局图生成系统800是通用计算器件，其包括硬件处理器802和非暂时性计算机可读存储介质804。除其他之外，存储介质804被编码(即，存储)计算机程序代码806(即，一组可执行指令)。由硬件处理器802执行的指令806代表(至少部分地)表示一种EDA工具，该EDA工具实现了方法(例如，上面关于图1A-图6(在下文中，所述过程和/或方法)所描述的生成IC布局图的方法600)的部分或全部。
处理器802通过总线808电耦合到计算机可读存储介质804。处理器802还通过总线808电耦合到I/O接口810。网络接口812也通过总线808电耦合到处理器802。网络接口812连接到网络814，以便处理器802和计算机可读存储介质804能够通过网络814连接到外部元件。处理器802配置为执行编码在计算机可读存储区中的计算机程序代码806为了可使用介质804使IC布局图生成系统800可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质804是电、磁、光、电磁、红外和/或半导体系统(或器件或器件)。例如，计算机可读存储介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质804存储计算机程序代码806，该计算机程序代码806被配置为使IC布局图生成系统800(其中这种执行(至少部分地表示EDA工具)可用于执行部分或全部指出的过程和/或方法。在一个或多个实施例中，存储介质804还存储有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质804存储单元的单元库807包括如本文公开的这样的单元，例如以上关于图1A-图6讨论的单元RA-RD的行。
IC布局图生成系统800包括I/O接口810。I/O接口810耦合到外部电路。在一个或多个实施例中，I/O接口810包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达给处理器802。
IC布局图生成系统800还包括耦合到处理器802的网络接口812。网络接口812允许系统800与网络814通信，一个或多个其他计算机系统连接到网络814。网络接口812包括诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个IC布局图生成系统800中实现了所述过程和/或方法的部分或全部。
IC布局图生成系统800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括指令、数据、设计规则、标准单元的库和/或中的一个或多个其他参数供处理器802处理。信息通过总线808传输到处理器802。IC布局图生成系统800配置为通过I/O接口810接收与UI相关的信息。信息存储在计算机可读介质中804作为用户界面(UI)842。
在一些实施例中，所提到的过程和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，将所述过程和/或方法的部分或全部实现为IC布局图生成系统800所使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的
Figure BDA0003063052140000251
或其他合适的布局生成工具之类的工具来生成包括标准单元的布局图。
在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如，诸如DVD、硬盘的磁盘，诸如ROM、RAM、存储卡的半导体存储器等。
图9是根据一些实施例的IC制造系统900以及与其相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统900来制造以下至少一个(A)一个或多个半导体掩模中(B)半导体集成电路的层中的至少一个组件。
在图9中，IC制造系统900包括在设计、开发和制造周期和/或彼此相互作用的实体，例如设计工作室920、掩模工作室930和IC制造商/制造商(“fab”)950或与制造IC器件960有关的服务。系统900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是多个不同的网络，例如企业内部网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个在公共设施中共存并且使用公共资源。
设计室(或设计团队)920生成IC设计布局图922。IC设计布局图922包括多个几何图案，例如，以上关于图1A-图6所讨论的IC布局图100A。几何图案对应于构成要制造的IC器件960的多个组件的金属、氧化物或半导体层的图案。各个层组合形成多个IC功能。例如，IC设计布局图922的部分包括多个IC功能，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔以及用于在衬底(例如硅晶圆)中形成的焊盘开口和设置在半导体衬底上的多个材料层。设计室920实施适当的设计过程以形成IC设计布局图922。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图922呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图922可以以GDSII文件格式或DFII文件格式表达。
掩模室930包括数据准备932和掩模制造944。掩模室930使用IC设计布局图922来制造一个或多个掩模945，以根据IC设计布局图922来制造IC器件960的各个层。掩模室930执行掩模数据准备932，其中IC设计布局图922被翻译成代表性数据文件(“RDF”)。掩模数据准备932提供RDF以进行掩模制造944。掩模制造944包括掩模写入器。掩模写入器将RDF转换为掩模(掩模版)945或衬底(例如半导体晶圆953)上的图像。掩模布局数据准备932处理设计布局图922，以符合掩模写入器的特定特性和/或IC fab 950的要求。参照图9，掩模数据准备932和掩模制造944被示出为单独的元件。在一些实施例中，掩模数据准备932和掩模制造944可被统称为掩模数据准备。
在一些实施例中，掩模数据准备932包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图922。在一些实施例中，掩模数据准备932包括其他分辨率增强技术(RET)、例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，该掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图922，该掩模创建规则的集合包含对掩模的一些几何和/或连通性限制以确保足够的余量，以解决半导体制造过程中的可变性等问题。在一些实施例中，MRC修改IC设计布局图922以补偿掩模制造944期间的限制，这可以撤消由OPC执行的修改的部分以满足掩模创建规则。
在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其模拟将由IC fab950实施以制造IC器件960的处理。LPC基于IC设计布局图922来仿真该处理以创建仿真的LPC模拟中的处理参数可以包括与IC制造周期的多个过程相关的参数，与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了多个因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图922。
应当理解，为了清楚起见，掩模数据准备932的以上描述已被简化。在一些实施例中，数据准备932包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图922。另外，可以以多个不同的顺序执行在数据准备932期间应用于IC设计布局图922的处理。
在掩模数据准备932之后并且在掩模制造944期间，基于修改的IC设计布局图922制造掩模945或掩模组945。在一些实施例中，掩模制造944包括基于一个或多个光刻曝光进行制造。在IC设计布局图922上的图案。在一些实施例中，基于修改的IC设计布局，电子束(e-beam)或多个电子束的机制用于在掩模(光掩模或掩模版)945上形成IC设计布局图922上的图案。掩模945可以以多个技术形成。在一些实施例中，使用二元技术形成掩模945。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外线(UV)或EUV束，被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模945的二进制掩模版本包括透明衬底(例如，熔融石英)和涂覆在二进制掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术形成掩模945。在掩模945的相移掩模(PSM)版本中，在相移掩模上形成的图案中的多个特征被配置为具有适当的相差以增强分辨率和成像质量。在多个示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造944产生的掩模用于多种工艺中。例如，在离子注入工艺中使用这样的掩模，以在半导体晶圆953中形成多个掺杂区域，在蚀刻工艺中和/或在其他合适的工艺中使用这种掩模，以在半导体晶圆953中形成多个蚀刻区域。
IC fab 950是IC制造企业，其包括用于制造多个不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 950是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二个制造工厂可以为互连和封装提供后端制造IC产品(后端(BEOL)的制造)，第三制造工厂可能会为铸造业务提供其他服务。
IC fab 950包括晶圆制造工具952，晶圆制造工具952被配置为在半导体晶圆953上执行多个制造操作，从而根据掩模(例如，掩模945)来制造IC器件960。在各个实施例中，制造工具952包括晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行本文讨论的一种或多种合适的制造过程的制造器件中的一个或多个。
IC fab 950使用由掩模室930制造的掩模945来制造IC器件960。因此，IC fab 950至少间接地使用IC设计布局图922来制造IC器件960。在一些实施例中，半导体晶圆953由ICfab 950使用掩模945制成IC 960。在一些实施例中，IC制造包括至少基于IC设计布局图922执行一次或多次光刻曝光。半导体晶圆953包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆953还包括多个掺杂区、介电特征、多层互连等中的一个或多个(在随后的制造步骤中形成)。
关于IC制造系统(例如，图9的系统900)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。
在一些实施例中，一种生成IC布局图的方法包括：沿边界使第一行单元与第二行单元邻接，第一行单元包括沿行方向延伸的第一有源片和第二有源片，第二行单元包括沿行方向延伸的第三有源片和第四有源片；以及将第一有源片至第四有源片中的每个与对应的第一背侧通孔区域至第四背侧通孔区域重叠，其中第一有源片至第四有源片和第一背侧通孔区域至第四背侧通孔区域中的每个在垂直于行方向的宽度方向上具有宽度，宽度具有宽度值，第一有源片的宽度值大于第三有源片的宽度值，第一背侧通孔区域的宽度值大于第三背侧通孔区域的宽度值，从第一有源片到边界的距离的值小于与IC布局图相对应的制造过程的类金属定义区域的最小间隔规则，以及由处理器执行使第一行单元与第二行单元邻接或使第一有源片至第四有源片与第一背侧通孔区域至第四背侧通孔区域重叠的至少一个。在一些实施例中，使第一行单元与第二行单元邻接包括：沿第一金属轨道对准边界和第一金属区域，以及第一金属区域与第一有源片邻接或重叠。在一些实施例中，第一有源片至第四有源片的宽度值中的每个在沿行方向的位置上是均匀的。在一些实施例中，符合以下至少中的一个：第一有源片的宽度值不同于第二有源片的宽度值，或者第三有源片的宽度值不同于第四有源片的宽度值。在一些实施例中，方法还包括使第三行单元与第二行单元邻接，第三行单元包括第五有源片和第六有源片，其中第五有源片的宽度值与第三有源片的宽度值相同，并且第六有源片的宽度值与第四有源片的宽度值相同。在一些实施例中，符合以下至少中的一个：第一有源片的宽度值是第一有源片的宽度的多个宽度值中的一个宽度值，或者第三有源片的宽度值是第三有源片的宽度的多个宽度值中的一个宽度值。在一些实施例中，第一有源片的宽度值是第一有源片的宽度的多个宽度值中的一个宽度值，并且第二有源片的宽度值是第二有源片的宽度的多个宽度值中的一个宽度值。在一些实施例中，在沿行方向的每个位置处，第一有源片的多个宽度值中的每个宽度值与第二有源片的多个宽度值中的每个宽度值相同。在一些实施例中，第一行单元和第二行单元中的每个中都包括多行单元，并且使第一行单元和第二行单元邻接包括将第一有源片与第三有源片合并。
在一些实施例中，一种集成电路布局生成系统包括：处理器；和非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起使得系统：将第一行单元和第二行单元之间的边界沿第一金属轨道对准，其中第一行单元包括平行于第一金属轨道延伸并沿垂直于第一金属轨道的单元高度方向具有相应的第一片宽度和第二片宽度的第一有源片和第二有源片，第二行单元包括平行于第一金属轨道延伸并沿单元高度方向具有相应的第三片宽度和第四片宽度的第三有源片和第四有源片，从第二有源片到第一金属迹线的距离的值小于与IC布局图相对应的制造过程的类金属定义区域的最小间隔规则，以及第一片宽度或第二片宽度中的至少一个具有大于第三片宽度或第四片宽度中的一个的值；第一有源片至第四有源片与相应的第一背侧通孔区域至第四背侧通孔区域重叠，第一背侧通孔区域至第四背侧通孔区域沿单元高度方向的宽度与相应的第一片宽度至第四片宽度成比例；以及根据第一行单元和第二行单元生成IC布局文件。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使得系统：沿第一金属轨道对准第一金属区域，从而使第二有源片与第一金属区域重叠。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使得系统：通过沿单元高度方向对准第一背侧通孔区域至第四背侧通孔区域，使第一有源片至第四有源片与对应的第一背侧通孔区域至第四背侧通孔区域重叠。在一些实施例中，第一片宽度至第四片宽度中的一个包括多个片宽度值。在一些实施例中，非易失性计算机可读存储介质和计算机程序代码被配置为与处理器一起使得系统使第一行单元和第二行单元与在单元高度方向上延伸的多个栅极区域相交，并且从多个栅极区域的第一栅极区域到多个栅极区域的第二栅极区域，多个片宽度值中的每个片宽度值是均匀的。在一些实施例中，第一金属轨道是具有第一金属轨道节距的多个第一金属轨道中的一个第一金属轨道，第一行单元和第二行单元中的每个在单元高度方向上的单元高度等于第一金属轨道节距的五倍，并且第一片宽度和第二片宽度的值的和大于第一金属轨道节距的三倍。
在一些实施例中，IC结构包括：第一纳米片结构至第四纳米片结构，在第一方向上延伸，并沿垂直于第一方向的第二方向具有相应的第一宽度至第四宽度；以及第一通孔结构至第四通孔结构，电连接到相应的第一纳米片结构至第四纳米片结构，其中第二宽度的值大于第三宽度的值，第二通孔结构沿第二方向的宽度的值大于第三通孔结构沿第二方向的宽度的值，第二纳米片和第三纳米片位于第一纳米片和第四纳米片之间，第二通孔结构和第三通孔结构被配置为将第二纳米片和第三纳米片电连接到背侧电源分布结构的第一部分，背侧电源分布结构被配置为承载电源电压或参考电压中的一个，以及第一通孔结构和第四通孔结构被配置为将第一纳米片和第四纳米片电连接到被配置为承载电源电压或参考电压中的另一个的背侧电源分布结构的第二部分。在一些实施例中，集成电路结构还包括覆盖第二纳米片的多个类金属限定(MD)部段，其中多个MD部段中的每个MD部段沿第二方向延伸到第二纳米片和第三纳米片之间的位置处的边缘，并且多个MD部段的边缘在第一方向上对准。在一些实施例中，第二纳米片与第三纳米片连续。在一些实施例中，符合以下中的一个或多个：第一宽度值是第一纳米片的宽度的多个第一宽度值中的一个第一宽度值，第二宽度值是第二纳米片的宽度的多个第二宽度值中的一个第二宽度值，第三宽度值是第三纳米片的宽度的多个第三宽度值中的一个第三宽度值，或第四宽度值是第四纳米片的宽度的多个第四宽度值中的一个第四宽度值。在一些实施例中，第一通孔结构至第四通孔结构沿第二方向对准。
本领域的普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域的普通技术人员将能够影响本文广泛公开的多个变化，等同物的替代以及多个其他实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含的定义的限制。

Claims (10)

1.一种生成集成电路(IC)布局图的方法，所述方法包括：
沿边界使第一行单元与第二行单元邻接，所述第一行单元包括沿行方向延伸的第一有源片和第二有源片，所述第二行单元包括沿所述行方向延伸的第三有源片和第四有源片；以及
将所述第一有源片至所述第四有源片中的每个与对应的第一背侧通孔区域至第四背侧通孔区域重叠，
其中
所述第一有源片至所述第四有源片和所述第一背侧通孔区域至所述第四背侧通孔区域中的每个在垂直于所述行方向的宽度方向上具有宽度，所述宽度具有宽度值，
所述第一有源片的所述宽度值大于所述第三有源片的所述宽度值，
所述第一背侧通孔区域的所述宽度值大于所述第三背侧通孔区域的所述宽度值，
从所述第一有源片到所述边界的距离的值小于与IC布局图相对应的制造过程的类金属定义区域的最小间隔规则，以及
由处理器执行使所述第一行单元与所述第二行单元邻接或使所述第一有源片至所述第四有源片与所述第一背侧通孔区域至所述第四背侧通孔区域重叠的至少一个。
2.根据权利要求1所述的方法，其中，
使所述第一行单元与所述第二行单元邻接包括：沿第一金属轨道对准所述边界和第一金属区域，以及
所述第一金属区域与所述第一有源片邻接或重叠。
3.根据权利要求1所述的方法，其中，所述第一有源片至所述第四有源片的所述宽度值中的每个在沿所述行方向的位置上是均匀的。
4.根据权利要求3所述的方法，其中，符合以下至少中的一个：
所述第一有源片的所述宽度值不同于所述第二有源片的所述宽度值，或者
所述第三有源片的所述宽度值不同于所述第四有源片的所述宽度值。
5.根据权利要求3所述的方法，还包括使第三行单元与所述第二行单元邻接，所述第三行单元包括第五有源片和第六有源片，其中
所述第五有源片的宽度值与所述第三有源片的宽度值相同，并且
所述第六有源片的宽度值与所述第四有源片的宽度值相同。
6.根据权利要求1所述的方法，其中，符合以下至少中的一个：
所述第一有源片的所述宽度值是所述第一有源片的所述宽度的多个宽度值中的一个宽度值，或者
所述第三有源片的所述宽度值是所述第三有源片的所述宽度的多个宽度值中的一个宽度值。
7.根据权利要求1所述的方法，其中，
所述第一有源片的所述宽度值是所述第一有源片的所述宽度的多个宽度值中的一个宽度值，并且
所述第二有源片的所述宽度值是所述第二有源片的所述宽度的多个宽度值中的一个宽度值。
8.根据权利要求7所述的方法，其中，在沿所述行方向的每个位置处，所述第一有源片的多个宽度值中的每个宽度值与所述第二有源片的多个宽度值中的每个宽度值相同。
9.一种集成电路(IC)布局生成系统，包括：
处理器；和
非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码被配置为与所述处理器一起使得所述系统：
将第一行单元和第二行单元之间的边界沿第一金属轨道对准，其中
所述第一行单元包括平行于所述第一金属轨道延伸并沿垂直于所述第一金属轨道的单元高度方向具有相应的第一片宽度和第二片宽度的第一有源片和第二有源片，
第二行单元包括平行于所述第一金属轨道延伸并沿所述单元高度方向具有相应的第三片宽度和第四片宽度的第三有源片和第四有源片，
从所述第二有源片到所述第一金属迹线的距离的值小于与所述IC布局图相对应的制造过程的类金属定义区域的最小间隔规则，以及
所述第一片宽度或所述第二片宽度中的至少一个具有大于所述第三片宽度或所述第四片宽度中的一个的值；
所述第一有源片至所述第四有源片与相应的第一背侧通孔区域至第四背侧通孔区域重叠，所述第一背侧通孔区域至所述第四背侧通孔区域沿所述单元高度方向的宽度与相应的所述第一片宽度至所述第四片宽度成比例；以及
根据所述第一行单元和所述第二行单元生成IC布局文件。
10.一种集成电路(IC)结构，包括：
第一纳米片结构至第四纳米片结构，在第一方向上延伸，并沿垂直于所述第一方向的第二方向具有相应的第一宽度至第四宽度；以及
第一通孔结构至第四通孔结构，电连接到相应的所述第一纳米片结构至所述第四纳米片结构，
其中
所述第二宽度的值大于所述第三宽度的值，
所述第二通孔结构沿所述第二方向的宽度的值大于所述第三通孔结构沿所述第二方向的宽度的值，
所述第二纳米片和所述第三纳米片位于所述第一纳米片和所述第四纳米片之间，
所述第二通孔结构和所述第三通孔结构被配置为将所述第二纳米片和所述第三纳米片电连接到背侧电源分布结构的第一部分，所述背侧电源分布结构被配置为承载电源电压或参考电压中的一个，以及
所述第一通孔结构和所述第四通孔结构被配置为将所述第一纳米片和所述第四纳米片电连接到被配置为所述承载电源电压或所述参考电压中的另一个的所述背侧电源分布结构的第二部分。
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