CN111129000A - Ic结构、操作ic制造系统的方法和ic布局图生成系统 - Google Patents

Ic结构、操作ic制造系统的方法和ic布局图生成系统 Download PDF

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Abstract

操作IC制造系统的方法包括：基于所述单元的时序关键路径，确定单元的n型有源区域还是单元的p型有源区域是第一有源区域，在单元的IC布局图中沿单元高度方向定位第一有源区域，第一有源区域具有在垂直于单元高度方向的方向上延伸的第一总数量的鳍。该方法还包括沿单元高度方向在单元中定位第二有源区域，第二有源区域是与第一有源区域的n型或p型相反的n型或p型，并且具有小于第一的总数量的鳍的第二总数量的鳍，并且在该方向上延伸，并且将所述单元的IC布局图存储在单元库中。本发明的实施例还涉及IC结构和IC布局图生成系统。

Description

IC结构、操作IC制造系统的方法和IC布局图生成系统
技术领域
本发明的实施例涉及IC结构、操作IC制造系统的方法和IC布局图生成系统。
背景技术
集成电路(IC)通常包括多个半导体器件，有时称为IC器件。表示IC器件的一种方法是使用称为布局图的平面图或IC布局图。IC布局图是分层的，并且包含根据IC器件的设计规范执行高级功能的模块。这些模块通常由单元的组合构建而成，这些单元可以包括标准单元和定制单元，每个单元代表一个或多个半导体结构。
单元被配置为提供常见的低级功能，通常由基于与有源区域(有时称为氧化物限定(OD)区域)相交的栅极区域的晶体管实施。单元的元件布置在单元边界内，并且通过互连结构与其它单元电连接。
发明内容
本发明的实施例提供了一种操作集成电路(IC)制造系统的方法，所述方法包括：基于所述单元的时序关键路径，确定单元的n型有源区域还是所述单元的p型有源区域是第一有源区域；在单元的IC布局图中沿单元高度方向定位所述第一有源区域，所述第一有源区域具有在垂直于所述单元高度方向的方向上延伸的第一总数量的鳍；沿所述单元高度方向在所述单元中定位第二有源区域，所述第二有源区域是与所述第一有源区域的n型或p型相反的n型或p型，并且包括小于第一总数量的鳍的第二总数量的鳍，并且在所述单元高度方向上延伸；以及将所述单元的IC布局图存储在单元库中。
本发明的另一实施例提供了一种集成电路(IC)布局图生成系统，包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码被配置为与所述处理器一起使所述集成电路布局图生成系统：将第一多个鳍轨道布置成包括对应于n型或p型的第一类型的第一总数量的鳍轨道的第一子集和包括对应于n型或p型的第二类型的第二总数量的鳍轨道的第二子集，其中所述第一多个鳍轨道在第一方向上延伸，并且第一总数量大于所述第二总数量；将在所述第一方向上延伸的第二多个鳍轨道布置成包括对应于第二类型的所述第一总数量的鳍轨道的第一子集和包括对应于第一类型的所述第二总数量的鳍轨道的第二子集；沿垂直于所述第一方向的第二方向使所述第一多个鳍轨道的第二子集与所述第二多个鳍轨道的第一子集邻接；以及基于所述第一多个鳍轨道和所述第二多个鳍轨道生成IC布局图。
本发明的又一实施例提供了一种集成电路(IC)结构，包括：n型或p型的第一类型的第一多个鳍；n型或p型的第二类型的第二多个鳍，所述第二多个鳍与所述第一多个鳍平行且相邻；第二类型的第三多个鳍，所述第三多个鳍与所述第二多个鳍平行且相邻；以及第一类型的第四多个鳍，所述第四多个鳍与所述第三多个鳍平行且相邻，其中所述第一多个鳍和所述第三多个鳍具有相同的第一数量的鳍，所述第二多个鳍和所述第四多个鳍具有相同的第二数量的鳍，并且所述第一数量大于所述第二数量。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的操作IC制造系统的方法的流程图。
图2示出了根据一些实施例的IC布局图。
图3示出了根据一些实施例的IC布局图。
图4是根据一些实施例的操作IC制造系统的方法的流程图。
图5示出了根据一些实施例的IC布局图。
图6示出了根据一些实施例的IC布局图。
图7示出了根据一些实施例的IC布局图。
图8示出了根据一些实施例的IC布局图。
图9是根据一些实施例的IC结构的图。
图10是根据一些实施例的制造IC结构的方法的流程图。
图11是根据一些实施例的IC布局图生成系统的框图。
图12是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。为了简化本发明，下面描述组件、值、操作、材料、布置等的特定实例。当然，这些仅仅是实例，而不旨在限制本发明。可以预期其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，方法，系统和结构对应于单元的IC布局图，该单元包括具有不同数量的鳍的鳍式场效应晶体管(FinFET)。对于给定的单元高度，与其中单元的每个FinFET包括相同数量的鳍的方法相比，包括具有比至少一个其它FinFET更大数量的鳍的至少一个FinFET提高了相关IC器件的驱动能力。在一些实施例中，IC布局图包括鳍轨道布置，其被配置为支持各种单元的放置，包括具有不同数量的鳍的FinFET的那些单元，从而与不包括被配置为使用具有不同数量的鳍的FinFET来支持单元放置的鳍轨道布置的方法相比，能够提高多个单元的驱动能力。
图1是根据一些实施例的操作IC制造系统的方法100的流程图。在一些实施例中，操作IC制造系统包括生成对应于IC结构(例如，下面参考图9讨论的IC结构900)的IC布局图(例如，下面参考图2和图3讨论的IC布局图200或300)，IC结构基于生成的IC布局图制造为IC器件的一部分。IC器件的非限制性实例包括存储电路、逻辑器件、处理器件、信号处理电路等。
在一些实施例中，方法100中的一些或全部由计算机的处理器执行。在一些实施例中，方法100的一些或全部由IC布局图生成系统1100的处理器1102执行，下面参考图11讨论。
方法100的一些或全部操作能够实施为在设计室(例如，下面参考图12讨论的设计室1220)中实施的设计程序的一部分。
在一些实施例中，方法100的操作以图1中示出的顺序实施。在一些实施例中，方法100的操作同时和/或以不同于图1中示出的顺序的顺序实施。在一些实施例中，在实施方法100的一个或多个操作之前、之间、之中和/或之后实施一个或多个操作。
图2和图3是在一些实施例中通过执行如下所述的方法100的一个或多个操作而生成的相应IC布局图200和300的非限制性实例的示出。为了说明的目的，简化了IC布局图200和300。在各个实施例中，IC布局图200和300中的一个或多个包括除图2和图3中所示出的那些之外的部件，例如，一个或多个晶体管元件、电源轨、隔离结构、阱、导电元件等。
图2和图3中的每一个还示出了X方向和垂直于X方向的Y方向。出于说明的目的，相对于页面示出为水平的X方向和示出为垂直的Y方向是非限制性实例。在各个实施例中，X和Y方向彼此垂直，并且具有不同于图2和图3所示的方向。
X方向包括图2和图3所示的正X方向和与正X方向相反的负X方向(未标记)。Y方向包括图2和图3所示的正Y方向和与正Y方向相反的负Y方向(未标记)。
在操作110，在一些实施例中，接收单元的IC布局图。在一些实施例中，接收单元的IC布局图被称为接收单元。在一些实施例中，接收单元的IC布局图是接收多个单元的一个或多个IC布局图的一部分。
在各个实施例中，接收单元的IC布局图包括接收标准单元、定制单元、工程变更(ECO)单元、逻辑门单元、存储单元或其它类型的单元或能够在IC布局图中限定的单元组合的IC布局图。在各个实施例中，逻辑门单元包括AND、OR、NAND、NOR、XOR、INV、AND-OR反相(AOI)、OR-AND反相(OAI)、MUX、触发器、BUFF、锁存器、延迟器或时钟器件。在各个实施例中，存储单元包括一个或多个静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻RAM(RRAM)、磁阻RAM(MRAM)或只读存储器(ROM)单元、或能够具有代表逻辑值的多个状态的另一器件。
接收单元的IC布局图包括接收包括一对有源区域的单元。有源区域，例如下面参考图2和3讨论的有源区域AR1或AR2，是包括在作为在半导体衬底中限定有源区的一部分的制造工艺中的IC布局图中的区域，在一些实施例中，也称为氧化物扩散或限定(OD)。
有源区域是具有n型或p型掺杂的半导体衬底的连续部分，其包括各种半导体结构，在一些实施例中包括FinFET的一个或多个鳍。在各个实施例中，有源区位于半导体衬底内的阱中，即n阱或p阱中，和/或通过例如，一个或多个浅沟槽隔离(STI)结构的一个或多个隔离结构与半导体衬底中的其它元件电隔离。
鳍是在第一方向上延伸的有源区域的凸起的细长部分，包括一个或多个元素半导体，例如，硅(Si)或锗(Ge)；化合物半导体，例如，硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(ISb)；或合金半导体，例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等。
在一些实施例中，有源区包括对应于用于限定有源区的有源区域内的一个或多个S/D区域的一个或多个源极/漏极(S/D)结构。S/D结构是在有源区内的半导体结构，与一个或多个鳍的部分相邻或包括一个或多个鳍的部分，并且被配置为具有与有源区的其它部分的掺杂类型相反的掺杂类型。在一些实施例中，S/D结构被配置为具有比有源区的其它部分更低的电阻率，例如，通过包括掺杂浓度大于整个有源区域中存在的一个或多个掺杂浓度的一个或多个部分。在各个实施例中，S/D结构包括半导体材料的外延区域，半导体材料例如Si、SiGe和/或SiC。
在一些实施例中，接收单元的IC布局图包括：接收IC布局图，该IC布局图包括栅极区域、类金属限定(MD)区域、导电区域或通孔区域中的一个或多个。
栅极区域(例如，图2和/或图3中示出的栅极区域GR0-GR3中的一个)是IC布局图中的包括在作为限定位于半导体衬底上面的栅极结构的一部分的制造工艺中的区域。在图2和图3所示的非限制性实例中，栅极区域GR0-GR3具有沿Y方向的取向。
如图3所示，在某些情况下，IC布局图中的栅极区域与有源区域相交的位置对应于相应的IC结构中的晶体管，例如，晶体管P1、P2、N1或N2中的一个，相应的IC结构包括位于相应的有源区上面的相应的栅极结构的部分、位于栅极结构之下并且由栅极结构部分围绕的有源区的部分，以及与栅极结构相邻的S/D结构。在其它情况下，栅极区域(例如，栅极区域GR0或GR3中的一个)在不对应于晶体管的位置处与有源区域相交，例如，有源区域AR1或AR2中的一个，并且在一些实施例中，将相应的栅极结构称为伪栅极结构。
栅极结构是包括基本上由一种或多种绝缘材料围绕的一个或多个导电段的容积体，该一个或多个导电段包括一种或多种导电材料，例如多晶硅、一种或多种金属和/或一种或多种其它合适的材料，一种或多种绝缘材料例如，二氧化硅和/或一种或多种其它合适的材料，一个或多个导电段由此被配置为控制提供给下面和相邻的介电层的电压。在各个实施例中，介电层包括二氧化硅和/或高k介电材料中的一种或多种，高k介电材料例如，k值高于3.8或7.0的介电材料。在一些实施例中，高k介电材料包括氧化铝、氧化铪、氧化镧或其它合适的材料。
MD区域，例如，图3中示出的MD区域MDR1-MDR5中的一个，是包括在作为限定半导体衬底内和/或上的MD段的一部分的制造工艺中的IC布局图中的导电区域。在图3所示的非限制性实例中，MD区域MDR1-MDR5具有沿Y方向的取向。
在一些实施例中，MD段包括至少一个金属层的部分，例如接触层，该至少一个金属层位于衬底上面并且接触衬底并且具有足够小的厚度以使得能够在MD段和上面的金属层(例如，金属零层)之间形成绝缘层。在各个实施例中，MD段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)中的一种或多种或其它适合在IC结构元件之间提供低电阻电连接的金属或材料，即，电阻水平低于对应于基于电阻影响电路性能的一个或多个公差水平的预定阈值。
在各个实施例中，MD段包括具有例如基于注入工艺的掺杂水平的半导体衬底和/或外延层的部分，该掺杂水平足以使该段具有低电阻水平。在各个实施例中，掺杂的MD段包括硅(Si)、硅锗(SiGe)、碳化硅(SiC)、硼(B)、磷(P)、砷(As)、镓(Ga)、上述金属中的一种或多种或其它适合提供低电阻水平的材料。在一些实施例中，MD段包括掺杂浓度为约1×1016每立方厘米(cm-3)或更高的掺杂剂。
在各个实施例中，一个或多个MD区域(例如，MD区域MDR1-MDR5中的一个或多个)与一个或多个有源区域(例如，有源区域AR1或AR2)中的一个或两个重叠，并且相应的一个或多个MD段包括位于相应的一个或多个有源区域内的至少部分。在各个实施例中，一个或多个MD段邻接或包括相应的一个或多个有源区中的一个或多个S/D结构中的一些或全部。
导电区域，例如图3所示的导电区域M0R或M1R中的一个，是包括在作为限定制造工艺的导电层的段的一部分的制造工艺中的IC布局图中的导电区域。
导电段，例如，多晶硅、金属零、金属一或金属二段，是相应的多晶硅或金属层的部分，金属层例如，金属零、金属一或金属二层，该金属层包括多晶硅、铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)中的一种或多种或其它适合于在IC结构元件之间提供低电阻电连接的金属或材料。
通孔区域，例如，图3所示的通孔区域VR1-VR5中的一个，是包括在作为限定通孔结构的一部分的制造工艺中的IC布局图中的区域，该通孔结构被配置为在制造工艺的两个或更多个层级和/或层中的导电段之间提供低电阻电连接。通孔结构包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)中的一种或多种或适合在IC结构层之间提供低电阻电连接的其它金属或材料。
接收单元的IC布局图包括接收对应于n型或p型掺杂中的不同掺杂的一对有源区域中的有源区域。在一些实施例中，接收有源区域包括接收被配置为限定在第一方向上延伸的一个或多个FinFET的相同数量的鳍的一对有源区域中的每一个。在各个实施例中，接收单元的IC布局图包括接收被配置为限定一个或多个FinFET的一个、两个或三个鳍的一对有源区域中的每一个。
在一些实施例中，接收被配置为限定相同数量的鳍的一对有源区域中的每一个包括接收在垂直于第一方向的单元高度方向上具有相同高度的一对有源区域中的每一个。在一些实施例中，接收具有相同高度的一对有源区域中的每一个包括接收以下参考图2和图3讨论的具有高度AH2的一对有源区域中的每一个。
在一些实施例中，接收单元的IC布局图包括从单元库(即，数据库或电子文件集合)接收单元的IC布局图，该数据库或电子文件集合被配置为存储并且提供对各个单元的多个IC布局图的访问。在一些实施例中，接收单元的IC布局图包括从IC布局生成系统1100的单元库1120接收单元的IC布局图，下面参考图11讨论。
在一些实施例中，接收单元的IC布局图包括接收一个或多个电子文件，该电子文件包含可由作为IC制造流程的一部分的IC制造系统使用的数据，例如，下面参考图12讨论的IC制造系统1200。
在操作120，在一些实施例中，将单元的n型或p型有源区域确定为第一有源区域，以下关于操作130讨论。根据单元的时序关键路径来确定n型有源区域还是p型有源区域是第一有源区域。在一些实施例中，如果时序关键路径包括对时序相关的单元性能有较大影响的一个或多个n型晶体管，则将n型有源区域确定为第一有源区域，或者如果时序关键路径包括对时序相关的单元性能有较大影响的一个或多个p型晶体管，则将p型有源区域确定为第一有源区域。对时序相关的单元性能的影响的重要性取决于一个或多个预定标准，例如，上升时间、下降时间、开关速度、电路带宽等。
在各个实施例中，通过接收用户输入和/或通过基于对应于单元的IC布局图的布局设计执行一个或多个算法(例如，一个或多个仿真电路)，来实施确定n型还是p型有源区域是第一有源区域。
在各个实施例中，基于一个或多个制造方案参数、一个或多个电路性能规范和/或一个或多个电路配置标准(例如，并联或串联晶体管布置)来确定n型还是p型有源区域是第一有源区域。
在操作130，第一有源区域定位为沿着IC布局图中的单元高度方向，第一有源区域是n型或p型中的一个，并且包括第一总数量的鳍。在一些实施例中，结合在IC布局图中定位第二有源区域来实施在IC布局图中定位第一有源区域，如以下关于操作140所讨论的。
在一些实施例中，在IC布局图中定位第一有源区域包括在操作110中接收的单元的IC布局图中定位第一有源区域。在一些实施例中，在IC布局图中定位第一有源区域包括创建单元的新的IC布局图，以及在单元的新创建的IC布局图中定位新创建的第一有源区域。
在一些实施例中，在IC布局图中定位第一有源区域包括定位通过实施操作120确定的第一有源区域。在一些实施例中，在IC布局图中定位第一有源区域包括例如基于用户输入来定位被指定为第一有源区域的有源区域。
包括第一总数量的鳍的第一有源区域包括具有预定总数量的鳍的第一有源区域。包含在给定有源区域中的鳍的预定总数量基于各种制造设计标准，例如，IC部件尺寸和电路性能规范的组合。在各个实施例中，包括在第一有源区域中的鳍的预定总数量等于两个、三个或四个鳍。
定位第一有源区域包括在单元高度方向上定位具有第一高度的第一有源区域。在一些实施例中，定位具有第一高度的第一有源区域包括对应于鳍的第一总数量的第一高度。
在一些实施例中，定位具有第一高度的第一有源区域包括沿单元高度方向增加在操作110中接收的IC布局图的有源区域的高度。在一些实施例中，定位具有第一高度的第一有源区域包括在单元高度方向上在单元的新创建的IC布局图中限定新创建的第一有源区域的第一高度。
在一些实施例中，定位第一有源区域包括沿单元高度方向距离第一单元边界段第一距离定位第一有源区域。在一些实施例中，距离第一单元边界段第一距离定位第一有源区域包括第一距离大于或等于第一最小间隔规则。在一些实施例中，第一最小间隔规则限定了给定制造方案中的有源区域和单元边界之间的最小间隔距离。下面参考操作140进一步讨论距离第一单元边界段第一距离定位第一有源区域。
图2示出了单元200C的IC布局图200，IC布局图200包括边界BR、Y方向上的单元高度CH、包括在X方向上延伸的鳍F1-F3的有源区域AR1、包括在X方向上延伸的鳍F4和F5的有源区域AR2以及在Y方向上延伸并且与有源区域AR1和AR2中的每一个相交的栅极区域GR1和GR2，从而至少部分地限定了单元200C的一个或多个晶体管(未标记)。在各个实施例中，有源区域AR1是p型有源区域，并且有源区域AR2是n型有源区域，或者有源区域AR1是n型有源区域，并且有源区域AR2是p型有源区域。在各个实施例中，单元200C具有例如逻辑门的配置，除了图2中出于说明目的未示出的那些部件之外，其还包括一个或多个部件，例如MD、通孔和/或导电区域。
在一些实施例中，在IC布局图中定位第一有源区域包括定位有源区域AR1，有源区域AR1包括三个鳍F1-F3并且在Y方向上具有高度AH1、沿Y方向距离单元200C的边界BR的边界段B1距离D1，如下文关于操作140进一步讨论的。
图3示出了单元300C的IC布局图300，IC布局图300包括边界BR、包括鳍F1-F3(图3中未示出)的p型有源区域AR1、包括鳍F4和F5(图3中未示出)的n型有源区域AR2、与有源区域AR1和AR2相交的栅极区域GR0-GR3、MD区域MDR1-MDR5、通孔区域VR1-VR5以及导电区域M0R和M1R。
P型晶体管P1包括栅极区域GR1、有源区域AR1的与栅极区域GR1重叠的部分，以及与栅极区域GR1相邻的有源区域AR1的S/D区域(未标记)；p型晶体管P2包括栅极区域GR2、有源区域AR1的与栅极区域GR2重叠的部分，以及与栅极区域GR2相邻的有源区域AR1的S/D区域(未标记)；n型晶体管N1包括栅极区域GR1、有源区域AR2的与栅极区域GR1重叠的部分，以及与栅极区域GR1相邻的有源区域AR2的S/D区域(未标记)；并且n型晶体管N2包括栅极区域GR2、有源区域AR2的与栅极区域GR2重叠的部分，以及与栅极区域GR2相邻的有源区域AR2的S/D区域(未标记)。
栅极区域GR1与有源区域AR1的对应于晶体管P1的部分、有源区域AR2的对应于晶体管N1的部分以及通孔区域VR2重叠，从而部分地限定了被配置为通过由通孔区域VR2限定的通孔电连接的输入节点(未另外示出)。栅极区域GR2与有源区域AR1的对应于晶体管P2的部分，有源区域AR2的对应于晶体管N2的部分以及通孔区域VR3重叠，从而部分地限定了被配置为通过由通孔区域VR3限定的通孔电连接的输入节点(未另外示出)。
MD区域MDR1和位于栅极区域GR0和GR1之间并且对应于晶体管P1的有源区域AR1的S/D区域重叠，从而部分地限定了在晶体管P1和电源电压源(未示出)之间的导电路径(未另外示出)。在栅极区域GR1和GR2之间的有源区域AR1的S/D区域由晶体管P1和P2共享，从而限定了在晶体管P1和P2之间的串联连接。
位于栅极区域GR2和GR3之间并且对应于晶体管P2的有源区域AR1的S/D区域与MD区域MDR2、通孔区域VR1和导电区域M1R重叠。导电区域M1R还与通孔区域VR5和导电区域M0R重叠，导电区域M0R与通孔区域VR4、MD区域MDR4以及由晶体管N1和N2共享的栅极区域GR1和GR2之间的有源区域AR2的S/D区域重叠。MD区域MDR2和MDR4、通孔区域VR2、VR4和VR5以及导电区域M0R和M1R由此部分地限定包括晶体管P2、N1和N2，并且被配置为通过由导电区域M1R限定的金属段电连接的输出节点(未另外示出)。
MD区域MDR3与有源区域AR2的位于栅极区域GR0和GR1之间并且对应于晶体管N1的S/D区域重叠，从而部分地限定了晶体管N1和电源电压或接地参考(未示出)之间的导电路径(未另外示出)。MD区域MDR5与有源区域AR2的位于栅极区域GR2和GR3之间并且对应于晶体管N2的S/D区域重叠，从而部分地限定了晶体管N2和电源参考电压之间的导电路径(未另外示出)。
通过图3所示和上面讨论的配置，单元300C的IC布局图300对应于NOR门，该NOR门包括被布置为第一输入的晶体管P1和N1的栅极、布置为第二输入的晶体管P2和N2的栅极、串联连接在电源电压和输出节点之间的晶体管P1和P2，并且并联连接在输出节点和电源参考电压之间的晶体管N1和N2。
在一些实施例中，在IC布局图中定位第一有源区域包括在单元300C中定位具有高度AH1的有源区域AR1，如下面关于操作140进一步讨论的。
在操作140，在IC布局图中沿单元高度方向定位第二有源区域，第二有源区域是n型或p型中的另一个，并且包括小于第一总数量的鳍的第二总数量的鳍。在一些实施例中，结合如上面关于操作130所讨论的在IC布局图中定位第一有源区域来实施在IC布局图中定位第二有源区域。
在一些实施例中，在IC布局图中定位第二有源区域包括在操作110中接收的单元的IC布局图中定位第二有源区域。在一些实施例中，在IC布局图中定位第二有源区域包括在操作130中新创建的单元的IC布局图中定位新创建的第二有源区域。
在一些实施例中，在IC布局图中定位第二有源区域包括定位与通过实施操作120确定第一有源区域一起确定的第二有源区域。在一些实施例中，在IC布局图中定位第二有源区域包括例如基于用户输入来定位被指定为第二有源区域的有源区域。
包括第二总数量的鳍的第二有源区域包括具有预定总数量的鳍的第二有源区域。包括在第二有源区域中的鳍的预定总数量小于包括在第一有源区域中的鳍的预定总数量。在一些实施例中，在第一有源区域和第二有源区域中的鳍的预定数量之间的差等于一。在各个实施例中，包括在第二有源区域中的鳍的预定总数量等于一个、两个或三个鳍。
定位第二有源区域包括在单元高度方向上定位具有第二高度的第二有源区域，该第二高度小于第一有源区域的第一高度。在一些实施例中，定位具有第二高度的第二有源区域包括对应于鳍的第二总数量的第二高度。
在一些实施例中，定位具有第二高度的第二有源区域包括维持在操作110中接收的IC布局图的有源区域的高度。在一些实施例中，定位具有第二高度的第二有源区域包括在操作130中新创建的单元的IC布局图中限定新创建的第二有源区域的单元高度方向上的第二高度。
在一些实施例中，定位第二有源区域包括沿单元高度方向距离与第一单元边界段相对的第二单元边界段第二距离定位第二有源区域。在一些实施例中，距离第二单元边界段的第二距离定位第二有源区域包括第二距离大于或等于第一最小间隔规则。在一些实施例中，距离第二单元边界段第二距离定位第二有源区域包括第二距离等于上面关于操作130所讨论的第一有源区域和第一单元边界段之间的第一距离。
在一些实施例中，如在操作130中所讨论的那样定位第一有源区域或定位第二有源区域中的一个或两个包括沿单元高度方向将第一有源区域和第二有源区域分隔开第三距离。在一些实施例中，将第一有源区域和第二有源区域分隔开第三距离包括第三距离大于或等于第二最小间隔规则。在一些实施例中，第二最小间隔规则限定了给定制造方案中相邻有源区域之间的最小分隔距离。
在一些实施例中，具有相应第一和第二高度的第一和第二有源区域的组合，距离第一单元格边界段第一距离定位第一有源区域，距离第二单元边界段第二距离定位第二有源区域，并且将第一有源区域和第二有源区域分隔开第三距离包括第一高度和第二高度以及第一至第三距离的总和等于单元的高度。
在一些实施例中，在IC布局图中定位第二有源区域包括定位有源区域AR2，该有源区域AR2在Y方向上对应于两个鳍F4和F5的高度AH2、沿Y方向距离图2所示的单元200C的IC布局图200的边界BR的边界段B2距离D1。在一些实施例中，定位第一有源区域或第二有源区域中的一个或两个包括：沿Y方向定位以距离D2分隔开的有源区域AR1或AR2中的一个或两个，从而使得高度AH1和AH2以及距离D1(2x)和D2的总和等于单元高度CH，如图2所示。
在一些实施例中，距离D1和/或第一最小间隔规则具有从10纳米(nm)至50nm的范围内的一个或多个值。在一些实施例中，距离D1和/或第一最小间隔规则具有从25nm至40nm的范围内的一个或多个值。
在一些实施例中，距离D2和/或第二最小间隔规则具有从20nm至120nm的范围内的一个或多个值。在一些实施例中，距离D2和/或第二最小间隔规则具有从50nm至100nm的范围内的一个或多个值。
在一些实施例中，高度AH1具有从30nm至100nm的范围内的值。在一些实施例中，高度AH1具有从45nm至85nm的范围内的值。
在一些实施例中，高度AH2具有从20nm至65nm的范围内的值。在一些实施例中，高度AH2具有从35nm至50nm的范围内的值。
在一些实施例中，高度CH具有从100nm至400nm的范围内的值。在一些实施例中，高度CH具有从200nm至300nm的范围内的值。
在图2所示的实施例中，距离D1等于第一最小间隔规则，距离D2大于或等于第二最小间隔规则，并且高度AH1大于高度AH2一个高度差DAH。在一些实施例中，高度差DAH具有从5nm至50nm的范围内的值。在一些实施例中，高度差DAH具有从10nm至35nm的范围内的值。
如果有源区域AR1和AR2中的每一个具有对应于两个鳍的高度AH2，则高度差DAH由此表示距离D2与较大距离D2+DAH之间的差，该较大距离D2+DAH将分隔开有源区域AR1和AR2。
相反地，如果每个有源区域AR1和AR2具有对应于三个鳍的高度AH1，则高度差DAH将表示距离D2和较短距离D2-DAH之间的差，较短距离D2-DAH将分隔开有源区域AR1和AR2。在图2所示的实施例中，较短距离D2-DAH小于第二最小间隔规则，从而使得在不违反第一或第二最小间隔规则和/或增加单元高度CH的情况下，不可能将具有高度AH1的有源区域AR1和AR2的每个定位在单元200C中。
在图2所示的实施例中，第一和第二最小间距规则、高度AH1和AH2、单元高度CH以及距离D1和D2由此相关，从而使得对于给定的单元高度CH，五个鳍的总数量(有源区域AR1中的鳍F1-F3加上有源区域AR2中的鳍F4和F5)是在操作130和140中能够包括在定位在单元200C的IC布局图200中的区域AR1和AR2中的鳍的最大总数量。
在各个实施例中，类似地，除单元200C以外的单元也基于最小间隔规则，并且包括被配置为使得对于给定的单元高度，在操作130和140中能够包括在定位在单元的IC布局图中的第一和第二有源区域的鳍的最大总数量为三个、五个或七个的高度和距离。
在一些实施例中，在IC布局图中定位第二有源区域包括在图3所示的单元300C的IC布局图300中定位具有高度AH2的有源区域AR2。在单元300C的IC布局图300中定位具有高度AH2的有源区域AR2对应于包括总共两个鳍的n型晶体管N1和N2中的每一个，并且在操作130中的单元300C的IC布局图300中定位具有高度AH1的有源区域AR1对应于包括总共三个鳍的p型晶体管P1和P2中的每一个。
在图3所示的实施例中，p型晶体管P1和P2是对应于单元300C的IC布局图300的NOR门的时序关键路径的部分。因此，与NOR门的包括较少鳍的p型晶体管方法相比，晶体管P1和P2能够具有增加的驱动电流。在一些实施例中，通过在晶体管P1和P2中包括三个鳍，与其中类似布置的p型晶体管包括两个鳍的方法相比，对应于单元300C的IC布局图300的NOR门具有10-12％的开关速率增加。
在各个实施例中，以其它方式配置除单元300C以外的对应于NOR门的单元的IC布局图，例如单元对应于其它NOR门布置或NAND、OAI、AOI或其它逻辑门的单元，从而使得与一个或多个晶体管具有相对较少的鳍的方法相比，时序关键路径中的一个或多个晶体管能够具有增加的驱动电流。
在操作150，在一些实施例中，第三和第四有源区域沿单元高度方向定位在单元中。定位第三有源区域包括定位与第二有源区域相同类型的第三有源区域，并且包括与第一有源区域中的鳍的总数量相同的鳍的总数量。定位第四有源区域包括定位与第一有源区域相同类型的第四有源区域，并且包括与第二有源区域中的鳍的总数量相同的鳍的总数量。定位第三有源区域和第四有源区域包括在第二有源区域和第四有源区域之间定位第三有源区域。
因为第一和第四有源区域是同一类型，第二有源区域和第三有源区域是同一类型，第一有源区域和第三有源区域包括相同总数量的鳍，并且第二有源区域和第四有源区域包括相同总数量的鳍，在一些实施例中，定位第三和第四有源区域使得单元的IC布局图具有每种类型的相同总数量的鳍。在各个实施例中，定位第三和第四有源区域使得单元的IC布局图具有每种类型的鳍的总数量等于三、五或七。
在一些实施例中，能够将如上所述定位的包括第三和第四有源区域的单元的IC布局图定位在包括对应于第一至第四有源区域的鳍轨道的IC布局图中，例如，下面参考方法400以及图4和图7讨论的IC布局图700。
在操作160，在一些实施例中，生成IC布局图并且将其存储在存储器件中。生成IC布局图由处理器实施，例如下面参考图11讨论的IC布局图生成系统1100的处理器1102。在一些实施例中，生成IC布局图包括生成以下参考图12讨论的IC设计布局图1222中的一些或全部。
在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中，和/或包括通过网络存储IC布局图。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在IC布局图生成系统1100的单元库1120中或通过网络1114存储，下面参考图11进行讨论。
在各个实施例中，生成和存储IC布局图包括生成和存储以上参考图2和图3讨论的IC布局图200或300中的一个或多个，或下面参考图4至图8讨论的IC布局图500-800。
在操作170，在一些实施例中，基于IC布局图制造一个或多个半导体掩模或半导体IC的层中的至少一个组件中的至少一个。下面参考IC制造系统1200和图12讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在各个实施例中，基于以上参考图2和图3讨论的IC布局图200或300或以下参考图4至图8讨论的IC布局图500-800中的一个或多个，制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在一些实施例中，制造一个或多个半导体掩模或半导体IC的层中的至少一个组件是制造下面参考图10讨论的IC结构的方法1000的一部分。
在操作180，在一些实施例中，基于IC布局图实施一个或多个制造操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施一个或多个光刻曝光。下面参考图12讨论基于IC布局图实施一个或多个制造操作，例如一个或多个光刻曝光。
在各个实施例中，基于一个或多个以上参考图2和图3所讨论的IC布局图200或300或以下参考图4至图8所讨论的IC布局图500-800，实施一个或多个制造操作。
在一些实施例中，实施一个或多个制造操作是制造下面参考图10讨论的IC结构的方法1000的一部分。
通过执行方法100的一些或全部操作，生成IC布局图，例如IC布局图200或300一个，其中，单元包括至少一个FinFET，该至少一个FinFET具有比单元中的至少一个其它FinFET更多数量的鳍。对于给定的单元高度，与单元的每个FinFET包括相同数量的鳍的方法相比，不同数量的鳍可以提高相关IC器件的驱动能力。此外，与单元的每个FinFET包括相同数量的鳍的方法相比，在不增加单元面积的情况下实现了鳍的总数量以及由此的驱动能力的相对增加。
图4是根据一些实施例的操作IC制造系统的方法400的流程图。在一些实施例中，操作IC制造系统包括生成对应于IC结构(例如，下面参考图9讨论的IC结构900)的IC布局图(例如，下面参考图5至图8讨论的IC布局图500-800)，该IC结构基于作为IC器件的一部分的生成的IC布局图制造。
在一些实施例中，方法400的一些或全部由计算机的处理器执行。在一些实施例中，方法400中的一些或全部由IC布局图生成系统1100的处理器1102执行，下面参考图11讨论。
方法400的一些或全部操作能够作为在设计室(例如，下面参考图12讨论的设计室1220)中实施的设计程序的一部分来实施。
在一些实施例中，方法400的操作以图4中示出的顺序实施。在一些实施例中，方法400的操作同时和/或以不同于图4中示出的顺序的顺序实施。在一些实施例中，在实施方法400的一个或多个操作之前、之间、之中和/或之后实施一个或多个操作。
图5至图8是在一些实施例中通过执行如下所述的方法400的一个或多个操作而生成的相应IC布局图500-800的非限制性实例的示出。为了清楚起见，简化了IC布局图500-800。在各个实施例中，IC布局图500-800中的一个或多个包括除图5至图8中所示出的那些之外的部件，例如，一个或多个晶体管元件、电源轨、隔离结构、阱、导电元件等。图5至图8中的每一个还示出了以上参考图2和图3讨论的X和Y方向。
在操作410，将第一多个鳍轨道布置成具有对应于第一类型的第一数量的鳍轨道的第一子集，以及具有对应于第二类型的第二数量的鳍轨道的第二子集，第一数量大于第二数量。
布置第一多个鳍轨道包括布置在IC布局图中沿第一方向延伸的第一多个鳍轨道。鳍轨道是IC布局图中的线，其至少部分地限定了FinFET鳍的潜在位置，并且对应于可用于限定如以上参考方法100和图1至图3所讨论的的p型或n型有源区的有源区域。
在各个实施例中，布置第一多个鳍轨道包括第一子集具有对应于第一类型为p型鳍的鳍轨道，并且第二子集具有对应于第二类型为n型鳍的鳍轨道，或者包括具有对应于第一类型为n型鳍的鳍轨道的第一子集，以及对应于第二类型为p型鳍的鳍轨道的第二子集。
在一些实施例中，布置第一多个鳍轨道包括鳍轨道的第一数量比鳍轨道的第二数量大一个。在各个实施例中，布置第一多个鳍轨道包括具有两个、三个或四个鳍轨道的第一子集。在各个实施例中，布置第一多个鳍轨道包括具有一个、两个或三个鳍轨道的第二子集。
在一些实施例中，布置第一多个鳍轨道包括布置对应于IC布局图中的第一行单元的第一多个鳍轨道。
在一些实施例中，布置第一多个鳍轨道包括布置在图5中示出的IC布局图500和/或图7中示出的IC布局图700中沿X方向延伸的鳍轨道FT1-FT5。布置鳍轨道FT1-FT5包括将鳍轨道FT1-FT5布置成对应于子集S11和子集S12的第一子集和第二子集，该子集S11具有等于三个鳍轨道FT1-FT3的第一数量并且子集S12具有等于两个鳍轨道FT4和FT5的第二数量。在各个实施例中，子集S11对应于第一类型为p型鳍，并且子集S12对应于第二类型为n型鳍，或者子集S11对应于第一类型为n型鳍，并且子集S12对应于第二类型为p型鳍。布置鳍轨道FT1-FT5包括布置对应于具有以上参考图1至图3讨论的单元高度CH的行R1的鳍轨道FT1-FT5。
在操作420，在第一方向上延伸的第二多个鳍轨道被布置成具有对应于第二类型的第一数量的鳍轨道的第一子集和具有对应于第一类型的第二数量的鳍轨道的第二子集。布置第二多个鳍轨道包括在IC布局图中布置第二多个鳍轨道。
在一些实施例中，布置第二多个鳍轨道包括布置对应于IC布局图中的第二行单元的第二多个鳍轨道。
在一些实施例中，布置第二多个鳍轨道包括布置在图5中示出的IC布局图500和/或图7中示出的IC布局图700中沿X方向延伸的鳍轨道FT6-FT10。布置鳍轨道FT6-FT10包括将鳍轨道FT6-FT10布置成对应于子集S21和S22的第一子集和第二子集，该子集S21具有等于三个鳍轨道FT6-FT8的第一数量，并且子集S22具有等于两个鳍轨道FT9和FT10的第二数量。子集S21对应于子集S12的第二类型鳍，并且子集S22对应于子集S11的第一类型鳍。布置鳍轨道FT6-FT10包括布置对应于具有单元高度CH的行R2的鳍轨道FT6-FT10。
在操作430，第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接。使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括沿垂直于第一方向的第二方向将第一多个鳍轨道的第二子集的鳍轨道与第二多个鳍轨道的第一子集的鳍轨道相邻定位。在一些实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括使第一行与第二行邻接。
使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括IC布局图中的第一和第二多个鳍轨道之间的不包含鳍轨道的区。在各个实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括IC布局图中的第一和第二多个鳍轨道之间的包括除鳍轨道之外的一个或多个部件的区，例如，对应于电源轨的导电区域或MD区域。
在一些实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括如图5和图7所示，通过将鳍轨道FT5沿Y方向与鳍轨道FT6相邻定位，将子集S12与子集S21邻接，并且将行R1与行R2邻接。
在一些实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括沿第二方向将第二多个鳍轨道的第二子集与另外的多个鳍轨道的第一子集邻接，另外的多个鳍轨道具有与第一多个鳍轨道相同的配置。
在一些实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括沿第二方向，使另外的多个鳍轨道的第二子集与第一多个鳍轨道的第一子集邻接，另外的多个鳍轨道具有与第二多个鳍轨道相同的配置。
在一些实施例中，使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接包括沿第二方向使第一和第二多个鳍轨道与一个或多个另外的第一和第二多个鳍轨道邻接，从而将第一和第二多个鳍轨道布置在重复的第一和第二鳍轨道的图案内。
在操作440，在一些实施例中，第三多个鳍轨道沿第一方向与第一多个鳍轨道或第二多个鳍轨道中的一个对准。对准第三多个鳍轨道包括对准具有第一子集的第三多个鳍轨道，该第一子集具有第二数量的鳍轨道，并且与第一或第二多个鳍轨道中的一个的第一子集具有相同的类型，并且第二子集具有第二数量的鳍轨道，并且与第一或第二多个鳍轨道中的一个的第二子集具有相同的类型。
对准第三多个鳍轨道包括：使第三多个鳍轨道的第一子集的每个鳍轨道与第一或第二多个鳍轨道中的一个的第一子集的相应鳍轨道沿第一方向对准，并且使多个第三鳍轨道的第二子集的每个鳍轨道与第一或第二多个鳍轨道中的一个的第二子集的相应鳍轨道沿第一方向对准。
因为第三多个鳍轨道的第一子集的鳍轨道的第二数量小于第一或第二多个鳍轨道中的一个的第一子集的鳍轨道的第一数量，第一或第二多个鳍轨道中的一个的第一子集的至少一个鳍轨道与第三多个鳍轨道的第一子集的鳍轨道不沿第一方向对准。对准第三多个鳍轨道的第一子集由此包括在第三多个鳍轨道的第一子集与第一或第二多个鳍轨道中的一个之间生成鳍轨道不连续性。
在鳍轨道的第一数量比鳍轨道的第二数量大一个的实施例中，生成鳍轨道不连续性包括基于第一或第二多个鳍轨道中的一个的第一子集的单个鳍轨道与第三多个鳍轨道的第一子集的鳍轨道不沿第一方向对准，来生成鳍轨道不连续性。在一些实施例中，生成鳍轨道不连续包括基于第一或第二多个鳍轨道中的一个的第一子集的多于一个鳍轨道与第三多个鳍轨道的第一子集的鳍轨道不沿第一方向对准，来生成鳍轨道不连续性。
在一些实施例中，对准第三多个鳍轨道包括将第三多个鳍轨道与第一或第二多个鳍轨道中的一个分隔开间隙。将第三多个鳍轨道与第一或第二多个鳍轨道中的一个分隔开间隙对应于第一或第二多个鳍轨道中的一个和第三多个鳍轨道的第一子集之间的鳍轨道不连续性。在一些实施例中，将第三多个鳍轨道与第一多个或第二多个鳍轨道中的一个分隔开间隙是符合基于鳍轨道不连续性的一个或多个制造方案规则的一部分。
在一些实施例中，间隙具有从20nm至150nm的范围内的值。在一些实施例中，间隙具有从50nm至100nm的范围内的值。
在一些实施例中，对准第三多个鳍轨道包括在图5所示的IC布局图500和/或图7所示的IC布局图700中沿X方向将鳍轨道FT11-FT14与鳍轨道FT1-FT5对准。对准鳍轨道FT11-FT14包括对准鳍轨道FT11-FT14，鳍轨道FT11-FT14具有对应于子集S31和子集S32的第一和第二子集，该子集S31具有与子集S11相同类型的第二数量的两个鳍轨道FT11和FT12，并且子集S32具有与子集S12相同类型的第二数量的两个鳍轨道FT13和FT14。
将子集S31与子集S11对准包括沿X方向将鳍轨道FT11与鳍轨道FT1对准，以及沿X方向将鳍轨道FT12与鳍轨道FT2对准。将子集S32与子集S12对准包括沿X方向将鳍轨道FT13与鳍轨道FT4对准，以及沿X方向将鳍轨道FT13与鳍轨道FT5对准。因为子集S11的三个鳍轨道的第一数量大于子集S31的两个鳍轨道的第一数量，所以鳍轨道FT3不沿X方向与子集S31的鳍轨道对准，并且将鳍轨道FT11-FT14与鳍轨道FT1-FT5对准将在子集S11和S31之间以间隙G1生成鳍轨道不连续性。
在图5和图7中示出的非限制性实例中，不与子集S31的鳍轨道对准的鳍轨道FT3对应于沿X方向与在子集S31和S32之间的间隔对准的鳍轨道FT3。在各个实施例中，第一或第二多个鳍轨道中的一个的第一子集不沿第一方向与第三多个鳍轨道的第一子集的鳍轨道对准(例如，鳍轨道FT3不沿X方向与子集S31的鳍轨道对准)的给定鳍轨道对应于沿第一方向与第三多个鳍轨道的第一和第二子集之间的间隔以外的间隔(即，第三多个鳍轨道的第一子集的相邻鳍轨道之间的间隔或第三多个鳍轨道的第一和第二子集所占据的间隔之外的间隔)对准的给定鳍轨道。
在一些实施例中，将第三多个鳍轨道与第一多个鳍轨道或第二多个鳍轨道中的一个沿第一方向对准包括沿第一方向将第三多个鳍轨道与第一多个鳍轨道对准，并且沿第一方向将第四多个鳍轨道与第二多个鳍轨道对准，第三和第四多个鳍轨道中的每一个具有与上述相同的配置。
在一些实施例中，第一和第二多个鳍轨道被布置在重复的多个第一和第二鳍轨道的图案内，第三多个鳍轨道是如上所述配置的多个第三多个鳍轨道一个，并且对准第三多个鳍轨道包括将多个第三多个鳍轨道中的每个沿第一方向与各个多个第一鳍轨道和第二鳍轨道对准。
在操作450，在一些实施例中，基于单元类型将单元与第一多个鳍轨道、第二多个鳍轨道或第三多个鳍轨道的一个对准。将单元与第一、第二或第三多个鳍轨道的一个对准包括将单元的鳍配置沿第一方向与第一、第二或第三多个鳍轨道中的一个的鳍轨道布置对准。
在一些实施例中，单元包括不包含鳍的鳍配置，并且使单元与第一、第二或第三多个鳍轨道的一个对准包括将单元对准在第三多个鳍轨道和第一或第二多个鳍轨道中的一个之间的间隙中。
在一些实施例中，基于单元类型将单元与第一多个鳍轨道、第二多个鳍轨道或第三多个鳍轨道的一个对准包括将单元放置在包括第一、第二和/或第三多个鳍轨道的IC布局图中。在一些实施例中，将单元放置在IC布局图中是如下所述的自动布局布线(APR)方法的一部分。
在一些实施例中，使单元与第一、第二或第三多个鳍轨道的一个对准包括接收单元的IC布局图。在一些实施例中，如上面参考方法100和图1所讨论的，接收单元的IC布局图包括从单元库接收单元的IC布局图。
在一些实施例中，使单元与第一、第二或第三多个鳍轨道一个对准包括接收IC布局图200或300中的一个或多个，以及使单元200C或300C中的一个或多个(每个均在以上参考图1至图3讨论)对准。在一些实施例中，使单元与第一、第二或第三多个鳍轨道的一个对准包括生成一个或多个单元，例如，单元200C或300C中的一个或多个。
在一些实施例中，使单元与第一、第二或第三多个鳍轨道的一个对准包括使图6所示的IC布局图600的单元600A-600D中的一个或多个对准。在图6所示的实施例中，IC布局图600包括单元600A-600D的每个。在各个实施例中，IC布局图600还包括除了单元600A-600D之外的单元600A-600D的子集和/或一个或多个单元(未示出)。
如图6所示，单元600A-600D中的每一个具有以上参考图2和图5讨论的单元高度CH。单元600A不包括鳍配置，并且因此具有等于零的鳍的总数量。单元600B具有包括两个p型鳍FP1和FP2的第一子集和两个n型鳍FN1和FN2的第二子集的鳍配置。单元600C具有鳍配置，该鳍配置包括三个p型鳍FP1-FP3的第一子集和两个n型鳍FN1和FN2的第二子集。单元600D具有包括两个p型鳍FP1和FP2的第一子集和三个n型鳍FN1-FN3的第二子集的鳍配置。
在一些实施例中，在图7中示出的IC布局图700中，将单元与第一、第二或第三多个鳍轨道的一个对准包括将单元600A-600D与对应于以上参考图5讨论的行R1和R2的多个鳍轨道FT1-FT5、FT6-FT10和FT11-FT14对准。在图7所示的实施例中，子集S11、S22和S31中的每个对应于p型，并且子集S12、S21和S32中的每个对应于n型。
在图7所示的实施例中，对准单元600A基于具有零鳍的单元600A，并且包括将单元600A放置在鳍轨道FT1-FT5和鳍轨道FT11-FT14之间的间隙G1中，从而将单元600A放置在行R1中。对准单元600B包括将p型鳍FP1和FP2与相应的p型鳍轨道FT11和FT12对准，以及将n型鳍FN1和FN2与相应的n型鳍轨道FT13和FT14对准，从而将单元600B放置在行R1中。对准单元600C包括将p型鳍FP1-FP3与相应的p型鳍轨道FT1-FT3对准，以及将n型鳍FN1和FN2与相应的n型鳍轨道FT4和FT5对准，从而将单元600C放置在行R1中。
基于单元600D的配置，对准单元600D包括相对于Y方向反转单元600D，从而将n型鳍FN3-FN1与相应的鳍轨道FT6-FT8对准，并且使p型鳍FP2和FP1与相应的p型鳍轨道FT9和FT10对准，从而将单元600D放置在行R2中。
在图7所示的实施例中，将单元与第一、第二或第三多个鳍轨道中的一个对准进一步包括将单元710与对应于第一和第二多个鳍轨道的鳍轨道FT1-FT10对准。单元710具有包括等于单元高度CH的两倍的高度(未标记)、三个p型鳍FP1-FP3的第一子集、n型鳍FN1和FN2的第二子集、三个n型鳍FN3-FN5的第三子集，以及两个p型鳍FP4和FP5的第四子集的配置。
将单元710与第一和第二多个鳍轨道对准包括将p型鳍FP1-FP3与相应的p型鳍轨道FT1-FT3对准，将n型鳍FN1和FN2与相应的n型鳍轨道FT4和FT5对准，将n型鳍FN3-FN5与相应的鳍轨道FT6-FT8对准，并且将p型鳍FP4和FP5与相应的p型鳍轨道FT9和FT10对准，从而将单元710放置在行R1和R2中。将单元710与第一和第二多个鳍轨道对准从而包括具有总数量(五个)相同的p型鳍和n型鳍的对准单元710。
如图7所示的非限制性实例所示，在一些实施例中，该单元是多个单元中的一个单元，并且使单元与第一、第二或第三多个鳍轨道中的一个对准包括将多个单元中的一个或多个单元与第一、第二或第三多个鳍轨道中的相应一个或多个对准。在各个实施例中，多个单元包括对应于具有零个或一个或多个鳍的一个或多个鳍结构中的每一个的子集，并且使多个单元中的一个或多个单元对准包括使每个子集与如上所述布置的一个或多个多个鳍轨道中的相应一个对准，从而将多个单元放置在IC布局图中。
在一些实施例中，给定单元(例如，单元600B-600D或710一个)的鳍结构对应于基于时序标准的单元类型，如以上参考方法100和图1至图3所讨论的，并且由此使给定的单元与第一、第二或第三多个鳍轨道中的一个对准基于该单元类型和时序标准。
在一些实施例中，在IC布局图中放置多个单元包括在图8所示的IC布局图中800放置多个单元。IC布局图800包括连续区810、830、840和860，以及间隙820和850。连续区810和830具有不同的鳍轨道布置，从而使得在间隙820处生成如上所述的鳍轨道不连续性，并且连续区840和860具有不同的鳍轨道布置，从而使得鳍轨道不连续性在间隙850处生成。
在图8所示的实施例中，将多个单元放置在IC布局图800中包括基于与连续区810的鳍轨道布置匹配的第一子集的鳍配置，将多个单元的第一子集放置在连续区810中，基于与连续区830的鳍轨道布置匹配的第二子集的鳍配置，将多个单元的第二子集放置在连续区830中，基于与连续区840的鳍轨道布置匹配的第三子集的鳍配置，将多个单元的第三子集放置在连续区840中，基于与连续区860的鳍轨道布置匹配的第四子集的鳍配置，将多个单元的第四子集放置在连续区860中，并且基于具有包括零个鳍的鳍配置的第五子集，将多个单元的第五子集放置在间隙820和850中。
在一些实施例中，基于单元类型将单元与第一多个鳍轨道、第二多个鳍轨道或第三多个鳍轨道中的一个对准(包括将多个单元放置在IC布局图中)是APR系统实施的APR方法的一部分。在一些实施例中，APR方法还包括操作410至430中的一些或全部。
在各个实施例中，APR方法包括构造算法、迭代算法或集成算法中的一种或组合。在构造算法中，布局布线的操作是基于逐个单元实施的。在更新IC布局图以包括给定单元及其相关的布线连接的放置之后，额外的布局图修订版包括额外的单元及其相关的布线连接的放置。在迭代算法中，将基于电路性能和权衡标准对包括多个单元和相关布线连接的初始IC布局图进行迭代分析和修改。在集成算法中，在修改IC布局图以包括给定单元的放置和/或其布线连接时，将应用电路性能和权衡标准。
在各个实施例中，方法400包括操作160-180中的一个或多个，每个均上面参考方法100和图1进行了讨论。
通过执行方法400的一些或全部操作，生成IC布局图，例如IC布局图500-800中的一个，在该IC布局图中，多个鳍轨道具有能够支持各种单元放置的布置，包括具有不同鳍数量的FinFET的那些。与不包括被配置为使用具有不同数量的鳍的FinFET来支持单元放置的鳍轨道布置的方法相比，包括多个鳍轨道的IC布局图由此能够制造包括增加的单元驱动能力和具有不同数量的鳍的FinFET的IC器件。
此外，在各个实施例中，通过执行方法400的一些或全部操作，生成IC布局图，该IC布局图中，多个鳍轨道还支持除具有不同数量的鳍的FinFET的那些单元(例如单元600B和/或710)之外的单元的放置。相应的单元放置操作和所得的IC布局图由此有效地集成了包括具有不同数量的鳍的FinFET的单元与包括具有相同数量的鳍的FinFET的单元。
图9是根据一些实施例的IC结构900的图。通过执行方法100和/或400的一些或全部操作来形成IC结构900，并且根据IC布局图200、300或500-800中的一个或多个来配置IC结构900，上面参考图1至图8讨论的。在一些实施例中，根据以下参考图10讨论的制造IC结构的方法1000来形成IC结构900。
为了清楚起见，简化了图9中的IC结构900的示出。图9示出了IC结构900的平面图，其中包括和排除了各个部件以便于下面的讨论。图9进一步示出了以上参考图2和图3讨论的X和Y方向。
如图9所示，IC结构900包括位于衬底900S上的多个鳍PF1-PF6，以及包括多个鳍PF1-PF6的IC器件900D。在一些实施例中，IC结构900不包括IC器件900D。
多个鳍PF1-PF6中的每个包括在衬底900S中的有源区(未示出)中沿X方向延伸的p型或n型鳍中的一个或多个。并且根据上面参考方法100和图1至图3讨论的FinFET制造工艺配置。
多个鳍PF1是n型或p型的第一类型的第一多个鳍，并且对应于第一多个鳍轨道的第一子集，例如，包含鳍轨道FT1-FT3的子集S11，以上参考方法400和图4至图7所讨论的。多个鳍PF2是n型或p型的第二类型的第二多个鳍，与多个鳍PF1平行且相邻，并且对应于第一多个鳍轨道的第二子集，例如，包括上面讨论的鳍轨道FT4和FT5的子集S12。多个鳍PF3是第二类型的第三多个鳍，与第二多个鳍平行且相邻，并且对应于第二多个鳍的第一子集，例如，包括上面讨论的鳍轨道FT6-FT8的子集S21。多个鳍PF4是第一类型的第四多个鳍，与第三多个鳍平行且相邻，并且对应于第二多个鳍轨道的第二子集，例如，包括上面讨论的鳍轨道FT9和FT10的子集S22。
多个鳍PF1和多个鳍PF3具有相同的第一数量的鳍，多个鳍PF2和多个鳍PF4具有相同的第二数量的鳍，并且第一数量大于第二数量。在图9所示的实施例中，鳍的第一数量等于三，并且鳍的第二数量等于二。在各个实施例中，根据以上参考方法400所讨论的实施例，第一数量或第二数量的鳍中的一个或两个具有除三个和四个之外的相应值。
在图9所示的实施例中，IC结构900包括多个鳍PF5和PF6。在一些实施例中，IC结构900不包括多个鳍PF5或PF6中的一个或两个。多个鳍PF5是第一类型的第五多个鳍，并且具有第二数量的鳍。多个鳍PF5对应于第三多个鳍轨道的第一子集，例如，包括上面讨论的鳍轨道FT11和FT12的子集S31，并且与第一多个鳍PF1的子集对准并且通过对应于以上参考图5和图7讨论的间隙G1的鳍不连续区域900G与多个鳍PF1分隔开。多个鳍PF6是第二类型的第六个第五多个鳍，与第五个多个鳍平行并且相邻，并且对应于第三多个鳍轨道的第二子集，例如，包括上面讨论的鳍轨道FT13和FT14的子集S32。
在一些实施例中，IC结构900包括除了多个鳍PF1-PF4之外的一个或多个鳍(未示出)以及在一些实施例中还包括多个鳍PF5和PF6。在一些实施例中，根据以上参考方法400和图4至图8的讨论的在多个鳍的重复图案中包括多个鳍PF1-PF4。
IC器件900D是IC器件，包括IC结构900和一个或多个IC部件，例如包括一个或多个栅极的一个或多个FinFET，该IC部件根据以上参考图1至图3讨论的方法100和IC布局图200和300中的一个或两个配置，或根据以上参考图4至图8讨论的方法400和IC布局图500-800配置。为了说明的目的，在图9中未示出IC器件900D的细节。
图10是根据一些实施例的制造IC结构的方法1000的流程图。
方法1000可操作以形成IC结构，例如，以上参考图9讨论的IC结构900。在一些实施例中，方法1000可使用作为IC制造流程的一部分的IC制造系统，例如，下面参考图12讨论的IC制造系统1200。
在图10中描述方法1000的操作的顺序仅用于说明。方法1000的操作能够同时和/或以与图10所示的顺序不同的顺序执行；在一些实施例中，在图10所示的操作之前、之间、期间和/或之后实施除图10所示的操作之外的操作。
在操作1010，形成第一至第四平行且相邻的多个鳍。在一些实施例中，形成第一至第四平行且相邻的多个鳍对应于形成以上参考图9讨论的多个鳍PF1-PF4。
形成多个鳍(例如，多个鳍PF1-PF4中的一个或多个)包括使用一种或多种合适的工艺，例如，光刻和/或蚀刻工艺。在一些实施例中，光刻工艺包括形成位于衬底(例如衬底900S)上面的光刻胶层，将光刻胶层暴露于图案，实施曝光后烘烤工艺，并且显影光刻胶层以形成包括光刻胶层的掩模元件。在一些实施例中，掩膜元件用于保护衬底的预定区域，而蚀刻工艺(例如，反应离子蚀刻)用于在衬底中形成凹槽，从而留下延伸的鳍。
在操作1020，在一些实施例中，第五和第六多个鳍形成为与第一和第二或第三和第四多个鳍对准。在一些实施例中，形成第五和第六多个鳍对应于形成以上参考图9讨论的多个鳍PF5和PF6。
在操作1030，在一些实施例中，构造包括第一至第四多个鳍的IC器件。在一些实施例中，构造IC器件包括构造以上参考图9讨论的IC器件900D。
方法1000的操作可用于形成IC结构，例如IC结构900，其包括根据方法400布置的第一至第四多个鳍，并且由此被配置为具有以上参考方法100和400所讨论的特性以及因此的益处。
图11是根据一些实施例的IC布局图生成系统1100的框图。在一些实施例中，IC布局图生成系统1100包括电子设计自动化(EDA)。在一些实施例中，IC布局图生成系统1100包括APR系统或者是APR系统的部分。根据一个或多个实施例，本文描述的设计表示鳍布置的IC布局图的方法是可实现的，例如，根据一些实施例的IC布局图生成系统1100。
在一些实施例中，IC布局图生成系统1100是通用计算设备，其包括硬件处理器1102和非暂时性计算机可读存储介质1104。存储介质1104等编码有，即存储计算机程序代码1106，即，一组可执行指令。硬件处理器1102执行指令1106表示(至少部分地)IC布局图生成工具，其实现例如以上参考图1讨论的方法100和/或以上参考图4讨论的方法400的部分或全部(下文中，所提及工艺和/或方法)。
处理器1102经由总线1108电耦合到计算机可读存储介质1104。处理器1102还通过总线1108电耦合到I/O接口1110。网络接口1112还经由总线1108电连接到处理器1102。网络接口1112连接到网络1114，使得处理器1102和计算机可读存储介质1104能够经由网络1114连接到外部元件。处理器1102被配置为执行编码在计算机可读存储介质1104中的计算机程序代码1106，以使IC布局图生成系统1100可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器1102是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1104是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1104包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1104包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，计算机可读存储介质1104存储计算机程序代码(指令)1106，其被配置为使IC布局图生成系统1100(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，计算机可读存储介质1104还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，计算机可读存储介质1104存储包括如本文所公开的这种标准单元的标准单元库1120和诸如本文所公开IC布局图，例如，以上参考图1至图8讨论的IC布局图200、300或500-800中的一个或多个。在一个或多个实施例中，计算机可读存储介质1104存储如本文以上所公开的一个或多个鳍轨道布置1122，例如以上参考方法400和图4至图8所讨论的。
IC布局图生成系统1100包括I/O接口1110。I/O接口1110耦合到外部电路。在一个或多个实施例中，I/O接口1110包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器1102。
IC布局图生成系统1100还包括耦合到处理器1102的网络接口1112。网络接口1112允许IC布局图生成系统1100与网络1114通信，其中，一个或多个其它计算机系统连接到网络1114。网络接口1112包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个IC布局图生成系统1100中实现所提及的工艺和/或方法的部分或全部。
IC布局图生成系统1100被配置为通过I/O接口1110接收信息。通过I/O接口1110接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器1102处理的其它参数中的一个或多个。通过总线1108将信息传送到处理器1102。IC布局图生成系统1100被配置为通过I/O接口1110接收与用户接口(UI)有关的信息。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统1100使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0002255640870000311
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图12是根据一些实施例的集成电路(IC)制造系统1200及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1200制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图12中，IC制造系统1200包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1220、掩模室1230和IC制造厂/制造商(“fab”)1250和/或与制造IC器件1260有关的服务。系统1200中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1220、掩模室1230和IC制造厂1250中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1220、掩模室1230和IC制造厂1250中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1220生成IC设计布局1222。IC设计布局1222包括为IC器件1260设计的各种几何图案，例如上面针对图1至图8讨论的IC布局图200、300或500-800中的一个或多个，其设计用于IC器件1260，例如，包括上面参考图9和图10讨论的IC结构900的IC器件。几何图案对应于构成要制造的IC器件1260的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局1222的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室1220实现适当的设计程序以形成IC设计布局1222。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1222呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1222。
掩模室1230包括数据准备1232和掩模制造1244。掩模室1230使用IC设计布局图1222来制造一个或多个掩模1245，以用于根据IC设计布局1222制造IC器件1260的各个层。掩模室1230实施掩模数据准备1232，其中IC设计布局图1222被转换为代表性数据文件(“RDF”)。掩模数据准备1232向掩模制造1244提供RDF。掩模制造1244包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1245或半导体晶圆1253。掩模数据准备1232操纵设计布局图1222以符合掩模写入器的特定特性和/或IC制造厂1250的要求。在图12中，掩模数据准备1232和掩模制造1244被示为单独的元件。在一些实施例中，掩模数据准备1232和掩模制造1244可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1232包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图1222。在一些实施例中，掩模数据准备1232包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备1232包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图1222，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图1222以补偿掩模制造1244期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1232包括光刻工艺检查(LPC)，其模拟将由IC制造厂1250实施的处理以制造IC器件1260。LPC基于IC设计布局图822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图1222。
应当理解，为了清楚的目的，已经简化了掩模数据准备1232的上述描述。在一些实施例中，数据准备1232包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图1222。此外，可以以各种不同的顺序执行在数据准备1232期间应用于IC设计布局图1222的工艺。
在掩模数据准备1232之后并且在掩模制造1244期间，基于修改的IC设计布局图1222制造掩模1245或掩模组1245。在一些实施例中，掩模制造1244包括基于IC设计布局图1222来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图1222在掩模(光掩模或中间掩模)1245上形成图案。可以采用各种技术来形成掩模1245。在一些实施例中，使用二元技术形成掩模1245。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模版本的掩模1245包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1245。在掩模1245的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1244所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆1253中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1253中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂1250包括晶圆制造1250。IC制造厂1250是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂1250是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂1250使用由掩模室1230制造的掩模(或多个掩模)1245来制造IC器件1260。因此，IC制造厂1250至少间接地使用IC设计布局图1222来制造IC器件1260。在一些实施例中，使用掩模(或多个掩模)1245由IC制造厂1250制造半导体晶圆1253以形成IC器件1260。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1222实施一个或多个光刻曝光。半导体晶圆1253包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆1253还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图12的系统1200)及其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在一些实施例中，操作IC制造系统的方法包括：基于单元的时序关键路径，确定单元的n型有源区域还是单元的p型有源区域是第一有源区域；在单元的IC布局图中沿单元高度方向定位第一有源区域，第一有源区域具有在垂直于单元高度方向的方向上延伸的第一总数量的鳍；沿单元高度方向在单元中定位第二有源区域，第二有源区域是与第一有源区域的n型或p型相反的n型或p型，并且包括小于第一总数量的鳍的第二总数量的鳍，并且在该方向上延伸；以及将单元的IC布局图存储在单元库中。在一些实施例中，确定n型有源区域还是p型有源区域是第一有源区域包括基于对应于单元的IC布局图的布局设计执行电路仿真。在一些实施例中，定位第一有源区域包括沿单元高度方向距离第一单元边界段第一距离定位第一有源区域；定位第二有源区域包括沿单元高度方向距离与第一边界段相对的第二边界段第一距离定位第二有源区域，以及第一距离对应于第一最小间隔规则。在一些实施例中，定位第一有源区域或定位第二有源区域中的一个或两个包括沿单元高度方向将第一有源区域和第二有源区域分隔开第二距离，第二距离大于或等于第二最小间隔规则。在一些实施例中，定位第一有源区域包括在单元高度方向上定位具有第一高度的第一有源区域，第一高度对应于第一总数量的鳍，定位第二有源区域包括在单元高度方向上定位具有第二高度的第二有源区域，第二高度对应于第二总数量的鳍，以及第一最小间距规则和第二最小间距规则、第一高度和第二高度、单元在单元高度方向上的高度以及第一距离和第二距离相关，从而使得鳍的第一总数量和第二总数量的总和是能够包括在单元的IC布局图中定位的第一有源区域和第二有源区域中的鳍的最大数量。在一些实施例中，鳍的第一总数量等于三，以及鳍的第二总数量等于二。在一些实施例中，该方法包括：接收单元的IC布局图，其中，在单元中定位第一有源区域包括沿单元高度方向增加单元的现有有源区域的高度。在一些实施例中，该方法包括：沿单元高度方向在单元中定位第三有源区域，第三有源区域与第二有源区域具有相同的n型或p型，并且包括第一总数量的鳍；以及沿单元高度方向在单元中定位第四有源区域，第四有源区域与第一有源区域具有相同的n型或p型，并且包括第二总数量的鳍。在一些实施例中，该方法包括，基于单元的IC布局图，至少一种以下操作：制造半导体掩模或组件，或者实施一个或多个制造操作。
在一些实施例中，IC布局图生成系统，包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起使系统：将第一多个鳍轨道布置成包括对应于n型或p型的第一类型的第一总数量的鳍轨道的第一子集和包括对应于n型或p型的第二类型的第二总数量的鳍轨道的第二子集，其中第一多个鳍轨道在第一方向上延伸，并且第一总数量大于第二总数量；将在第一方向上延伸的第二多个鳍轨道布置成包括对应于第二类型的第一总数量的鳍轨道的第一子集和包括对应于第一类型的第二总数量的鳍轨道的第二子集；沿垂直于第一方向的第二方向使第一多个鳍轨道的第二子集与第二多个鳍轨道的第一子集邻接；以及基于第一多个鳍轨道和第二多个鳍轨道生成IC布局图。在一些实施例中，鳍轨道的第一总数量等于三，并且鳍轨道的第二总数量等于二，或者鳍轨道的第一总数量等于二，并且鳍轨道的第二总数量等于一。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：通过使单元的鳍配置与第一多个鳍轨道或第二多个鳍轨道中的至少一个沿第一方向对准来将单元放置在IC布局图中。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：沿第一方向，将第三多个鳍轨道中的每个鳍轨道与第一多个鳍轨道或第二多个鳍轨道中的一个的相应鳍轨道对准，其中，第三多个鳍轨道包括包含对应于第一类型的第二总数量的鳍轨道第一子集，以及包含对应于第二类型的第二总数量的鳍轨道第二子集，以及第三多个鳍轨道与第一多个鳍轨道或第二多个鳍轨道中的一个分隔开间隙。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：接收多个单元，多个单元中的每个单元具有单元类型；以及基于多个单元中的每个单元的单元类型将沿第一方向的多个单元中的每个单元的鳍配置与第一多个鳍轨道、第二多个鳍轨道或第三多个鳍轨道中的一个对准。在一些实施例中，单元类型基于与一个或多个逻辑功能相关联的时序标准。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码被配置为与处理器一起进一步使系统：接收具有等于零的总数量的鳍的单元；以及将单元放置在间隙中并且与第三多个鳍轨道中的每个以及第一多个鳍轨道或第二多个鳍轨道中的一个相邻。
在一些实施例中，IC结构包括：n型或p型的第一类型的第一多个鳍；n型或p型的第二类型的第二多个鳍，第二多个鳍与第一多个鳍平行且相邻；第二类型的第三多个鳍，第三多个鳍与第二多个鳍平行且相邻；以及第一类型的第四多个鳍，第四多个鳍与第三多个鳍平行且相邻，其中第一多个鳍和第三多个鳍具有相同的第一数量的鳍，第二多个鳍和第四多个鳍具有相同的第二数量的鳍，并且第一数量大于第二数量。在一些实施例中，第一数量等于三，并且第二数量等于二。在一些实施例中，该IC结构还包括：具有第二数量的鳍的第五多个鳍，其中，第五多个鳍中的鳍是第一类型、与第一多个鳍的子集对准，并且通过鳍不连续区域与第一多个鳍分隔开。在一些实施例中，具有第二数量的鳍的第六多个鳍，其中，第六多个鳍中的鳍与第五多个鳍平行且相邻。上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种操作集成电路(IC)制造系统的方法，所述方法包括：
基于所述单元的时序关键路径，确定单元的n型有源区域还是所述单元的p型有源区域是第一有源区域；
在单元的IC布局图中沿单元高度方向定位所述第一有源区域，所述第一有源区域具有在垂直于所述单元高度方向的方向上延伸的第一总数量的鳍；
沿所述单元高度方向在所述单元中定位第二有源区域，所述第二有源区域是与所述第一有源区域的n型或p型相反的n型或p型，并且包括小于第一总数量的鳍的第二总数量的鳍，并且在所述单元高度方向上延伸；以及
将所述单元的IC布局图存储在单元库中。
2.根据权利要求1所述的方法，其中，确定所述n型有源区域还是所述p型有源区域是所述第一有源区域包括基于对应于所述单元的所述IC布局图的布局设计执行电路仿真。
3.根据权利要求1所述的方法，其中
定位所述第一有源区域包括沿所述单元高度方向距离第一单元边界段第一距离定位所述第一有源区域；
定位所述第二有源区域包括沿所述单元高度方向距离与所述第一边界段相对的第二边界段所述第一距离定位所述第二有源区域，以及
所述第一距离对应于第一最小间隔规则。
4.根据权利要求3所述的方法，其中，定位所述第一有源区域或定位所述第二有源区域中的一个或两个包括沿所述单元高度方向将所述第一有源区域和所述第二有源区域分隔开第二距离，所述第二距离大于或等于第二最小间隔规则。
5.根据权利要求4所述的方法，其中
定位所述第一有源区域包括在所述单元高度方向上定位具有第一高度的所述第一有源区域，所述第一高度对应于所述第一总数量的鳍，
定位所述第二有源区域包括在所述单元高度方向上定位具有第二高度的所述第二有源区域，所述第二高度对应于所述第二总数量的鳍，以及
所述第一最小间距规则和所述第二最小间距规则、所述第一高度和所述第二高度、所述单元在所述单元高度方向上的高度以及所述第一距离和所述第二距离相关，从而使得所述鳍的所述第一总数量和所述第二总数量的总和是能够包括在所述单元的IC布局图中定位的所述第一有源区域和所述第二有源区域中的鳍的最大数量。
6.根据权利要求1所述的方法，其中，
所述鳍的第一总数量等于三，以及
所述鳍的第二总数量等于二。
7.根据权利要求1所述的方法，还包括：接收所述单元的IC布局图，其中，在所述单元中定位所述第一有源区域包括沿所述单元高度方向增加所述单元的现有有源区域的高度。
8.根据权利要求1所述的方法，还包括：
沿所述单元高度方向在所述单元中定位第三有源区域，所述第三有源区域与所述第二有源区域具有相同的n型或p型，并且包括所述第一总数量的鳍；以及
沿所述单元高度方向在所述单元中定位第四有源区域，所述第四有源区域与所述第一有源区域具有相同的n型或p型，并且包括所述第二总数量的鳍。
9.一种集成电路(IC)布局图生成系统，包括：
处理器；以及
非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码被配置为与所述处理器一起使所述集成电路布局图生成系统：
将第一多个鳍轨道布置成包括对应于n型或p型的第一类型的第一总数量的鳍轨道的第一子集和包括对应于n型或p型的第二类型的第二总数量的鳍轨道的第二子集，其中
所述第一多个鳍轨道在第一方向上延伸，并且
第一总数量大于所述第二总数量；
将在所述第一方向上延伸的第二多个鳍轨道布置成包括对应于第二类型的所述第一总数量的鳍轨道的第一子集和包括对应于第一类型的所述第二总数量的鳍轨道的第二子集；
沿垂直于所述第一方向的第二方向使所述第一多个鳍轨道的第二子集与所述第二多个鳍轨道的第一子集邻接；以及
基于所述第一多个鳍轨道和所述第二多个鳍轨道生成IC布局图。
10.一种集成电路(IC)结构，包括：
n型或p型的第一类型的第一多个鳍；
n型或p型的第二类型的第二多个鳍，所述第二多个鳍与所述第一多个鳍平行且相邻；
第二类型的第三多个鳍，所述第三多个鳍与所述第二多个鳍平行且相邻；以及
第一类型的第四多个鳍，所述第四多个鳍与所述第三多个鳍平行且相邻，
其中
所述第一多个鳍和所述第三多个鳍具有相同的第一数量的鳍，
所述第二多个鳍和所述第四多个鳍具有相同的第二数量的鳍，并且
所述第一数量大于所述第二数量。
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