JP2000124319A - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法Info
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- JP2000124319A JP2000124319A JP10289334A JP28933498A JP2000124319A JP 2000124319 A JP2000124319 A JP 2000124319A JP 10289334 A JP10289334 A JP 10289334A JP 28933498 A JP28933498 A JP 28933498A JP 2000124319 A JP2000124319 A JP 2000124319A
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Abstract
(57)【要約】
【課題】 細い配線を多用しているため、配線グリッド
間のスペースが無駄な空間となり、これを回避するに
は、自動配線ではなく、マニュアルで配線せざるを得な
い。 【解決手段】 大規模機能セル（マクロ）から入出力部
（Ｉ／Ｏ部）までの配線において、分岐ブロックをマク
ロ近くの任意の場所に配置することによって、Ｉ／Ｏ部
から分岐ブロックまでを任意の配線幅の太幅配線で自動
配線し、分岐ブロックからマクロまでは細幅配線で自動
配線する。
間のスペースが無駄な空間となり、これを回避するに
は、自動配線ではなく、マニュアルで配線せざるを得な
い。 【解決手段】 大規模機能セル（マクロ）から入出力部
（Ｉ／Ｏ部）までの配線において、分岐ブロックをマク
ロ近くの任意の場所に配置することによって、Ｉ／Ｏ部
から分岐ブロックまでを任意の配線幅の太幅配線で自動
配線し、分岐ブロックからマクロまでは細幅配線で自動
配線する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
大規模機能セルと他の大規模機能セル、または大規模機
能セルと入出力部分とを自動配線する方法に関する。
大規模機能セルと他の大規模機能セル、または大規模機
能セルと入出力部分とを自動配線する方法に関する。
【０００２】
【従来の技術】近年のＬＳＩプロセスの微細化のめざま
しい進歩により、ＬＳＩチップの集積規模は年々増加し
ており、配線幅も縮小されている。このため、特に電源
配線の配線幅は電位ドロップによる電源電圧の低下を避
けるため、太い配線で接続する必要性がある。また一方
でＬＳＩチップの回路規模の増大により、人手によるレ
イアウト設計は現実的に不可能であり、自動配置配線ツ
ールが設計に必要不可欠となっている。
しい進歩により、ＬＳＩチップの集積規模は年々増加し
ており、配線幅も縮小されている。このため、特に電源
配線の配線幅は電位ドロップによる電源電圧の低下を避
けるため、太い配線で接続する必要性がある。また一方
でＬＳＩチップの回路規模の増大により、人手によるレ
イアウト設計は現実的に不可能であり、自動配置配線ツ
ールが設計に必要不可欠となっている。
【０００３】しかしながら、現状の自動配置配線ツール
の配線方法は、ツールが配線する配線層と配線幅をツー
ルのライブラリーとしてあらかじめ定義し、その規則を
守り実行していた。
の配線方法は、ツールが配線する配線層と配線幅をツー
ルのライブラリーとしてあらかじめ定義し、その規則を
守り実行していた。
【０００４】このため、ツールの仕様 及び 制限をあら
かじめ設計者が考慮し、最適なパラメータを自動配置配
線ツールに設定しないとＬＳＩチップ内に配置不可能な
デッドスペースや未配線が生じてしまう。
かじめ設計者が考慮し、最適なパラメータを自動配置配
線ツールに設定しないとＬＳＩチップ内に配置不可能な
デッドスペースや未配線が生じてしまう。
【０００５】
【発明が解決しようとする課題】以上の背景より、従来
の大規模機能セル（以下「マクロ」と呼ぶ）の自動配線
の方法と問題点を以下に説明する。すなわち図６にその
一例を示す従来技術においては、入出力部（以下「Ｉ／
Ｏ部」と呼ぶ）５からマクロまでの配線を例にとってみ
ると、従来は配線２６の配線幅を配線途中から任意の配
線幅に変えることが出来なかったため、エレクトロマイ
グレーション条件を満たすように予め複数本で自動配線
することにより、電位ドロップによる電源電圧の低下を
防がなければならなかった。図６において、符号７はマ
クロ内部からの配線、８はマクロの周回リングを示す。
の大規模機能セル（以下「マクロ」と呼ぶ）の自動配線
の方法と問題点を以下に説明する。すなわち図６にその
一例を示す従来技術においては、入出力部（以下「Ｉ／
Ｏ部」と呼ぶ）５からマクロまでの配線を例にとってみ
ると、従来は配線２６の配線幅を配線途中から任意の配
線幅に変えることが出来なかったため、エレクトロマイ
グレーション条件を満たすように予め複数本で自動配線
することにより、電位ドロップによる電源電圧の低下を
防がなければならなかった。図６において、符号７はマ
クロ内部からの配線、８はマクロの周回リングを示す。
【０００６】また図８に示す他の従来例では、マクロ内
部からの配線７がマクロの周回リング８に接続してお
り、Ｉ／Ｏ部５からの配線２９がマクロの周回リング８
に接続している例である。この構成においては、図９に
示すように配線７の間隔が重文に広ければ、Ｉ／Ｏ部か
らの配線３１は太く自動配線できたが、図８のように配
線７の間隔が狭い場合には、従来の自動配線では、１種
類の配線幅でしか配線できなかったため、細い配線２９
になってしまっていた。
部からの配線７がマクロの周回リング８に接続してお
り、Ｉ／Ｏ部５からの配線２９がマクロの周回リング８
に接続している例である。この構成においては、図９に
示すように配線７の間隔が重文に広ければ、Ｉ／Ｏ部か
らの配線３１は太く自動配線できたが、図８のように配
線７の間隔が狭い場合には、従来の自動配線では、１種
類の配線幅でしか配線できなかったため、細い配線２９
になってしまっていた。
【０００７】さらに図６の従来例では、細い配線を多用
しているため、配線グリッド間のスペース２５が無駄な
空間となってしまう。このような欠点を回避するには、
自動配線ではなく、図７のようなマニュアルで配線２７
を配線せざるを得なかった。
しているため、配線グリッド間のスペース２５が無駄な
空間となってしまう。このような欠点を回避するには、
自動配線ではなく、図７のようなマニュアルで配線２７
を配線せざるを得なかった。
【０００８】本発明の目的は、電源配線、信号配線にお
いて、配線幅が太く形成された配線を複数の接続部に自
動で分岐配線する配置配線方法を提供することである。
いて、配線幅が太く形成された配線を複数の接続部に自
動で分岐配線する配置配線方法を提供することである。
【０００９】
【課題を解決するための手段】本発明は、半導体集積回
路の大規模機能セルと他の大規模機能セル、または大規
模機能セルと入出力部分とを配線する方法において、前
記大規模機能セルの近傍に分岐ブロックを設け、前記大
規模機能セルと他の大規模機能セルまたはＩ／Ｏとの自
動接続を任意の配線幅で分岐させて自動配線させること
を特徴とする。
路の大規模機能セルと他の大規模機能セル、または大規
模機能セルと入出力部分とを配線する方法において、前
記大規模機能セルの近傍に分岐ブロックを設け、前記大
規模機能セルと他の大規模機能セルまたはＩ／Ｏとの自
動接続を任意の配線幅で分岐させて自動配線させること
を特徴とする。
【００１０】すなわち本発明においては、大規模機能セ
ル（マクロ）から入出力部（Ｉ／Ｏ部）までの配線にお
いて、分岐ブロックをマクロ近くの任意の場所に配置す
ることによって、Ｉ／Ｏ部から分岐ブロックまでを任意
の配線幅の太幅配線で自動配線し、分岐ブロックからマ
クロまでは細幅配線で自動配線することができる。太幅
配線と細幅配線の総配線幅は変わらないので、エレクト
ロマイグレーション条件を満足したままで自動配線する
ことが可能である。
ル（マクロ）から入出力部（Ｉ／Ｏ部）までの配線にお
いて、分岐ブロックをマクロ近くの任意の場所に配置す
ることによって、Ｉ／Ｏ部から分岐ブロックまでを任意
の配線幅の太幅配線で自動配線し、分岐ブロックからマ
クロまでは細幅配線で自動配線することができる。太幅
配線と細幅配線の総配線幅は変わらないので、エレクト
ロマイグレーション条件を満足したままで自動配線する
ことが可能である。
【００１１】また複数本の同電位の配線がある場合、分
岐ブロックを使用し、１本の配線に束ねて自動配線する
ことが可能となり、複数本の信号配線を使用していた時
に配線間にできる無駄なスペースが無くなり、配線領域
を増大させる事ができる。
岐ブロックを使用し、１本の配線に束ねて自動配線する
ことが可能となり、複数本の信号配線を使用していた時
に配線間にできる無駄なスペースが無くなり、配線領域
を増大させる事ができる。
【００１２】また複数本の配線を１本の配線に束ねるこ
とによって、基盤に対する配線の側面容量を低減すこと
が出来る。
とによって、基盤に対する配線の側面容量を低減すこと
が出来る。
【００１３】
【発明の実施の形態】本発明の一実施の形態を図面を参
照して説明する。
照して説明する。
【００１４】図１は、入出力部（Ｉ／Ｏ部）５から大規
模機能セル（マクロ）までの配線を、分岐ブロック２を
用いて太幅配線４および細幅配線６を用いて自動配線し
たものを例示している。符号１は配線グリッド、７はマ
クロ内側からの配線、８はマクロの周回リング、３７は
スルーホールを示す。
模機能セル（マクロ）までの配線を、分岐ブロック２を
用いて太幅配線４および細幅配線６を用いて自動配線し
たものを例示している。符号１は配線グリッド、７はマ
クロ内側からの配線、８はマクロの周回リング、３７は
スルーホールを示す。
【００１５】分岐ブロック２をマクロ近くの任意の場所
に配置することによって、Ｉ／Ｏ部から分岐ブロック２
までを任意の配線幅３の太幅配線４で自動配線し、分岐
ブロックからマクロまでは細幅配線６で自動配線するこ
とができる。太幅配線４と細幅配線６の総配線幅は変わ
らないので、エレクトロマイグレーション条件を満足し
たままで自動配線することができる。
に配置することによって、Ｉ／Ｏ部から分岐ブロック２
までを任意の配線幅３の太幅配線４で自動配線し、分岐
ブロックからマクロまでは細幅配線６で自動配線するこ
とができる。太幅配線４と細幅配線６の総配線幅は変わ
らないので、エレクトロマイグレーション条件を満足し
たままで自動配線することができる。
【００１６】また図６のように、複数本の同電位の配線
２６がある場合、図１のように分岐ブロック２を使用
し、１本の配線４に束ねて自動配線することが可能とな
り、図６の複数本の信号配線２６を使用していた時に配
線間にできる無駄なスペース２５が無くなり、配線領域
を増大させる事ができる。
２６がある場合、図１のように分岐ブロック２を使用
し、１本の配線４に束ねて自動配線することが可能とな
り、図６の複数本の信号配線２６を使用していた時に配
線間にできる無駄なスペース２５が無くなり、配線領域
を増大させる事ができる。
【００１７】また図２に示す複数本の配線９を、図３の
ように１本の配線１１に束ねることによって、無駄なス
ペース３８がなくなり、また基盤１０に対する配線の側
面容量を低減することが出来る。
ように１本の配線１１に束ねることによって、無駄なス
ペース３８がなくなり、また基盤１０に対する配線の側
面容量を低減することが出来る。
【００１８】つぎに、レイアウト図を示す図１と対応さ
せながら、本発明の配線方法について図４に示すフロー
チャートを参照して説明する。図１はＩ／Ｏ部５からマ
クロまでの配線４、６を分岐ブロック２を用いて太幅配
線で自動接続した半導体集積回路の一部を示す。図１に
おいて、符号１は配線グリッド、７はマクロ内側からの
配線、８はマクロの周回リング、３７はスルーホールを
示す。
せながら、本発明の配線方法について図４に示すフロー
チャートを参照して説明する。図１はＩ／Ｏ部５からマ
クロまでの配線４、６を分岐ブロック２を用いて太幅配
線で自動接続した半導体集積回路の一部を示す。図１に
おいて、符号１は配線グリッド、７はマクロ内側からの
配線、８はマクロの周回リング、３７はスルーホールを
示す。
【００１９】図４に示したフローチャートにしたがって
説明すると、まず、マクロ配置工程１２において、ＬＳ
Ｉチップにマクロを配置する。次にエレクトロマイグレ
ーション条件を満たし、電位ドロップによる電源電圧の
低下が起きないような配線幅３を工程１３で決定する。
例えば、図６に示す細い配線２６の総和を太幅配線の配
線幅３とすることで、エレクトロマイグレーション条件
を満足したままで自動配線が出来る。
説明すると、まず、マクロ配置工程１２において、ＬＳ
Ｉチップにマクロを配置する。次にエレクトロマイグレ
ーション条件を満たし、電位ドロップによる電源電圧の
低下が起きないような配線幅３を工程１３で決定する。
例えば、図６に示す細い配線２６の総和を太幅配線の配
線幅３とすることで、エレクトロマイグレーション条件
を満足したままで自動配線が出来る。
【００２０】次に、太幅配線幅をデザインルールの最小
配線幅で割り、太幅配線を何本の細幅配線に分岐するか
を工程１４で決定する。この本数の決定結果と、予め数
種類用意された相互接続が可能な分岐ブロックライブラ
リ１５とから、分岐数に応じたＮ分割用の分岐ブロック
選択を工程１６で行う。すなわち、デザインルールの最
小配線幅、または任意の接続可能な最小の配線幅で太幅
配線４をＮ分割する。
配線幅で割り、太幅配線を何本の細幅配線に分岐するか
を工程１４で決定する。この本数の決定結果と、予め数
種類用意された相互接続が可能な分岐ブロックライブラ
リ１５とから、分岐数に応じたＮ分割用の分岐ブロック
選択を工程１６で行う。すなわち、デザインルールの最
小配線幅、または任意の接続可能な最小の配線幅で太幅
配線４をＮ分割する。
【００２１】次に工程１７において、分岐ブロックの配
置位置決定をする。図５の２０、２１、２２は、それぞ
れ２分岐用、３分岐用、４分岐用の分岐ブロックの一例
である。２３，２４は入出力ポートを示す。分岐ブロッ
クの配置位置決定は、分岐ブロックからターゲットとす
るマクロまで、細幅配線可能な最小領域を確保してター
ゲットブロックに一番近い位置に分岐ブロックを配置す
るように行われる。
置位置決定をする。図５の２０、２１、２２は、それぞ
れ２分岐用、３分岐用、４分岐用の分岐ブロックの一例
である。２３，２４は入出力ポートを示す。分岐ブロッ
クの配置位置決定は、分岐ブロックからターゲットとす
るマクロまで、細幅配線可能な最小領域を確保してター
ゲットブロックに一番近い位置に分岐ブロックを配置す
るように行われる。
【００２２】分岐ブロックの配置が決まれば、分岐ブロ
ックを配置し、工程１８においてダミーブロックから分
岐ブロックまでの太幅自動配線を実行し、ついで工程１
９において分岐ブロックからバッファまでの細幅自動配
線を実行する。
ックを配置し、工程１８においてダミーブロックから分
岐ブロックまでの太幅自動配線を実行し、ついで工程１
９において分岐ブロックからバッファまでの細幅自動配
線を実行する。
【００２３】このように分岐ブロックを使用することに
より、エレクトロマイグレーション条件を満たす配線幅
を変えることなく自動で配線ができ、一本の太い配線に
束ねることによって細い配線同士の間にできていた無駄
なスペースを有効なスペースとして効率よく使うことが
でき、図２からわかるように、側面容量も低減される。
より、エレクトロマイグレーション条件を満たす配線幅
を変えることなく自動で配線ができ、一本の太い配線に
束ねることによって細い配線同士の間にできていた無駄
なスペースを有効なスペースとして効率よく使うことが
でき、図２からわかるように、側面容量も低減される。
【００２４】次に工程１９において、分岐ブロックから
バッファまで、細幅自動配線を行う。
バッファまで、細幅自動配線を行う。
【００２５】次に、本発明の他の実施の形態について図
１０を参照して説明する。
１０を参照して説明する。
【００２６】図１０は、バッファ３５からバッファ３３
までを、分岐ブロック３４を用いて自動接続させた例で
ある。従来は、図１１に示すように、バッファ３５から
バッファ３３を複数本の細い配線３６で接続していた
が、分岐ブロック３４を使用することで、任意の配線幅
３２で自動配線することが出来る。
までを、分岐ブロック３４を用いて自動接続させた例で
ある。従来は、図１１に示すように、バッファ３５から
バッファ３３を複数本の細い配線３６で接続していた
が、分岐ブロック３４を使用することで、任意の配線幅
３２で自動配線することが出来る。
【００２７】図２の場合と同様に、４本の配線３６を１
本の配線３２に束ねることによって、側面容量が４分の
１に減り、また配線間の無駄なスペースが配線を束ねる
ことによって使用可能配線スペースが増える。
本の配線３２に束ねることによって、側面容量が４分の
１に減り、また配線間の無駄なスペースが配線を束ねる
ことによって使用可能配線スペースが増える。
【００２８】
【発明の効果】以上に説明したように本発明によれば、
分岐ブロックを使用することにより、以前までは一種類
の配線幅でしかできなかったマクロと他のマクロまたは
Ｉ／Ｏとの自動接続を、分岐ブロックを挿入すことによ
って任意の配線幅で分岐させて自動配線させることが出
来るという効果が得られる。
分岐ブロックを使用することにより、以前までは一種類
の配線幅でしかできなかったマクロと他のマクロまたは
Ｉ／Ｏとの自動接続を、分岐ブロックを挿入すことによ
って任意の配線幅で分岐させて自動配線させることが出
来るという効果が得られる。
【００２９】また、配線を太幅化することによって、配
線間の無駄なスペースがなくなり、有効グリッド数が増
え、配線領域が増える。
線間の無駄なスペースがなくなり、有効グリッド数が増
え、配線領域が増える。
【００３０】さらに、図２の細い配線９を図３の太い配
線１１のように束ねることによって、基盤１０に対する
配線の側面容量を低減できる。配線の遅延時間は小さく
なり、実行電流密度は配線の断面積が同じため、変わら
ない。
線１１のように束ねることによって、基盤１０に対する
配線の側面容量を低減できる。配線の遅延時間は小さく
なり、実行電流密度は配線の断面積が同じため、変わら
ない。
【図１】本発明にしたがって配線された大規模機能セル
から入出力部５までの配線を例示する平面図。
から入出力部５までの配線を例示する平面図。
【図２】（Ａ）は複数本の配線の平面図、（Ｂ）はその
配置と基板との関係を示す断面図。
配置と基板との関係を示す断面図。
【図３】（Ａ）は束ねられた配線の平面図、（Ｂ）はそ
の配置と基板との関係を示す断面図。
の配置と基板との関係を示す断面図。
【図４】本発明の半導体集積回路の配線方法の工程の一
例を示すフローチャート。
例を示すフローチャート。
【図５】（Ａ），（Ｂ），（Ｃ）は、それぞれ異なる本
数の束ねられた配線を示す断面図。
数の束ねられた配線を示す断面図。
【図６】従来の配線方法で配線された半導体集積回路の
平面図。
平面図。
【図７】従来の他の配線方法で配線された半導体集積回
路の平面図。
路の平面図。
【図８】従来の他の配線方法で配線された半導体集積回
路の平面図。
路の平面図。
【図９】従来の他の配線方法で配線された半導体集積回
路の平面図。
路の平面図。
【図１０】本発明の配線方法で配線された半導体集積回
路を示す平面図。
路を示す平面図。
【図１１】従来の配線方法で配線された半導体集積回路
を示す平面図。
を示す平面図。
１ 配線グリッド ２ 分岐ブロック ３ 配線幅 ５ 入出力部 ４ 太幅配線 ６ 細幅配線６ ７ マクロ内側からの配線 ８ 周回リング ９ 配線 １０ 基盤 １１ 配線 ２０，２１，２２ 分岐ブロック ２３，２４ 入出力ポート ３２ 配線幅 ３３，３４ 分岐ブロック ３５ バッファ ３７ スルーホール ３８ 間隔
【手続補正書】
【提出日】平成１１年９月２１日（１９９９．９．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】本発明は、半導体集積回
路の機能セルに対して、自動接続によって配線する半導
体集積回路の配線方法において、前記機能セルの近傍に
分岐ブロックを設け、前記機能セルへの分岐配線を細幅
配線により、前記機能セルと分岐ブロックの間で、ま
た、前記分岐ブロックへの配線を太幅配線により、それ
ぞれ、自動接続で実現していることを特徴とする。
路の機能セルに対して、自動接続によって配線する半導
体集積回路の配線方法において、前記機能セルの近傍に
分岐ブロックを設け、前記機能セルへの分岐配線を細幅
配線により、前記機能セルと分岐ブロックの間で、ま
た、前記分岐ブロックへの配線を太幅配線により、それ
ぞれ、自動接続で実現していることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】この場合、本発明の実施の形態として、前
記機能セルをＬＳＩチップに配置すると共に、分岐され
る前記細幅配線の線幅の総和について、これに対応する
前記太幅配線を、エレクトロマイグレーション条件を満
たして電位ドロップによる電源電圧の低下が起きないよ
うな配線幅に設定し、また、デザインルールに従って、
前記細幅配線の配線幅および分岐本数を設定し、予め数
種類用意された相互接続が可能な分岐ブロックライブラ
リから、前記分岐本数に応じたダミーブロックを選択
し、該ダミーブロックの配置を決定し、その後、前記太
幅配線および細幅配線を自動接続する方法が有効であ
る。
記機能セルをＬＳＩチップに配置すると共に、分岐され
る前記細幅配線の線幅の総和について、これに対応する
前記太幅配線を、エレクトロマイグレーション条件を満
たして電位ドロップによる電源電圧の低下が起きないよ
うな配線幅に設定し、また、デザインルールに従って、
前記細幅配線の配線幅および分岐本数を設定し、予め数
種類用意された相互接続が可能な分岐ブロックライブラ
リから、前記分岐本数に応じたダミーブロックを選択
し、該ダミーブロックの配置を決定し、その後、前記太
幅配線および細幅配線を自動接続する方法が有効であ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】このような配線方法では、機能セル（例え
ば、マクロと称する大規模機能セル）から入出力部（Ｉ
／Ｏ部）までの配線において、分岐ブロックを機能セル
近くの任意の場所に配置することによって、Ｉ／Ｏ部か
ら分岐ブロックまでを所要の配線幅の太幅配線で自動配
線し、分岐ブロックからマクロまでは細幅配線で自動配
線することができる。しかも、太幅配線と細幅配線の総
配線幅とは変わらないので、エレクトロマイグレーショ
ン条件を満足したままで、自動配線することが可能であ
る。
ば、マクロと称する大規模機能セル）から入出力部（Ｉ
／Ｏ部）までの配線において、分岐ブロックを機能セル
近くの任意の場所に配置することによって、Ｉ／Ｏ部か
ら分岐ブロックまでを所要の配線幅の太幅配線で自動配
線し、分岐ブロックからマクロまでは細幅配線で自動配
線することができる。しかも、太幅配線と細幅配線の総
配線幅とは変わらないので、エレクトロマイグレーショ
ン条件を満足したままで、自動配線することが可能であ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また、複数本の同電位の配線がある場合、
分岐ブロックを使用し、１本の配線に束ねて自動配線す
ることが可能となり、複数本の信号配線を使用していた
時に配線間にできる無駄なスペースが無くなり、配線領
域を増大させることができる。また、複数本の配線を１
本の配線に束ねることによって、基盤に対する配線の側
面容量を低減することができる。
分岐ブロックを使用し、１本の配線に束ねて自動配線す
ることが可能となり、複数本の信号配線を使用していた
時に配線間にできる無駄なスペースが無くなり、配線領
域を増大させることができる。また、複数本の配線を１
本の配線に束ねることによって、基盤に対する配線の側
面容量を低減することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】
【発明の効果】以上に説明したように、本発明によれ
ば、分岐ブロックを使用することにより、以前までは一
種類の配線幅でしかできなかった機能セルとの自動接続
を、分岐ブロックを挿入することによって、例えば、エ
レクトロマイグレーション条件を満足した状態で、太幅
配線と、分岐された細幅配線とについて、自動配線させ
ることができるという効果が得られる。
ば、分岐ブロックを使用することにより、以前までは一
種類の配線幅でしかできなかった機能セルとの自動接続
を、分岐ブロックを挿入することによって、例えば、エ
レクトロマイグレーション条件を満足した状態で、太幅
配線と、分岐された細幅配線とについて、自動配線させ
ることができるという効果が得られる。
フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 KA06 5F064 BB26 DD20 DD25 DD26 DD32 DD50 EE02 EE09 EE12 EE15 EE27 EE43 EE47 EE60 HH12
Claims (2)
- 【請求項１】 半導体集積回路の大規模機能セルと他の
大規模機能セル、または大規模機能セルと入出力部分と
を配線する方法において、 前記大規模機能セルの近傍に分岐ブロックを設け、前記
大規模機能セルと他の大規模機能セルまたはＩ／Ｏとの
自動接続を任意の配線幅で分岐させて自動配線させるこ
とを特徴とする半導体集積回路の配線方法。 - 【請求項２】 複数の前記配線を束ねることによって、
基盤に対する配線の側面容量を低減する請求項１に記載
の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289334A JP3017181B1 (ja) | 1998-10-12 | 1998-10-12 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289334A JP3017181B1 (ja) | 1998-10-12 | 1998-10-12 | 半導体集積回路の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3017181B1 JP3017181B1 (ja) | 2000-03-06 |
| JP2000124319A true JP2000124319A (ja) | 2000-04-28 |
Family
ID=17741862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10289334A Expired - Fee Related JP3017181B1 (ja) | 1998-10-12 | 1998-10-12 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017181B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734547B2 (en) | 2001-09-19 | 2004-05-11 | Renesas Technology Corp. | Semiconductor wiring structure having divided power lines and ground lines on the same layer |
| CN110364506A (zh) * | 2019-07-04 | 2019-10-22 | 武汉理工大学 | 一种具有高稳定性的仿生集成电路 |
-
1998
- 1998-10-12 JP JP10289334A patent/JP3017181B1/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734547B2 (en) | 2001-09-19 | 2004-05-11 | Renesas Technology Corp. | Semiconductor wiring structure having divided power lines and ground lines on the same layer |
| CN110364506A (zh) * | 2019-07-04 | 2019-10-22 | 武汉理工大学 | 一种具有高稳定性的仿生集成电路 |
| CN110364506B (zh) * | 2019-07-04 | 2022-01-28 | 武汉理工大学 | 一种具有高稳定性的仿生集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3017181B1 (ja) | 2000-03-06 |
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