JP3012446B2 - 集積回路の自動レイアウト方法 - Google Patents
集積回路の自動レイアウト方法Info
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- JP3012446B2 JP3012446B2 JP5331708A JP33170893A JP3012446B2 JP 3012446 B2 JP3012446 B2 JP 3012446B2 JP 5331708 A JP5331708 A JP 5331708A JP 33170893 A JP33170893 A JP 33170893A JP 3012446 B2 JP3012446 B2 JP 3012446B2
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- Japan
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- flip
- flop
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- delay
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の自動レイア
ウト方法および装置に関し、特には集積回路内のフリッ
プフロップ間の信号伝搬経路におけるホールドタイムを
所望の値に抑えることを可能とするレイアウト方法およ
び装置に関する。
ウト方法および装置に関し、特には集積回路内のフリッ
プフロップ間の信号伝搬経路におけるホールドタイムを
所望の値に抑えることを可能とするレイアウト方法およ
び装置に関する。
【０００２】
【従来の技術】クロック信号により制御される集積回路
において、集積回路のフリップフロップ（以降、Ｆ／Ｆ
と記す）に入力されるデータ信号とクロック信号の伝搬
時間の関係を制限した回路設計をする場合には、Ｆ／Ｆ
のホールドタイムに対するホールドマージンを守るレイ
アウト設計が必要となる。
において、集積回路のフリップフロップ（以降、Ｆ／Ｆ
と記す）に入力されるデータ信号とクロック信号の伝搬
時間の関係を制限した回路設計をする場合には、Ｆ／Ｆ
のホールドタイムに対するホールドマージンを守るレイ
アウト設計が必要となる。
【０００３】信号の伝搬経路時間は、その伝搬経路中に
含まれる素子による遅延時間と、素子間の配線による遅
延時間との和となるが、前者が各素子に対して固有の値
を持つのに対して、後者はレイアウトパターンの配線に
依存する。このため、ホールドマージンを守る必要があ
る集積回路のレイアウト設計においては、遅延時間のば
らつきを考慮しながら、データ信号線の配線パターンを
決定しなければならない。ホールドマージンを満足する
必要が有る半導体集積回路のレイアウト設計において、
従来の技術は以下のような方法を用いていた。
含まれる素子による遅延時間と、素子間の配線による遅
延時間との和となるが、前者が各素子に対して固有の値
を持つのに対して、後者はレイアウトパターンの配線に
依存する。このため、ホールドマージンを守る必要があ
る集積回路のレイアウト設計においては、遅延時間のば
らつきを考慮しながら、データ信号線の配線パターンを
決定しなければならない。ホールドマージンを満足する
必要が有る半導体集積回路のレイアウト設計において、
従来の技術は以下のような方法を用いていた。
【０００４】一つの方法としては、論理設計の段階で予
め人手で論理回路を修正する方法である。図９は、従来
の自動レイアウト装置による論理設計段階の回路図の一
部分を示したものである。クロック信号５は、各Ｆ／Ｆ
６，７，８に供給され、Ｆ／Ｆ６，Ｆ／Ｆ７間のデータ
信号は、データ信号配線９を介して供給され、Ｆ／Ｆ
７，Ｆ／Ｆ８間のデータ信号はデータ信号配線群１０を
介して供給される。このとき、データ信号配線９には、
素子が何も接続されていないため、データ信号の伝搬時
間が短いことがわかり、設計者は図８に示すように遅延
素子群２８をデータ信号配線９に挿入することにより、
ホールドマージンを満足する回路設計を行っていた。
め人手で論理回路を修正する方法である。図９は、従来
の自動レイアウト装置による論理設計段階の回路図の一
部分を示したものである。クロック信号５は、各Ｆ／Ｆ
６，７，８に供給され、Ｆ／Ｆ６，Ｆ／Ｆ７間のデータ
信号は、データ信号配線９を介して供給され、Ｆ／Ｆ
７，Ｆ／Ｆ８間のデータ信号はデータ信号配線群１０を
介して供給される。このとき、データ信号配線９には、
素子が何も接続されていないため、データ信号の伝搬時
間が短いことがわかり、設計者は図８に示すように遅延
素子群２８をデータ信号配線９に挿入することにより、
ホールドマージンを満足する回路設計を行っていた。
【０００５】もう一つの方法は、接続情報に対応して自
動的に遅延素子を挿入しレイアウトを行い、挿入した遅
延素子の遅延時間を調整する方法である（例えば、特開
平３−８４９５１号公報）。図１１，図１２はその例を
示した図である。図１１は、図９に対して各Ｆ／Ｆの間
に遅延素子３０をそれぞれ挿入し論理回路図を変更して
いる。この論理回路図を用いてレイアウトパターンを生
成する。
動的に遅延素子を挿入しレイアウトを行い、挿入した遅
延素子の遅延時間を調整する方法である（例えば、特開
平３−８４９５１号公報）。図１１，図１２はその例を
示した図である。図１１は、図９に対して各Ｆ／Ｆの間
に遅延素子３０をそれぞれ挿入し論理回路図を変更して
いる。この論理回路図を用いてレイアウトパターンを生
成する。
【０００６】遅延素子としては、図１２（ａ）〜（ｆ）
に示すようなセルを用意する。用意された図１２（ａ）
〜（ｆ）で示されるセルは、一定の遅延時間を持つ素子
（この場合は、ＯＲ回路３３）を直列に並べた物であ
り、大きさ、入力端子３１の位置および出力端子３２の
位置を等しくしてある。生成されたレイアウトパターン
よりＦ／Ｆ間のデータ信号およびクロック信号伝搬経路
の信号伝搬遅延時間を算出し、ホールドマージンを満足
するような遅延値を有するものを図１２（ａ）〜（ｆ）
で示されたものの中から選択し元のセルと置き換える事
により、レイアウトパターンを変更することなくホール
ドマージンを満足させるように設計できる。
に示すようなセルを用意する。用意された図１２（ａ）
〜（ｆ）で示されるセルは、一定の遅延時間を持つ素子
（この場合は、ＯＲ回路３３）を直列に並べた物であ
り、大きさ、入力端子３１の位置および出力端子３２の
位置を等しくしてある。生成されたレイアウトパターン
よりＦ／Ｆ間のデータ信号およびクロック信号伝搬経路
の信号伝搬遅延時間を算出し、ホールドマージンを満足
するような遅延値を有するものを図１２（ａ）〜（ｆ）
で示されたものの中から選択し元のセルと置き換える事
により、レイアウトパターンを変更することなくホール
ドマージンを満足させるように設計できる。
【０００７】
【発明が解決しようとする課題】従来の方法のうち、論
理設計段階で予め人手で論理回路図を修正する方法にお
いては、レイアウト後の情報でないために、レイアウト
配線結果による影響を考慮して、予想した遅延素子数
（遅延時間）よりも多くの遅延素子を挿入しなければな
らない。このために、回路設計段階の設計負荷が重くな
ることや、回路全体の余分な素子およびネットが増加す
るという欠点がある。
理設計段階で予め人手で論理回路図を修正する方法にお
いては、レイアウト後の情報でないために、レイアウト
配線結果による影響を考慮して、予想した遅延素子数
（遅延時間）よりも多くの遅延素子を挿入しなければな
らない。このために、回路設計段階の設計負荷が重くな
ることや、回路全体の余分な素子およびネットが増加す
るという欠点がある。
【０００８】また、もう一方の遅延素子セルを変更する
方法では、ユーザが設計上用いなかった遅延素子が論理
回路情報として挿入されているので、ユーザが設計した
論理回路情報（回路接続情報）とレイアウトで使用する
論理回路情報と異なることとなる。このため、人手によ
る論理回路図修正方法と同様に、ユーザの設計に対しセ
ルの素子数およびネット数が論理回路情報上増加すると
いう欠点がある。
方法では、ユーザが設計上用いなかった遅延素子が論理
回路情報として挿入されているので、ユーザが設計した
論理回路情報（回路接続情報）とレイアウトで使用する
論理回路情報と異なることとなる。このため、人手によ
る論理回路図修正方法と同様に、ユーザの設計に対しセ
ルの素子数およびネット数が論理回路情報上増加すると
いう欠点がある。
【０００９】さらに、これらの方法による場合には、ユ
ーザに変更内容がフィードバックされないと、ユーザは
完成した回路の内容が理解できないという欠点もある。
ーザに変更内容がフィードバックされないと、ユーザは
完成した回路の内容が理解できないという欠点もある。
【００１０】本発明は上記欠点に鑑み、Ｆ／Ｆのホール
ドマージンを満足させ、論理回路情報をほとんど変化さ
せない集積回路のレイアウト方法および装置を提供する
ことを目的とする。
ドマージンを満足させ、論理回路情報をほとんど変化さ
せない集積回路のレイアウト方法および装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明の自動レイアウト
方法は、フリップフロップを有する集積回路の自動レイ
アウト方法であって、論理回路情報に基づいてフリップ
フロップを有する集積回路を自動レイアウトした結果、
第１のフリップフロップに入力されるデータ信号が前記
第１のフリップフロップに入力されるクロック信号に対
するホールドタイムを満足しないときには、前記データ
信号に対する遅延値が異なり、大きさ、端子位置が等し
い複数のフリップフロップの中から前記ホールドタイム
を満足するような前記遅延値を有する第２のフリップフ
ロップを選択し、前記第１のフリップフロップを前記第
２のフリップフロップに置換するものである。
方法は、フリップフロップを有する集積回路の自動レイ
アウト方法であって、論理回路情報に基づいてフリップ
フロップを有する集積回路を自動レイアウトした結果、
第１のフリップフロップに入力されるデータ信号が前記
第１のフリップフロップに入力されるクロック信号に対
するホールドタイムを満足しないときには、前記データ
信号に対する遅延値が異なり、大きさ、端子位置が等し
い複数のフリップフロップの中から前記ホールドタイム
を満足するような前記遅延値を有する第２のフリップフ
ロップを選択し、前記第１のフリップフロップを前記第
２のフリップフロップに置換するものである。
【００１２】そして、本発明の自動レイアウト方法で
は、前記遅延値を有する素子がバッファ回路であること
を特徴とする。
は、前記遅延値を有する素子がバッファ回路であること
を特徴とする。
【００１３】
【作用】本発明によれば、指示に基づく集積回路をレイ
アウトした後に、レイアウトされた集積回路における前
記各フリップフロップのホールドタイムを算出し、ホー
ルドマージンが不足しているか否かを判定する。ホール
ドマージンが不足しているフリップフロップについて
は、予め用意した同じ大きさ、同じ入出力端子位置を持
つ遅延値の異なる遅延素子付きフリップフロップと変更
する。このことにより、フリップフロップのホールドタ
イムを満足させるための変更を、論理回路情報およびレ
イアウトパターンを変更することなく行える。
アウトした後に、レイアウトされた集積回路における前
記各フリップフロップのホールドタイムを算出し、ホー
ルドマージンが不足しているか否かを判定する。ホール
ドマージンが不足しているフリップフロップについて
は、予め用意した同じ大きさ、同じ入出力端子位置を持
つ遅延値の異なる遅延素子付きフリップフロップと変更
する。このことにより、フリップフロップのホールドタ
イムを満足させるための変更を、論理回路情報およびレ
イアウトパターンを変更することなく行える。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の自動レイアウト方法の主要
部を示すフローチャートである。図２はレイアウトする
ように指示された集積回路を示す回路図である（ただ
し、説明の簡略化のために、クロック信号の伝搬経路部
分に関するフリップフロップおよびフリップフロップ間
のデータ信号伝搬経路部分のみを示している）。図３は
図２の回路図に従って、本発明の自動レイアウト装置が
従来の方法によってレイアウトした集積回路のパターン
を示す図、図４は本発明の自動レイアウト装置が図３で
示された集積回路の各フリップフロップにおけるホール
ドタイムを算出し、ホールドマージンが不足しているフ
リップフロップを遅延素子付きフリップフロップで置換
した結果を示すパターン図、図５は図４の置換のために
予め用意された遅延素子付きフリップフロップの例を示
すパターン図である。
て説明する。図１は本発明の自動レイアウト方法の主要
部を示すフローチャートである。図２はレイアウトする
ように指示された集積回路を示す回路図である（ただ
し、説明の簡略化のために、クロック信号の伝搬経路部
分に関するフリップフロップおよびフリップフロップ間
のデータ信号伝搬経路部分のみを示している）。図３は
図２の回路図に従って、本発明の自動レイアウト装置が
従来の方法によってレイアウトした集積回路のパターン
を示す図、図４は本発明の自動レイアウト装置が図３で
示された集積回路の各フリップフロップにおけるホール
ドタイムを算出し、ホールドマージンが不足しているフ
リップフロップを遅延素子付きフリップフロップで置換
した結果を示すパターン図、図５は図４の置換のために
予め用意された遅延素子付きフリップフロップの例を示
すパターン図である。
【００１５】図２を参照すれば明らかなように、クロッ
ク信号ライン５に供給されたクロック信号は、各フリッ
プフロップ６，７，８（以降、Ｆ／Ｆ６，７，８と記
す）のクロック入力端子に供給されている。データ入力
ライン４からＦ／Ｆ６の入力端子に与えられたデータ信
号の伝搬は、データ信号配線９によりＦ／Ｆ７のデータ
入力端子に供給され、さらにデータ信号配線群１０によ
りＦ／Ｆ８のデータ入力端子に供給される。各Ｆ／Ｆ
６、７、８に供給されるデータ信号およびクロック信号
の伝搬遅延時間は、信号経路の各素子の遅延時間と、配
線経路での伝搬遅延時間との和によって表されるが、各
素子の遅延時間が一定であるのに対し、配線経路５，
９，１０の伝達遅延時間はレイアウトの配線パターンの
状態によってばらつきが生じる。
ク信号ライン５に供給されたクロック信号は、各フリッ
プフロップ６，７，８（以降、Ｆ／Ｆ６，７，８と記
す）のクロック入力端子に供給されている。データ入力
ライン４からＦ／Ｆ６の入力端子に与えられたデータ信
号の伝搬は、データ信号配線９によりＦ／Ｆ７のデータ
入力端子に供給され、さらにデータ信号配線群１０によ
りＦ／Ｆ８のデータ入力端子に供給される。各Ｆ／Ｆ
６、７、８に供給されるデータ信号およびクロック信号
の伝搬遅延時間は、信号経路の各素子の遅延時間と、配
線経路での伝搬遅延時間との和によって表されるが、各
素子の遅延時間が一定であるのに対し、配線経路５，
９，１０の伝達遅延時間はレイアウトの配線パターンの
状態によってばらつきが生じる。
【００１６】このような回路に対する自動レイアウト方
法について、図１を参照して説明する。図２で示される
ような集積回路のパターンの制作が指示されると、自動
レイアウト装置の自動配置配線プログラムは、図３で示
されるような全体のレイアウトパターンの生成を従来と
同様に行う（ステップＳ１）。レイアウトパターンの生
成を行った後、クロック信号ライン５から各Ｆ／Ｆ６〜
８までの信号伝搬遅延時間の算出と、データ信号配線
９，１０からＦ／Ｆ７，８までの信号伝搬遅延時間の算
出を行い、Ｆ／Ｆ７，８のホールドマージンが不足して
いるか否かをレイアウトパターンより抽出する（ステッ
プＳ２）。
法について、図１を参照して説明する。図２で示される
ような集積回路のパターンの制作が指示されると、自動
レイアウト装置の自動配置配線プログラムは、図３で示
されるような全体のレイアウトパターンの生成を従来と
同様に行う（ステップＳ１）。レイアウトパターンの生
成を行った後、クロック信号ライン５から各Ｆ／Ｆ６〜
８までの信号伝搬遅延時間の算出と、データ信号配線
９，１０からＦ／Ｆ７，８までの信号伝搬遅延時間の算
出を行い、Ｆ／Ｆ７，８のホールドマージンが不足して
いるか否かをレイアウトパターンより抽出する（ステッ
プＳ２）。
【００１７】次に、ホールドマージンが不足しているＦ
／Ｆ（例えば、図３のＦ／Ｆ１９）に対し、不足してい
る遅延時間を越える範囲で最も遅延時間の短いＦ／Ｆの
パターンを図５（ｂ）〜（ｅ）より選択する（ステップ
Ｓ３）。Ｆ／Ｆ１９のホールドマージンを満足するよう
に、例えば図５（ｂ）のＦ／Ｆを選択し、選択したＦ／
ＦをＦ／Ｆ２０としてＦ／Ｆ１９とレイアウト情報上で
置換する（ステップＳ４）。なお、この時レイアウト配
線パターン１７，置換対象外のＦ／Ｆ１８（ホールドマ
ージンを満足するＦ／Ｆ）については、再レイアウトま
たは置換処理は行われない。以上の処理により、論理回
路情報の変更，再レイアウトすることなく、ホールドマ
ージンを満足することができる。
／Ｆ（例えば、図３のＦ／Ｆ１９）に対し、不足してい
る遅延時間を越える範囲で最も遅延時間の短いＦ／Ｆの
パターンを図５（ｂ）〜（ｅ）より選択する（ステップ
Ｓ３）。Ｆ／Ｆ１９のホールドマージンを満足するよう
に、例えば図５（ｂ）のＦ／Ｆを選択し、選択したＦ／
ＦをＦ／Ｆ２０としてＦ／Ｆ１９とレイアウト情報上で
置換する（ステップＳ４）。なお、この時レイアウト配
線パターン１７，置換対象外のＦ／Ｆ１８（ホールドマ
ージンを満足するＦ／Ｆ）については、再レイアウトま
たは置換処理は行われない。以上の処理により、論理回
路情報の変更，再レイアウトすることなく、ホールドマ
ージンを満足することができる。
【００１８】図５（ａ）〜（ｅ）に示すようなセル状の
Ｆ／Ｆは、Ｆ／Ｆ素子１２の前段に一定の遅延時間を持
つ素子（この場合はｂｕｆｆｅｒ回路１６）を直列に並
べたものであり、セルの大きさ、入力端子１１，出力端
子１３，１４，クロック入力端子１５の位置を等しくし
てある。ただし、図２ないし図４で示されるＦ／Ｆは、
論理回路図上では１種類のみと看做される。なお、最初
の自動配置配線におけるＦ／Ｆのレイアウトパターンと
しては図５（ａ）で示されるものが使用される。
Ｆ／Ｆは、Ｆ／Ｆ素子１２の前段に一定の遅延時間を持
つ素子（この場合はｂｕｆｆｅｒ回路１６）を直列に並
べたものであり、セルの大きさ、入力端子１１，出力端
子１３，１４，クロック入力端子１５の位置を等しくし
てある。ただし、図２ないし図４で示されるＦ／Ｆは、
論理回路図上では１種類のみと看做される。なお、最初
の自動配置配線におけるＦ／Ｆのレイアウトパターンと
しては図５（ａ）で示されるものが使用される。
【００１９】なお、遅延付きＦ／Ｆとしては、今回の実
施例のように、一定の遅延時間を持つ素子（ｂｕｆｆｅ
ｒ回路１６）を直列に並べたものでなくても、Ｆ／Ｆの
大きさ、入出力端子位置が同一であれば良いので、図６
に示すように遅延素子２１として接続されたセルの駆動
能力など信号伝達遅延時間を左右する特性が異なる素子
を用いてもよい。
施例のように、一定の遅延時間を持つ素子（ｂｕｆｆｅ
ｒ回路１６）を直列に並べたものでなくても、Ｆ／Ｆの
大きさ、入出力端子位置が同一であれば良いので、図６
に示すように遅延素子２１として接続されたセルの駆動
能力など信号伝達遅延時間を左右する特性が異なる素子
を用いてもよい。
【００２０】次に本発明の第２の実施例について図７，
図８を用いて説明する。図７においては、Ｆ／Ｆ２２に
接続されているＦ／Ｆ２３ａ，２３ｂ，２３ｃについて
全てホールドマージンが不足しているものとする。ホー
ルドマージンが不足しているＦ／Ｆ２３ａ，２３ｂ，２
３ｃの中で、最もホールドマージンが不足しているＦ／
Ｆの不足遅延時間により、図８に示す遅延素子２８を出
力端子側に持つ遅延素子付きＦ／Ｆの選択を行う。選択
方法は、ホールドマージンを越える範囲で最も小さい遅
延値を持つＦ／Ｆを選択する。選ばれた置換用のＦ／Ｆ
をデータ信号伝搬経路の送り側であるＦ／Ｆ２２と置換
する。以上の処理を自動レイアウト装置を用いてレイア
ウトすることにより、ホールドマージンを満足した高集
積なレイアウト設計を自動的に実現することができる。
図８を用いて説明する。図７においては、Ｆ／Ｆ２２に
接続されているＦ／Ｆ２３ａ，２３ｂ，２３ｃについて
全てホールドマージンが不足しているものとする。ホー
ルドマージンが不足しているＦ／Ｆ２３ａ，２３ｂ，２
３ｃの中で、最もホールドマージンが不足しているＦ／
Ｆの不足遅延時間により、図８に示す遅延素子２８を出
力端子側に持つ遅延素子付きＦ／Ｆの選択を行う。選択
方法は、ホールドマージンを越える範囲で最も小さい遅
延値を持つＦ／Ｆを選択する。選ばれた置換用のＦ／Ｆ
をデータ信号伝搬経路の送り側であるＦ／Ｆ２２と置換
する。以上の処理を自動レイアウト装置を用いてレイア
ウトすることにより、ホールドマージンを満足した高集
積なレイアウト設計を自動的に実現することができる。
【００２１】
【発明の効果】以上説明したように本発明は自動レイア
ウト装置の内部に、信号伝搬経路に種々の長さの信号遅
延をもたらす遅延素子を組み込んだ置換用のフリップフ
ロップを予め用意し、レイアウトした集積回路中のフリ
ップフロップの中にホールドマージン不足が生じたフリ
ップフロップがあった場合には、これを抽出し、適宜な
置換用のフリップフロップと交換する機能を、従来のレ
イアウト処理機能に付加することにより、人手または自
動による論理回路情報の変更やホールドマージン不足に
よる再レイアウトを実行することなく、ホールドマージ
ンを満足したレイアウトを実現できるという効果があ
り、集積度を殆ど変えることなく、後戻りのないレイア
ウト設計の実現，論理回路情報変更によるミスを生じな
い自動レイアウトを実現できるという効果を有する。ま
た、この回路の変更は外観的な変更を伴わないので変更
前の設計者が変更後の論理回路情報をみても容易に理解
できるという効果もある。
ウト装置の内部に、信号伝搬経路に種々の長さの信号遅
延をもたらす遅延素子を組み込んだ置換用のフリップフ
ロップを予め用意し、レイアウトした集積回路中のフリ
ップフロップの中にホールドマージン不足が生じたフリ
ップフロップがあった場合には、これを抽出し、適宜な
置換用のフリップフロップと交換する機能を、従来のレ
イアウト処理機能に付加することにより、人手または自
動による論理回路情報の変更やホールドマージン不足に
よる再レイアウトを実行することなく、ホールドマージ
ンを満足したレイアウトを実現できるという効果があ
り、集積度を殆ど変えることなく、後戻りのないレイア
ウト設計の実現，論理回路情報変更によるミスを生じな
い自動レイアウトを実現できるという効果を有する。ま
た、この回路の変更は外観的な変更を伴わないので変更
前の設計者が変更後の論理回路情報をみても容易に理解
できるという効果もある。
【図１】本発明の自動レイアウト方法の主要部を示すフ
ローチャートである。
ローチャートである。
【図２】本発明の自動レイアウト装置により、作成すべ
き集積回路の一部の論理回路を示す回路図である。
き集積回路の一部の論理回路を示す回路図である。
【図３】図２の回路図に従って、本発明の自動レイアウ
ト装置が従来の方法によってレイアウトした集積回路の
パターンを示す図である。
ト装置が従来の方法によってレイアウトした集積回路の
パターンを示す図である。
【図４】本発明の自動レイアウト装置が、図３で示され
た集積回路の各Ｆ／Ｆにおけるホールドタイムを算出
し、ホールドマージンが不足しているＦ／Ｆを遅延素子
付きＦ／Ｆで置換した結果を示すパターン図である。
た集積回路の各Ｆ／Ｆにおけるホールドタイムを算出
し、ホールドマージンが不足しているＦ／Ｆを遅延素子
付きＦ／Ｆで置換した結果を示すパターン図である。
【図５】（ａ）〜（ｅ）は、図４の回路の置換のために
予め用意された遅延素子付きＦ／Ｆの例を示すパターン
図である。
予め用意された遅延素子付きＦ／Ｆの例を示すパターン
図である。
【図６】遅延素子付きＦ／Ｆの他の例を示す図である。
【図７】本発明の第２の実施例を示す回路図である。
【図８】図８の実施例において用いられる置換用の遅延
素子付きＦ／Ｆを示すパターン図である。
素子付きＦ／Ｆを示すパターン図である。
【図９】従来の自動レイアウト装置により、作成すべき
集積回路の一部の論理回路を示す回路図である。
集積回路の一部の論理回路を示す回路図である。
【図１０】図９の論理回路に従来の方法で遅延素子が追
加されたところを示す回路図である。
加されたところを示す回路図である。
【図１１】図９の論理回路に従来の方法で遅延素子が挿
入されたところを示す回路図である。
入されたところを示す回路図である。
【図１２】従来例の遅延素子の内部回路を示したパター
ン図である。
ン図である。
４ データ入力ライン ５ クロック信号ライン ６，７，８，１８，１９，２２，２３ａ，２３ｂ，２３
ｃ Ｆ／Ｆ ９ データ信号配線 １０ データ信号配線群 １１，２４ 入力端子 １２ Ｆ／Ｆ素子 １３，１４，２５，２６ 出力端子 １５，２７ クロック入力端子 １６ 遅延素子（Ｂｕｆｆｅｒ回路） １７ 配線 ２０ 置換用のＦ／Ｆ
ｃ Ｆ／Ｆ ９ データ信号配線 １０ データ信号配線群 １１，２４ 入力端子 １２ Ｆ／Ｆ素子 １３，１４，２５，２６ 出力端子 １５，２７ クロック入力端子 １６ 遅延素子（Ｂｕｆｆｅｒ回路） １７ 配線 ２０ 置換用のＦ／Ｆ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−142096（ＪＰ，Ａ) 特開 平４−333261（ＪＰ，Ａ) 特開 平５−82725（ＪＰ，Ａ) 実開 昭61−144040（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06H 15/60 H01L 21/82
Claims (1)
- 【請求項１】論理回路情報に基づいてフリップフロップ
を有する集積回路を自動レイアウトした結果、第１のフ
リップフロップに入力されるデータ信号が前記第１のフ
リップフロップに入力されるクロック信号に対するホー
ルドタイムを満足しないときには、前記データ信号に対する遅延値が異なり、大きさ、端子
位置が等しい複数のフリップフロップの中から前記ホー
ルドタイムを満足するような前記遅延値を有する第２の
フリップフロップを選択し、前記第１のフリップフロッ
プを前記第２のフリップフロップに置換するものであ
り、 前記遅延値を有する素子がバッファ回路である ことを特
徴とする集積回路の自動レイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331708A JP3012446B2 (ja) | 1993-12-27 | 1993-12-27 | 集積回路の自動レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5331708A JP3012446B2 (ja) | 1993-12-27 | 1993-12-27 | 集積回路の自動レイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192031A JPH07192031A (ja) | 1995-07-28 |
| JP3012446B2 true JP3012446B2 (ja) | 2000-02-21 |
Family
ID=18246705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5331708A Expired - Lifetime JP3012446B2 (ja) | 1993-12-27 | 1993-12-27 | 集積回路の自動レイアウト方法 |
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| Country | Link |
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| JP (1) | JP3012446B2 (ja) |
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|---|---|---|---|---|
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144040A (ja) * | 1984-12-18 | 1986-07-01 | Nec Corp | Ｌｓｉの等容量配線方法 |
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-
1993
- 1993-12-27 JP JP5331708A patent/JP3012446B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07192031A (ja) | 1995-07-28 |
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