JPH04186865A - 半導体集積回路製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路製造方法に関し、特に、従来
のスタンダードセル方式と同等の労力と時間で、マニュ
アル設旧に近い集積度を持つ集積回路を設π１てきる半
導体集積回路製造方法に関する。

（従来の技術） 現在ＬＳＩの設＝１方法には大きく分けて３つの種類か
ある。ます、半導体基板上にトラン、スタ等の素子の配
置から配線まで、総てをその都度新たに行う方法かある
。これは、フルカスタムと呼ばれ高性能で効率の良いチ
ップか小さく出来るという特徴かある。その半面、開発
に長い期間と手間かかかってしまうことか難点である。

これとは反対に、トランジスタ等の素子か半導体基板に
予めアレイ状に形成されたウニ・・として既に準備され
ており、これらの間の配線のみを用途に応して決める方
法もある。これは、）ｒ’　　ドアＩノイと呼はれ、夫
々の機能を実現するのに必要なブロック（セル）を構成
する為の配線は予め設訓されており、ライブラリとして
用意されている。

設ｇＩ者はライブラリを参照しつつ適宜セルを組み合わ
せ、これらのセル間の接続配線設旧を行い、その上で実
際の配線の焼き（＝ｊけを行えば所望のチップか得られ
るのである。従って、開発期間は極めて短い。

この二つの方法の中間に位置するのは、スタンダールセ
ルである。この場合、一つのセル内での素子の形状配列
及びそれらの配線はセル毎に最適に設Ｊ１されており、
やはり設計者は、セルの組み合わせとそれらの間の配線
を行うので、フルカスタムよりは開発期間は短い。たた
し、汁導体基板上のセル配列はＬＳＩ毎に違ってしまう
のてウェハの作成から行わなければならす、ケートアレ
イよりは完成までの時間かより多くかかる。しかし、手
頃で汎用性のある方法として多用されている。

近年、上述しｔ：これらの１１式を絹ろ合わせて月１い
る二とか行われる様になってきた。例えば、同一チップ
でも、その一部分はフルカスタムで１１成し、残りの部
分はスター・タートセルて作成するといったものである
。二の様！λツノ法は、夫々の利「＼をｑ−かぜるとい
う点て大変効果的である。

（発明か解決しようとする課題） 従来、スタンダードセルの場合、配置配線を行うに当た
ってセルのパターンの変更Ｈ′ｉ３通できない。多くの
セルを組み合わせる場合、隣接するセル同士でパターン
の重複か頻繁に牛Ａる。フルカスタムでは、当然共通化
される回路か、スタンター１へセルでは無駄にスペース
を費やしてしまい、集積度を下げてしまっていた。

又、従来のスタンタートセルは、チップ全体をスタンダ
ードセルで構成する場合をｔ１定して股上１か為されて
いた。例えば、一つのスタンター）・セルにかかる負荷
は、ｆａｎ−ｉｎ、［ａローｏｕｔの大小によって変化
するか、色々な紹み合わせて使用される為、各セルの出
力ドライバーのディメ２・７ヨンはチップ全体にスタン
ダードセルを配することを考慮して大きめに取られてい
た。即ち、多くの場合設旧されたＬＳＩの大部分の構成
トランジスタのケート長は必要以上のデイメン／ヨシを
持っていた。このことは、スタンダードセルの設計の容
品さを考えれば、やむをえないことであるが、チップの
一部にスタンダートセルを用いる場合は大変不合理なこ
とである。例えは、］チップの半分にのみスタンダード
セルを用い、その配線長は最大でもチップ全体にスタン
ダードセルを構成した場合のコ／２だとすれば、負荷も
やはり１／２程度となる。つまり、この場合スタンダー
ドセルは完全に過剰品質である。このことは、サイスの
異なるチップにスタンダードセルを用いる場合でも同様
である。

本発明は、上述の如き従来の問題点を解決するためのも
ので、その目的は、従来のスタンダードセル方式と同等
の労力と時間で、マニュアル設計に近い集積度の集積回
路を設言１てきる集積回路の製造方法を提供することで
ある。

［発明の構成］ （課題を解決するための手段） 最近、スタンダードセル方式を発展させた、新しい設旧
方法としてノンホリソクセル方式か提案された。ン／ホ
リノクセルとは、マスクレイアウトを記号的に表現した
もので、トランジスタ、コンタクト、端子等の／ノホル
をスティックと呼ぶ幅の無いワイヤで接続したものであ
る。シ、十リックセルは、スティック図という形で登録
されており、その構成要素はＮチャンネルＦＥＴ、Ｐチ
ャンネルＦＥＴ５Ｎチャンネル拡散層ワイヤ、Ｐチャン
ネル拡散層ワイヤ、電源線、コンタクｌ−、ビア等から
なっている。これらンンボルやワイヤの相対位置は、マ
スクレイアウトに於ける相対位置に対応している。第１
図に２人力ＮＡＮＤのンンホル、スティック図を、第２
図にそれから生成した実際のパターンを示す。スティッ
ク図は旧算機で処理されるデータであり、このデータは
マスク、レイアウト、パターンに変換される。このシン
ホリックセルの特徴は、スティック図をス１算機下処理
する場合に一つのセルの大きさもその用いがたに応して
変化しえるという点にある。例えは、隣接するインバー
ターセルで拡散コンタクトか共通に用いる二とか出来れ
は、共通としその分セルの大きさを押さえることか行わ
れる。又、スタンダードセルの様に一列に真っすくに揃
わなくてもよく、自動的に効率の良い配置か為される。

その処理は適当なブロクラムを用いて自動的に行われる
。更に、トランンスタのディメンンヨンをパラメータで
指定し、適宜異なる大きさのトランジスタを形成するこ
ともてきるのである。

本発明はこの様なシンボリックセルを用いるのである。

即ち、本発明の半導体集積製造方法は、スタンダードセ
ルをシンボリックセルに置き換えて登録する工程と、前
記シンボリックセルを用いて半導体基板上の素子の自動
配置配線を行う］−程と、前記シンボリックセルの隣接
するもの同士で実質的に重複する部分を１つに共有化す
る工程と、前記共有化の行われた／ノホリソクセルの配
線に従ってマスクパターンを形成する工程と、このマス
クパターンを用いて半導体基板上に一゛１導体素子の形
成及びそれら間の配線を行うゴ程とからな−。

ている。

（作用） 従って、最適ディメンーヨンへの変更及びシンボリック
セルの隣接するもの同士で実質的に重複する部分カベつ
に共有化され、集積度か向上するものである。

（実施例） 先ず、］チップ内に形成すべき回路部分を、フルカスタ
ムで設討するに適するそれ程複卸でない部分と、スタン
ダードセルて設み１するに適するランダムな部分に分け
、スタンダードセルで設計すべき部分を以下に詳細に説
明する方法に従って設計する。

即ち第３図は、本発明による集積回路設工１ツノ法の実
施例を示すブローチャー１〜である。

先ず、Ｅ　Ｗ　Ｓ　（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｗｏｒ
ｋｓｔａｔｉｏｎ）によって、回路図を作成する（ステ
ップ］）。二の回路図の例を第４図に示す。次に、この
回路図に基ついて回路記述ネットを作成する（ステップ
２）。

この回路記述ネットはセル間の配線接続情報である。第
５図に第４図の回路図に対する回路記述ネットの例を示
す。

次に、二の回路記述ネットに従い、ｒｏｕｔｅｒ（自動
配線ツール）にてセルの配置配線を行う（ステップ３）
。ここで用いるセルは、シンボリックセルで従来のスタ
ンダードセルを一対一に置き換えたライブラリを用いて
いる。次に、これらシンボリックセルをスティック図に
変換した上で（ステップ４）、コンパクタ−を用いてセ
ルの縮小を行う（ステップ５）。即ち、トランンスタの
ディメンションをシンボリックセルと用いる面積に応し
て必要最小限に変更する。この変更により、セル配置は
チップの一部に用いた多くの場合、スタンダードセルの
ものの１／３〜１／４程度のディメンションでよくなっ
ている。又、同時に隣接するシンボリックセルで、共有
化の可能なパターンは共有化しておく。最後に、この縮
小された配置配線に従ってマスクパターンを発生させる
（ステップ６）。

第６図、第７図に、縮小の前後のパターンの例を示す。

二二では、Ｐチャンネル幅を８５ミクロンから３０ミク
ロンに、Ｎチャンネル幅を６２ミクロンから２０ミクロ
ンに狭めた場合の例である。

この後の処理は、このパター／によって作成した実際の
マスクを用いて従来のＬＳＩ製造方法に従って行われる
。

第８図にパターン共有化の具体例を挙げる。第８−ａ図
は２つのインバータ・トランジスタか隣接しているか共
有化されていない。第８−ｂ図は拡散コンタクトか共有
化され２つのインバータ・トランジスタ面積か縮小して
いる。

以上、好ましい実施例について説明したか、本発明には
多くの変形例やその他の実施例かあることは言うまでも
ない。

［発明の効果コ り上の様に本発明によれば、従来のスター・タートセル
方式と同等の労力と時間で、マニュアル設訂に近い集積
度を持ったＬＳＩが設計できる。

【図面の簡単な説明】

第１図は、ンンホリソクスティック図の一例を示す図で
ある。 第２図は、第１図のンンホリックスティック図に対応す
るパター７を示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法の実施例で使用する回路図と対応する回路記述ネ
ットを示す図である。 第６図及び第７図は、トランンスタのデイメンジョンの
変更前後のパターンを示す図である。 第８図は、パターンの共有化の具体例を示す図である。

Claims (2)

【特許請求の範囲】
1. （１）スタンダードセルをシンボリックセルに置き換え
   て登録する工程と、 前記シンボリックセルを用いて半導体基板上の素子の自
   動配置配線を行い、 自動配置配線されたシンボリックセルに従ってマスクパ
   ターンを形成する工程と、 このマスクパターンを用いて半導体基板上に半導体素子
   の形成及びそれら間の配線を行う工程と、を具備するこ
   とを特徴とする半導体集積回路製造方法。
2. （２）前記マスクパターン発生工程の際、前記シンボリ
   ックセルに含まれるトランジスタのディメンジョンの変
   更と、シンボリックセルの隣接するもの同士で実質的に
   重複する部分を１つに共有化と配線経路の最短化とコン
   タクト、ビア、配線のスライデングすることを特徴とす
   る請求項１記載の方法。