JP2000076140A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 遮蔽膜が除去されても、記憶素子に格納され
ている記憶情報が解読されてしまう虞れがないようにす
る。 【解決手段】 導電性遮蔽膜２の任意の地点２ａを給電
配線１３およびプルアップ抵抗素子６ｂを介して電源供
給ライン１６に接続する。任意の地点２ｂを給電配線１
１を介して接地ライン１２に接続する。導電性遮蔽膜２
の地点２ａとプルアップ抵抗素子６ｂとの接続点の電位
を反転出力型バッファ回路１５への入力信号とする。バ
ッファ回路１５からの出力信号をメモリ制御回路２０へ
与える。メモリ制御回路２０は、入力信号が高レベルか
ら低レベルへ変化した場合（２ａと２ｂとの間が非導通
状態となった場合）に起動がかけられ、記憶素子２１に
格納されている記憶情報を書き換える。
ている記憶情報が解読されてしまう虞れがないようにす
る。 【解決手段】 導電性遮蔽膜２の任意の地点２ａを給電
配線１３およびプルアップ抵抗素子６ｂを介して電源供
給ライン１６に接続する。任意の地点２ｂを給電配線１
１を介して接地ライン１２に接続する。導電性遮蔽膜２
の地点２ａとプルアップ抵抗素子６ｂとの接続点の電位
を反転出力型バッファ回路１５への入力信号とする。バ
ッファ回路１５からの出力信号をメモリ制御回路２０へ
与える。メモリ制御回路２０は、入力信号が高レベルか
ら低レベルへ変化した場合（２ａと２ｂとの間が非導通
状態となった場合）に起動がかけられ、記憶素子２１に
格納されている記憶情報を書き換える。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
関し、詳しくは半導体集積回路の記憶情報を不正に解読
することを阻害する技術に関するものである。
関し、詳しくは半導体集積回路の記憶情報を不正に解読
することを阻害する技術に関するものである。
【０００２】
【従来の技術】一般的な半導体集積回路（ＩＣ）の構造
は、半導体チップにトランジスタ、ダイオード等の素子
を形成すると共に、チップ表面上に絶縁層と導体層を交
互に積み上げた積層構造の配線から成る。ＩＣカード用
のＩＣに代表されるような高度なセキュリティ構築に関
係するＩＣの場合、ＩＣ内部の記憶素子には、暗号鍵、
暗号処理シーケンス、個人認証情報等の機密情報が電気
的に記憶されている可能性があり、不正な解読から機密
情報を保護する必要がある。
は、半導体チップにトランジスタ、ダイオード等の素子
を形成すると共に、チップ表面上に絶縁層と導体層を交
互に積み上げた積層構造の配線から成る。ＩＣカード用
のＩＣに代表されるような高度なセキュリティ構築に関
係するＩＣの場合、ＩＣ内部の記憶素子には、暗号鍵、
暗号処理シーケンス、個人認証情報等の機密情報が電気
的に記憶されている可能性があり、不正な解読から機密
情報を保護する必要がある。
【０００３】しかし、ＩＣの導体層はポリシリコンやア
ルミニウム等の金属が用いられ、絶縁層にはシリコン酸
化膜、シリコン窒化膜といった光学的に透明な材料が用
いられている。従って、第三者が表面の露出したＩＣを
入手できれば、光学顕微鏡等の光学観測手段を用いるこ
とでＩＣ内部を容易に観測でき、機密情報の記憶領域を
探索できるばかりでなく、電子ビームテスタ等を利用す
ることで、ＩＣ内部の記憶情報や回路の動作状態といっ
た電気的状態も観測可能となる。
ルミニウム等の金属が用いられ、絶縁層にはシリコン酸
化膜、シリコン窒化膜といった光学的に透明な材料が用
いられている。従って、第三者が表面の露出したＩＣを
入手できれば、光学顕微鏡等の光学観測手段を用いるこ
とでＩＣ内部を容易に観測でき、機密情報の記憶領域を
探索できるばかりでなく、電子ビームテスタ等を利用す
ることで、ＩＣ内部の記憶情報や回路の動作状態といっ
た電気的状態も観測可能となる。
【０００４】従来、このようなリバースエンジニアリン
グからＩＣを防御するため、ＩＣの表面に光学的に不透
明な遮蔽膜や導電性遮蔽膜（特願平９−７５２４１号参
照）を形成し、光学的な観測や電子ビームテスタ等を用
いた電気的な観測に対する防御を行っていた。
グからＩＣを防御するため、ＩＣの表面に光学的に不透
明な遮蔽膜や導電性遮蔽膜（特願平９−７５２４１号参
照）を形成し、光学的な観測や電子ビームテスタ等を用
いた電気的な観測に対する防御を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の技術は、ＩＣの製造プロセスで用いられるようなエッ
チング処理や、研削、研磨といった手段により、遮蔽膜
が除去されてしまうと、ＩＣ内部は光学的にも電気的に
も無防備な状態になってしまう。この場合、仮に、遮蔽
膜を除去する際に電気配線に損傷を与え、ＩＣが正常動
作不能な状態に陥ったとしても、不揮発性メモリ等の記
憶素子は配線層よりも下層の領域に情報を電気的に記憶
しているため、その記憶素子に格納されている記憶情報
が解読されてしまう可能性がある。
の技術は、ＩＣの製造プロセスで用いられるようなエッ
チング処理や、研削、研磨といった手段により、遮蔽膜
が除去されてしまうと、ＩＣ内部は光学的にも電気的に
も無防備な状態になってしまう。この場合、仮に、遮蔽
膜を除去する際に電気配線に損傷を与え、ＩＣが正常動
作不能な状態に陥ったとしても、不揮発性メモリ等の記
憶素子は配線層よりも下層の領域に情報を電気的に記憶
しているため、その記憶素子に格納されている記憶情報
が解読されてしまう可能性がある。
【０００６】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、遮蔽膜が除
去されても、記憶素子に格納されている記憶情報が解読
されてしまう虞れのない半導体集積回路を提供すること
にある。
なされたもので、その目的とするところは、遮蔽膜が除
去されても、記憶素子に格納されている記憶情報が解読
されてしまう虞れのない半導体集積回路を提供すること
にある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、表面に導電性遮蔽膜を有する半導
体集積回路において、導電性遮蔽膜の電位を所定電位と
する給電手段と、導電性遮蔽膜の電位の変化に基づいて
この導電性遮蔽膜の損傷を検出する損傷検出手段と、こ
の損傷検出手段によって導電性遮蔽膜の損傷が検出され
た場合、記憶素子に格納されている記憶情報を書き換え
る記憶情報書換手段とを設けたものである。この発明に
よれば、導電性遮蔽膜の電位の変化に基づいて、導電性
遮蔽膜の損傷が検出される。導電性遮蔽膜の損傷が検出
されると記憶素子に格納されている記憶情報が書き換え
られる。
るために、本発明は、表面に導電性遮蔽膜を有する半導
体集積回路において、導電性遮蔽膜の電位を所定電位と
する給電手段と、導電性遮蔽膜の電位の変化に基づいて
この導電性遮蔽膜の損傷を検出する損傷検出手段と、こ
の損傷検出手段によって導電性遮蔽膜の損傷が検出され
た場合、記憶素子に格納されている記憶情報を書き換え
る記憶情報書換手段とを設けたものである。この発明に
よれば、導電性遮蔽膜の電位の変化に基づいて、導電性
遮蔽膜の損傷が検出される。導電性遮蔽膜の損傷が検出
されると記憶素子に格納されている記憶情報が書き換え
られる。
【０００８】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。 〔実施の形態１〕図２は実施の形態１に係る半導体集積
回路（ＩＣ）の構造を示す断面図である。このＩＣは、
半導体基板８上にゲート酸化膜７、ポリシリコンのゲー
ト電極６ａが形成され、絶縁膜５を介して、金属第１配
線層４、金属第２配線層３が形成された多層配線構造を
有する。なお、図中、６ｂはプルアップ抵抗素子、９は
ソース・ドレインであり、最上層部は、導電性遮蔽膜２
とパッシベーション膜１によって覆われている。
き詳細に説明する。 〔実施の形態１〕図２は実施の形態１に係る半導体集積
回路（ＩＣ）の構造を示す断面図である。このＩＣは、
半導体基板８上にゲート酸化膜７、ポリシリコンのゲー
ト電極６ａが形成され、絶縁膜５を介して、金属第１配
線層４、金属第２配線層３が形成された多層配線構造を
有する。なお、図中、６ｂはプルアップ抵抗素子、９は
ソース・ドレインであり、最上層部は、導電性遮蔽膜２
とパッシベーション膜１によって覆われている。
【０００９】図１はこのＩＣの要部を示す回路図であ
る。導電性遮蔽膜２は、その任意の地点２ａが給電配線
１３およびプルアップ抵抗素子６ｂを介して電源供給ラ
イン１６に接続され、任意の地点２ｂが給電配線１１を
介して接地ライン１２に接続されている。
る。導電性遮蔽膜２は、その任意の地点２ａが給電配線
１３およびプルアップ抵抗素子６ｂを介して電源供給ラ
イン１６に接続され、任意の地点２ｂが給電配線１１を
介して接地ライン１２に接続されている。
【００１０】また、給電配線１３の電位、すなわち導電
性遮蔽膜２の地点２ａとプルアップ抵抗素子６ｂとの接
続点の電位は、反転出力型バッファ回路（インバータ回
路）１５の入力端子１５ａへの信号（入力信号）とされ
る。反転出力型バッファ回路１５は、電源供給ライン１
６からの電源の供給を受けて動作し、入力信号のレベル
が低レベル（論理レベル「０」）の場合には出力端子１
５ｂから高レベル（論理レベル「１」）の信号を出力
し、入力信号のレベルが高レベルの場合には出力端子１
５ｂから低レベルの信号を出力する。
性遮蔽膜２の地点２ａとプルアップ抵抗素子６ｂとの接
続点の電位は、反転出力型バッファ回路（インバータ回
路）１５の入力端子１５ａへの信号（入力信号）とされ
る。反転出力型バッファ回路１５は、電源供給ライン１
６からの電源の供給を受けて動作し、入力信号のレベル
が低レベル（論理レベル「０」）の場合には出力端子１
５ｂから高レベル（論理レベル「１」）の信号を出力
し、入力信号のレベルが高レベルの場合には出力端子１
５ｂから低レベルの信号を出力する。
【００１１】反転出力型バッファ回路１５の出力端子１
５ｂからの信号が入力信号としてメモリ制御回路２０へ
与えられる。メモリ制御回路２０は、例えばコンピュー
タのメモリマネージメントユニット（ＭＭＵ）や、ＣＰ
Ｕに専用のソフトをいれたものに相当し、入力信号が高
レベルから低レベルへ変化した場合に起動がかけられ、
記憶素子２１に格納されている記憶情報を書き換える
（この実施の形態では、消去する）機能を有している。
記憶素子２１には暗号鍵、暗号処理シーケンス、個人認
証情報等の機密情報が電気的に記憶されている。
５ｂからの信号が入力信号としてメモリ制御回路２０へ
与えられる。メモリ制御回路２０は、例えばコンピュー
タのメモリマネージメントユニット（ＭＭＵ）や、ＣＰ
Ｕに専用のソフトをいれたものに相当し、入力信号が高
レベルから低レベルへ変化した場合に起動がかけられ、
記憶素子２１に格納されている記憶情報を書き換える
（この実施の形態では、消去する）機能を有している。
記憶素子２１には暗号鍵、暗号処理シーケンス、個人認
証情報等の機密情報が電気的に記憶されている。
【００１２】〔導電性遮蔽膜２が損傷を受けていない場
合〕導電性遮蔽膜２が損傷を受けていない場合、導電性
遮蔽膜２の地点２ａと２ｂとの間は導通状態にあり、導
電性遮蔽膜２の地点２ａとプルアップ抵抗素子６ｂとの
接続点の電位は低レベルとなる。この場合、反転出力型
バッファ回路１５は、入力信号のレベルが低レベルであ
るので、メモリ制御回路２０へ高レベルの信号を出力し
続ける。
合〕導電性遮蔽膜２が損傷を受けていない場合、導電性
遮蔽膜２の地点２ａと２ｂとの間は導通状態にあり、導
電性遮蔽膜２の地点２ａとプルアップ抵抗素子６ｂとの
接続点の電位は低レベルとなる。この場合、反転出力型
バッファ回路１５は、入力信号のレベルが低レベルであ
るので、メモリ制御回路２０へ高レベルの信号を出力し
続ける。
【００１３】〔導電性遮蔽膜２が損傷を受けた場合〕導
電性遮蔽膜２が、不正な攻撃により損傷を受け、導電性
遮蔽膜２の地点２ａと２ｂとの間が非導通状態となった
場合、導電性遮蔽膜２の地点２ａとプルアップ抵抗素子
６ｂとの接続点の電位は高レベルとなる。この場合、反
転出力型バッファ回路１５は、入力信号のレベルが高レ
ベルとなるので、メモリ制御回路２０へ低レベルの信号
を出力する。
電性遮蔽膜２が、不正な攻撃により損傷を受け、導電性
遮蔽膜２の地点２ａと２ｂとの間が非導通状態となった
場合、導電性遮蔽膜２の地点２ａとプルアップ抵抗素子
６ｂとの接続点の電位は高レベルとなる。この場合、反
転出力型バッファ回路１５は、入力信号のレベルが高レ
ベルとなるので、メモリ制御回路２０へ低レベルの信号
を出力する。
【００１４】メモリ制御回路２０は、反転出力型バッフ
ァ回路１５からの信号が高レベルから低レベルへ変化し
たことにより起動がかけられ、記憶素子２１に格納され
ている記憶情報を書き換え（消去し）、機密情報の漏洩
を防止する。この場合、記憶情報の書き換えとして、別
の情報に書き換える等してもよい。
ァ回路１５からの信号が高レベルから低レベルへ変化し
たことにより起動がかけられ、記憶素子２１に格納され
ている記憶情報を書き換え（消去し）、機密情報の漏洩
を防止する。この場合、記憶情報の書き換えとして、別
の情報に書き換える等してもよい。
【００１５】導電性遮蔽膜２に対する不正な攻撃が、通
電状態で行われた場合は、上述の動作が即座に行われ、
情報漏洩を防止することが可能となる。導電性遮蔽膜２
に対する不正な攻撃が、非通電状態で行われた場合は、
反転出力型バッファ回路１５およびメモリ制御回路２０
が動作しないため、即座に機密情報を書き換えることは
できない、しかし、この場合、情報解読のために本ＩＣ
に通電を開始すると、即座に上述の動作が行われ、情報
漏洩を防止することが可能となる。
電状態で行われた場合は、上述の動作が即座に行われ、
情報漏洩を防止することが可能となる。導電性遮蔽膜２
に対する不正な攻撃が、非通電状態で行われた場合は、
反転出力型バッファ回路１５およびメモリ制御回路２０
が動作しないため、即座に機密情報を書き換えることは
できない、しかし、この場合、情報解読のために本ＩＣ
に通電を開始すると、即座に上述の動作が行われ、情報
漏洩を防止することが可能となる。
【００１６】このＩＣを製造する際には、上述の導電性
遮蔽膜２は、一般的に行われているフォトリソグラフィ
とエッチングによって形成することができる。すなわ
ち、絶縁膜５上にスパッタリングやＣＶＤやメッキによ
り金属材料層を一様に形成する。この金属材料層にレジ
ストを塗布しマスクを用いて遮蔽膜パタンを露光する。
このようなマスクを用いて得られたレジストパタンに対
してエッチングを施し、外部電極との絶縁箇所の金属を
除去することにより、導電性遮蔽膜２を形成することが
できる。
遮蔽膜２は、一般的に行われているフォトリソグラフィ
とエッチングによって形成することができる。すなわ
ち、絶縁膜５上にスパッタリングやＣＶＤやメッキによ
り金属材料層を一様に形成する。この金属材料層にレジ
ストを塗布しマスクを用いて遮蔽膜パタンを露光する。
このようなマスクを用いて得られたレジストパタンに対
してエッチングを施し、外部電極との絶縁箇所の金属を
除去することにより、導電性遮蔽膜２を形成することが
できる。
【００１７】導電性遮蔽膜２と接続する給電配線１１お
よび１３は、一般に多層配線層間をつなぐスルーホール
接続を用いることで形成することができる。反転出力型
バッファ回路１５およびプルアップ抵抗素子６ｂは、一
般的なＣＭＯＳ集積回路で用いられている素子構造で形
成することができ、このＩＣを実現するための特殊な製
造工程を必要としない。
よび１３は、一般に多層配線層間をつなぐスルーホール
接続を用いることで形成することができる。反転出力型
バッファ回路１５およびプルアップ抵抗素子６ｂは、一
般的なＣＭＯＳ集積回路で用いられている素子構造で形
成することができ、このＩＣを実現するための特殊な製
造工程を必要としない。
【００１８】〔実施の形態２〕上述した実施の形態１で
は、導電性遮蔽膜２の地点２ａとプルアップ抵抗素子６
ｂとの接続点の電位の変化に基づいて導電性遮蔽膜２の
損傷を検出するようにしたが、図３に示すように、導電
性遮蔽膜２の地点２ｂを電源供給ライン１６に接続し、
導電性遮蔽膜２の地点２ａと接地ライン１２との間にプ
ルダウン抵抗素子６ｂ’を接続し、導電性遮蔽膜２の地
点２ａとプルダウン抵抗素子６ｂ’との接続点の電位の
変化に基づいて導電性遮蔽膜２の損傷を検出するように
してもよい。
は、導電性遮蔽膜２の地点２ａとプルアップ抵抗素子６
ｂとの接続点の電位の変化に基づいて導電性遮蔽膜２の
損傷を検出するようにしたが、図３に示すように、導電
性遮蔽膜２の地点２ｂを電源供給ライン１６に接続し、
導電性遮蔽膜２の地点２ａと接地ライン１２との間にプ
ルダウン抵抗素子６ｂ’を接続し、導電性遮蔽膜２の地
点２ａとプルダウン抵抗素子６ｂ’との接続点の電位の
変化に基づいて導電性遮蔽膜２の損傷を検出するように
してもよい。
【００１９】〔実施の形態３〕図４に実施の形態３に係
るＩＣの要部の回路図を示す。この実施の形態３では、
導電性遮蔽膜２の任意の地点２ａ１，２ａ２，２ａ３を
給電配線１３−１，１３−２，１３−３およびプルアッ
プ抵抗素子６ｂ１，６ｂ２，６ｂ３を介して電源供給ラ
イン１６に接続し、任意の地点２ｂを給電配線１１を介
して接地ライン１２に接続している。
るＩＣの要部の回路図を示す。この実施の形態３では、
導電性遮蔽膜２の任意の地点２ａ１，２ａ２，２ａ３を
給電配線１３−１，１３−２，１３−３およびプルアッ
プ抵抗素子６ｂ１，６ｂ２，６ｂ３を介して電源供給ラ
イン１６に接続し、任意の地点２ｂを給電配線１１を介
して接地ライン１２に接続している。
【００２０】また、給電配線１３−１の電位、すなわち
導電性遮蔽膜２の地点２ａ１とプルアップ抵抗素子６ｂ
１との接続点の電位を反転出力型バッファ回路１５−１
への入力信号とし、給電配線１３−２の電位、すなわち
導電性遮蔽膜２の地点２ａ２とプルアップ抵抗素子６ｂ
２との接続点の電位を反転出力型バッファ回路１５−２
への入力信号とし、給電配線１３−３の電位、すなわち
導電性遮蔽膜２の地点２ａ３とプルアップ抵抗素子６ｂ
３との接続点の電位を反転出力型バッファ回路１５−３
への入力信号とし、これら反転出力型バッファ回路１５
−１，１５−２，１５−３の出力をアンドゲート１８を
介して制御用メモリ回路２０へ与えるようにしている。
導電性遮蔽膜２の地点２ａ１とプルアップ抵抗素子６ｂ
１との接続点の電位を反転出力型バッファ回路１５−１
への入力信号とし、給電配線１３−２の電位、すなわち
導電性遮蔽膜２の地点２ａ２とプルアップ抵抗素子６ｂ
２との接続点の電位を反転出力型バッファ回路１５−２
への入力信号とし、給電配線１３−３の電位、すなわち
導電性遮蔽膜２の地点２ａ３とプルアップ抵抗素子６ｂ
３との接続点の電位を反転出力型バッファ回路１５−３
への入力信号とし、これら反転出力型バッファ回路１５
−１，１５−２，１５−３の出力をアンドゲート１８を
介して制御用メモリ回路２０へ与えるようにしている。
【００２１】〔導電性遮蔽膜２が損傷を受けていない場
合〕導電性遮蔽膜２が損傷を受けていない場合、導電性
遮蔽膜２の地点２ａ１，２ａ２，２ａ３と２ｂとの間は
導通状態にあり、導電性遮蔽膜２の地点２ａ１，２ａ
２，２ａ３とプルアップ抵抗素子６ｂ１，６ｂ２，６ｂ
３との接続点の電位は全て低レベルとなる。この場合、
反転出力型バッファ回路１５−１，１５−２，１５−３
の出力は全て高レベルとなり、アンドゲート１８はメモ
リ制御回路２０へ高レベルの信号を出力し続ける。
合〕導電性遮蔽膜２が損傷を受けていない場合、導電性
遮蔽膜２の地点２ａ１，２ａ２，２ａ３と２ｂとの間は
導通状態にあり、導電性遮蔽膜２の地点２ａ１，２ａ
２，２ａ３とプルアップ抵抗素子６ｂ１，６ｂ２，６ｂ
３との接続点の電位は全て低レベルとなる。この場合、
反転出力型バッファ回路１５−１，１５−２，１５−３
の出力は全て高レベルとなり、アンドゲート１８はメモ
リ制御回路２０へ高レベルの信号を出力し続ける。
【００２２】〔導電性遮蔽膜２が損傷を受けた場合〕導
電性遮蔽膜２が、不正な攻撃により損傷を受け、導電性
遮蔽膜２の地点２ａ１，２ａ２，２ａ３と２ｂとの間の
少なくとも１つが非導通状態となると、導電性遮蔽膜２
の地点２ａ１，２ａ２，２ａ３とプルアップ抵抗素子６
ｂ１，６ｂ２，６ｂ３との接続点の電位の少なくとも１
つが高レベルとなる。これにより、反転出力型バッファ
回路１５−１，１５−２，１５−３の出力の少なくとも
１つが低レベルとなり、アンドゲート１８からのメモリ
制御回路２０への信号が低レベルに変化する。
電性遮蔽膜２が、不正な攻撃により損傷を受け、導電性
遮蔽膜２の地点２ａ１，２ａ２，２ａ３と２ｂとの間の
少なくとも１つが非導通状態となると、導電性遮蔽膜２
の地点２ａ１，２ａ２，２ａ３とプルアップ抵抗素子６
ｂ１，６ｂ２，６ｂ３との接続点の電位の少なくとも１
つが高レベルとなる。これにより、反転出力型バッファ
回路１５−１，１５−２，１５−３の出力の少なくとも
１つが低レベルとなり、アンドゲート１８からのメモリ
制御回路２０への信号が低レベルに変化する。
【００２３】メモリ制御回路２０は、アンドゲート１８
からの信号が高レベルから低レベルへ変化したことによ
り起動がかけられ、記憶素子２１に格納されている記憶
情報を書き換え、機密情報の漏洩を防止する。
からの信号が高レベルから低レベルへ変化したことによ
り起動がかけられ、記憶素子２１に格納されている記憶
情報を書き換え、機密情報の漏洩を防止する。
【００２４】この実施の形態３によれば、導電性遮蔽膜
２における電位の検出地点を複数とすることにより、導
線性遮蔽膜２の部分的な剥離についても検知可能とな
る。なお、図４では、説明を簡単とするために導電性遮
蔽膜２における電位の検出地点を２ａ１，２ａ２，２ａ
３の３つとしたが、さらに多くの検出地点を２次元的に
分散配置することににより、導線性遮蔽膜２の損傷をさ
らに細かく検出することができる。
２における電位の検出地点を複数とすることにより、導
線性遮蔽膜２の部分的な剥離についても検知可能とな
る。なお、図４では、説明を簡単とするために導電性遮
蔽膜２における電位の検出地点を２ａ１，２ａ２，２ａ
３の３つとしたが、さらに多くの検出地点を２次元的に
分散配置することににより、導線性遮蔽膜２の損傷をさ
らに細かく検出することができる。
【００２５】〔実施の形態４〕上述した実施の形態３で
は、導電性遮蔽膜２の地点２ａ１，２ａ２，２ａ３とプ
ルアップ抵抗素子６ｂ１，６ｂ２，６ｂ３との接続点の
電位の変化に基づいて導電性遮蔽膜２の損傷を検出する
ようにしたが、図５に示すように、導電性遮蔽膜２の地
点２ｂを電源供給ライン１６に接続し、導電性遮蔽膜２
の地点２ａ１，２ａ２，２ａ３と接地ライン１２との間
にプルダウン抵抗素子６ｂ１’，６ｂ２’，６ｂ３’を
接続し、導電性遮蔽膜２の地点２ａ１，２ａ２，２ａ３
とプルダウン抵抗素子６ｂ１’，６ｂ２’，６ｂ３’と
の接続点の電位の変化に基づいて導電性遮蔽膜２の損傷
を検出するようにしてもよい。
は、導電性遮蔽膜２の地点２ａ１，２ａ２，２ａ３とプ
ルアップ抵抗素子６ｂ１，６ｂ２，６ｂ３との接続点の
電位の変化に基づいて導電性遮蔽膜２の損傷を検出する
ようにしたが、図５に示すように、導電性遮蔽膜２の地
点２ｂを電源供給ライン１６に接続し、導電性遮蔽膜２
の地点２ａ１，２ａ２，２ａ３と接地ライン１２との間
にプルダウン抵抗素子６ｂ１’，６ｂ２’，６ｂ３’を
接続し、導電性遮蔽膜２の地点２ａ１，２ａ２，２ａ３
とプルダウン抵抗素子６ｂ１’，６ｂ２’，６ｂ３’と
の接続点の電位の変化に基づいて導電性遮蔽膜２の損傷
を検出するようにしてもよい。
【００２６】なお、上述した実施の形態１〜４におい
て、プルアップ抵抗素子６ｂ，６ｂ１，６ｂ２，６ｂ３
やプルダウン抵抗素子６ｂ’，６ｂ１’，６ｂ２’，６
ｂ３’としては高抵抗素子を用い、ポリシリコンやシリ
コン基板の拡散層を用いるためにＩＣの下層部分に形成
する。従って、表面に形成された導電性遮蔽膜２の除去
を企てられた場合でも、プルアップ抵抗素子６ｂ，６ｂ
１，６ｂ２，６ｂ３やプルダウン抵抗素子６ｂ’，６ｂ
１’，６ｂ２’，６ｂ３’が損傷を受ける可能性は低
い。仮に、プルアップ抵抗素子やプルダウン抵抗素子が
形成される領域まで、表面側から損傷を与えたとする
と、ＩＣチップ内の殆どの電気配線に損傷を与えること
となり、リバースエンジニアリング自体が困難な状態に
なる。
て、プルアップ抵抗素子６ｂ，６ｂ１，６ｂ２，６ｂ３
やプルダウン抵抗素子６ｂ’，６ｂ１’，６ｂ２’，６
ｂ３’としては高抵抗素子を用い、ポリシリコンやシリ
コン基板の拡散層を用いるためにＩＣの下層部分に形成
する。従って、表面に形成された導電性遮蔽膜２の除去
を企てられた場合でも、プルアップ抵抗素子６ｂ，６ｂ
１，６ｂ２，６ｂ３やプルダウン抵抗素子６ｂ’，６ｂ
１’，６ｂ２’，６ｂ３’が損傷を受ける可能性は低
い。仮に、プルアップ抵抗素子やプルダウン抵抗素子が
形成される領域まで、表面側から損傷を与えたとする
と、ＩＣチップ内の殆どの電気配線に損傷を与えること
となり、リバースエンジニアリング自体が困難な状態に
なる。
【００２７】
【発明の効果】以上説明したことから明らかなように本
発明によれば、導電性遮蔽膜の電位の変化に基づいて導
電性遮蔽膜の損傷が検出され、導電性遮蔽膜の損傷が検
出されると記憶素子に格納されている記憶情報が書き換
えられるものとなり、不正な機密情報解読行為による情
報漏洩を阻止することができるという効果を奏する。
発明によれば、導電性遮蔽膜の電位の変化に基づいて導
電性遮蔽膜の損傷が検出され、導電性遮蔽膜の損傷が検
出されると記憶素子に格納されている記憶情報が書き換
えられるものとなり、不正な機密情報解読行為による情
報漏洩を阻止することができるという効果を奏する。
【図１】 図２に示したＩＣの要部を示す回路図であ
る。
る。
【図２】 実施の形態１に係るＩＣの構造を示す断面図
である。
である。
【図３】 実施の形態２に係るＩＣの要部（検出電位取
り出し部）を示す回路図である。
り出し部）を示す回路図である。
【図４】 実施の形態３に係るＩＣの要部を示す回路図
である。
である。
【図５】 実施の形態４に係るＩＣの要部（検出電位取
り出し部）を示す回路図である。
り出し部）を示す回路図である。
１…パッシベーション膜、２…導電性遮蔽膜、２ａ，２
ａ１〜２ａ３，２ｂ…地点、３…金属第２配線層、４…
金属第１配線層、５…絶縁膜、６ａ…ゲート電極、６
ｂ，６ｂ１〜６ｂ３…プルアップ抵抗素子、６ｂ’，６
ｂ１’〜６ｂ３’…プルダウン抵抗素子、７…ゲート酸
化膜、８…半導体基板、９…ソース・ドレイン、１１，
１３…給電配線、１２…接地ライン、１５，１５−１〜
１５−３…反転出力型バッファ回路、１６…電源供給ラ
イン、１８…アンドゲート、２０…メモリ制御回路、２
１…記憶素子。
ａ１〜２ａ３，２ｂ…地点、３…金属第２配線層、４…
金属第１配線層、５…絶縁膜、６ａ…ゲート電極、６
ｂ，６ｂ１〜６ｂ３…プルアップ抵抗素子、６ｂ’，６
ｂ１’〜６ｂ３’…プルダウン抵抗素子、７…ゲート酸
化膜、８…半導体基板、９…ソース・ドレイン、１１，
１３…給電配線、１２…接地ライン、１５，１５−１〜
１５−３…反転出力型バッファ回路、１６…電源供給ラ
イン、１８…アンドゲート、２０…メモリ制御回路、２
１…記憶素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伴 弘司 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5B017 AA03 BA08 BB00 CA11 CA14 5B076 FD02
Claims (5)
- 【請求項１】 表面に導電性遮蔽膜を有する半導体集積
回路において、 前記導電性遮蔽膜の電位を所定電位とする給電手段と、 前記導電性遮蔽膜の電位の変化に基づいてこの導電性遮
蔽膜の損傷を検出する損傷検出手段と、 この損傷検出手段によって前記導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えたことを特徴とする
半導体集積回路。 - 【請求項２】 表面に導電性遮蔽膜を有する半導体集積
回路において、 前記導電性遮蔽膜の任意の地点と電源供給ラインとの間
に接続されたプルアップ抵抗素子と、 このプルアップ抵抗素子と前記任意の地点との接続点の
電位の変化に基づいて前記導電性遮蔽膜の損傷を検出す
る損傷検出手段と、 この損傷検出手段によって導電性遮蔽膜の損傷が検出さ
れた場合、記憶素子に格納されている記憶情報を書き換
える記憶情報書換手段とを備えたことを特徴とする半導
体集積回路。 - 【請求項３】 表面に導電性遮蔽膜を有する半導体集積
回路において、 前記導電性遮蔽膜の任意の地点と接地ラインとの間に接
続されたプルダウン抵抗素子と、 このプルダウン抵抗素子と前記任意の地点との接続点の
電位の変化に基づいて前記導電性遮蔽膜の損傷を検出す
る損傷検出手段と、 この損傷検出手段によって前記導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えたことを特徴とする
半導体集積回路。 - 【請求項４】 表面に導電性遮蔽膜を有する半導体集積
回路において、 前記導電性遮蔽膜の第１〜第Ｎの地点と電源供給ライン
との間に接続された第１〜第Ｎのプルアップ抵抗素子
と、 この第１〜第Ｎのプルアップ抵抗素子と前記第１〜第Ｎ
の地点との接続点の電位の変化に基づいて前記導電性遮
蔽膜の損傷を検出する損傷検出手段と、 この損傷検出手段によって前記導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えたことを特徴とする
半導体集積回路。 - 【請求項５】 表面に導電性遮蔽膜を有する半導体集積
回路において、 前記導電性遮蔽膜の第１〜第Ｎの地点と接地ラインとの
間に接続された第１〜第Ｎのプルダウン抵抗素子と、 この第１〜第Ｎのプルダウン抵抗素子と前記第１〜第Ｎ
の地点との接続点の電位の変化に基づいて前記導電性遮
蔽膜の損傷を検出する損傷検出手段と、 この損傷検出手段によって前記導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248335A JP2000076140A (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248335A JP2000076140A (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076140A true JP2000076140A (ja) | 2000-03-14 |
Family
ID=17176567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248335A Pending JP2000076140A (ja) | 1998-09-02 | 1998-09-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076140A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015169A1 (fr) * | 2001-08-07 | 2003-02-20 | Renesas Technology Corp. | Dispositif semi-conducteur et carte ci |
| JP2003256793A (ja) * | 2002-02-05 | 2003-09-12 | Samsung Electronics Co Ltd | 保安機能を有する半導体集積回路 |
| WO2004070832A1 (ja) * | 2003-02-04 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路装置 |
| JP2006511892A (ja) * | 2002-12-18 | 2006-04-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改竄からｍｒａｍ素子を保護するための方法及び装置 |
| US7288786B2 (en) | 2000-11-23 | 2007-10-30 | Infineon Technologies A.G. | Integrated circuit configuration with analysis protection and method for producing the configuration |
| JP2012532391A (ja) * | 2009-07-07 | 2012-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 暗号化キー及びコードを保護するための多層セキュリティ保護構造体及びその方法 |
| WO2023276520A1 (ja) * | 2021-06-29 | 2023-01-05 | ローム株式会社 | 電子部品 |
-
1998
- 1998-09-02 JP JP10248335A patent/JP2000076140A/ja active Pending
Cited By (12)
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| US8938627B2 (en) | 2009-07-07 | 2015-01-20 | International Business Machines Corporation | Multilayer securing structure and method thereof for the protection of cryptographic keys and code |
| WO2023276520A1 (ja) * | 2021-06-29 | 2023-01-05 | ローム株式会社 | 電子部品 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041015 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |