JP4393707B2 - データ処理手段及び電流ピークパターン抑制手段を備えたデータキャリヤ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積技術において実現され、電源電圧を供給可能な２つの電圧源端子を含み、かつ、特性値を利用しながらデータ処理を行うために適当であり、ハードウェア技術において実現され、データ処理手段の回路素子に電源電圧を供給可能とするために介在する電源電圧出力端子を含むデータ処理手段を含み、かつ、電圧源端子を電源電圧出力端子に導電的に接続するための導電性接続手段を含み、データ処理手段によるデータの処理によってデータ処理手段の電源電圧出力端子に電流ピークパターンを発生させ、電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する回路を備えたデータキャリヤに関するものである。
【０００２】
また、本発明は、集積技術において実現され、電源電圧を供給可能な２つの電圧源端子を含み、かつ、特性値を利用しながらデータ処理を行うために適当であり、ハードウェア技術において実現され、データ処理手段の回路素子に電源電圧を供給可能とするために介在する電源電圧出力端子を含むデータ処理手段を含み、かつ、電圧源端子を電源電圧出力端子に導電的に接続するための導電性接続手段を含み、データ処理手段によるデータの処理によってデータ処理手段の電源電圧出力端子に電流ピークパターンを発生させ、電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する、データキャリヤのための回路に関するものである。
【０００３】
【従来の技術】
最初の段落で述べた種類のデータキャリヤ及び第２の段落で述べた種類の回路は商業的に入手でき、従って既知である。既知のデータキャリヤ及び既知の回路におけるデータ処理手段は、データの暗号化及び解読を行えるようにする暗号化／解読手段によって構成されている。暗号化動作または解読動作の実行中に、暗号化／解読手段の電源電圧出力端子に電流ピークパターンが発生する。この電流ピークパターンは、暗号化／解読手段で処理されたデータの意味と、暗号化／解読手段で用いられる特性値、即ち、それらの手段の秘密鍵を表す。発生させられたそれぞれの電流ピークパターンが、暗号化／解読手段の電源電圧出力端子に生ずるばかりでなく、不幸なことに回路の電圧源端子にも生ずることが既知のデータキャリヤ及び既知の回路において問題である。従って、それらの電流ピークパターンは、電圧源端子に導く回路又はデータキャリヤの電源リードに生ずる。処理するための所与の既知データを任意の大きい回数だけ連続してデータ処理手段に与えるように、かつ、そのような既知データの処理中に、そのときに発生させられている同じ電流ピークパターンを例外なく調査又は検出の対象とするように、上記電源リードにおけるそれぞれの電流ピークパターンのそのような発生を使用することができる。複雑であるが既知で利用で可能な相関方法即ち比較方法を適用している間、及び、検出された電流ピークパターンを利用している間、その調査又は検出中に、暗号化／解読手段で用いられる特性値、即ち、秘密鍵についての情報を、取り出すことができる。明らかに、秘密鍵のそのような解読は望ましくない。その理由は、要求された秘密をもはや非常に確実に保証できないからである。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上記問題を回避し、簡単で、非常に僅かな追加手段のみを用いて、改良されたデータキャリヤ及びデータキャリヤのための改良された回路を提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、最初の段落で述べた種類の本発明に係るデータキャリヤは、データ処理手段の電源電圧出力端子に発生する電流ピークパターンの電圧源端子における発生を抑制することができる抑制手段がさらに備えられていることを特徴とするものである。
【０００６】
上記目的を達成するために、さらに、第２の段落で述べた種類の本発明に係る回路は、データ処理手段の電源電圧出力端子に発生する電流ピークパターンの電圧源端子における発生を抑制することができる抑制手段がさらに備えられていることを特徴とするものである。
【０００７】
本発明に従ってステップをとることにより、データ処理手段によるデータの処理のためにデータ処理手段の電源電圧出力端子に現れる電流ピークパターンが依然としてそこに生ずるが、本発明に係るデータキャリヤのための本発明に係る回路の電圧源端子にはもはや現れないか、又は、本発明に係る回路の電源リードを利用しながらの電流ピークパターンの許可なしの望ましくない調査即ち検出がもはや不可能となる程度まで、抑制された未発達な形態でのみ現れることが、非常に簡単に、効果的かつ確実に保証される。従って、電流ピークパターンから望ましくない結論を出すことができないこと、及び、従って秘密コード、秘密鍵又はいわゆるハッシュ値などの特性値の望ましくない確定が不可能であることを、本発明に係るステップは極めて確実に保証するものである。
【０００８】
抑制手段は、特殊なデータ処理手段により構成することができる。しかし、請求項２及び９に開示されているステップをとることが特に有利である。その理由は、そのような実施が、簡単かつ確実であることを特徴とするものだからである。
【０００９】
最も簡単な場合においては、フィルタ手段はキャパシタによって構成することができ、接続手段の接続部が電圧源端子とキャパシタとの間に存在し、接続部のオーム抵抗値が、ローパス挙動を示すフィルタ手段をキャパシタと共に構成する電流制限手段として用いられる。しかし、請求項３及び１０に開示されているステップをとると、一層有利であることが見出されている。その理由は、フィルタ手段のローパス挙動を種々の要求に容易に適合できるからである。必要があれば、請求項４及び１１に開示されているステップをさらにとると、一層有利であることが見出されている。
【００１０】
電圧源端子に接続されているキャパシタを、第１の段落に開示されているデータキャリヤ又は第２の段落に開示されている回路のために使用すること自体は知られていることに注目すべきである。しかし、既知のデータキャリヤ、又は既知の回路では、このキャパシタは、電源に生ずる間隔を橋絡するための単なる補助キャパシタを構成する。しかし、本発明に係るデータキャリヤ又は本発明に係る回路におけるキャパシタは、電流ピークパターンを抑制するための抑制手段を構成するフィルタ手段の一部を構成する。
【００１１】
集積技術において実現されるこのキャパシタは、例えば、細長い形又はＬ形又はＵ形の構造にすることができる。しかし、請求項５及び１２に開示されているステップをとると特に有利であることが見出されている。そのような構造は、このデータ処理手段によるデータの処理中に生ずる電流ピークを非常に効果的に減衰させる。
【００１２】
請求項６及び１３に合致する構造も有利である。というのは、補助キャパシタの２つの接続領域と電源電圧出力端子との間の総ての接続部のために、可能な限り短い、従って低いオーム性の実現が確保されるためである。
【００１３】
本発明に係るステップは、請求項７に開示されている本発明に係るデータキャリヤ又は請求項１４に開示されている本発明に係る回路に対して特に有利であることが見出されている。その理由は、データの暗号化と解読との少なくとも一方のための鍵の秘密性に関して非常に高い信頼性が確保されるからである。
【００１４】
本発明の上記目的及びその他の目的は、以下に説明する実施例から明らかになるであろうし、この実施例に基づき示されるであろう。
【００１５】
【発明の実施の形態】
以下、図面に示されている実施例を参照して本発明について詳細に説明する。しかし、本発明はその実施例に限定されるものではない。
【００１６】
図３及び図５における表現は、極めて象徴的なものであることに特に注目されたい。その理由は、チップにおける実際の実施のために回路部品の最適な省スペース配置を達成することが非常に大きく強調されるためである。
【００１７】
図１は、いわゆるチップカードとして構成されているデータキャリヤ１を示す。データキャリヤ１はチップ２を含む。このチップは図２に非常に詳しく示されており、データキャリヤ１の回路３を構成する。この回路は、図２においては、ブロックの形で線図的に表されている。データキャリヤ１は、全部で８個の接続接点５を有する接触領域４を含む。それらの接点は、チップ２のチップ接点６に、図示されていない方法により接続されている。書込み／読出し部とチップ２又はチップの回路３との間の接触通信が、接触領域４の接点５とチップ接点６とを介して可能である。データキャリヤ１は、図１に線図的に示されている送信器コイル７も含んでいる。そのコイルのコイル端部は、チップ２の２つのチップ接点１０及び１１に図示されていない方法により接続されている。
【００１８】
データキャリヤ１の回路３は、集積技術により実現され、既に述べたように図２にブロックで表されている複数の回路素子から構成されている。この場合に特に重要なそれらのわずかな回路素子については、後で詳しく説明する。
【００１９】
回路３は、デジタル部１２を含む。そのデジタル部は、デジタルセル（図示せず）の十二の列１３と、列１３の間に配置されている配線ダクト１４とから構成されている。デジタル部１２は、マイクロプロセッサと、ゲート、カウンタ等の別のデジタル回路素子とを構成している。
【００２０】
言及すべき別の回路素子は、ＥＥＰＲＯＭにより構成されたメモリ１５と、複数のトランジスタ、ダイオード等を含むアナログ部１６と、複数の抵抗及びキャパシタを含む抵抗及びキャパシタ構成部１７と、２つの試験端子１８、１９とである。
【００２１】
回路３に関しては、特性値を使用即ち利用してデータを処理するために適切であり、ハードウェア技術により実現されるデータ処理手段２０に特に注目すべきである。この場合には、データ処理手段２０は、データを暗号化及び解読するための手段２０として構成されている。その手段２０は、手段２０の動作中にデータの暗号化及び解読のために用いられる特性値として少なくとも秘密鍵を含む。
【００２２】
図３は、チップ２の一部、即ち、回路３を示す。回路３は、データ処理手段２０、即ち、データの暗号化及び解読のための手段２０を含む。図３は、２つの電源リード２１及び２２を示す。データキャリヤ１又は回路３の動作中にそれらのリードの間に電源電圧Ｖが存在する。第１の電源リード２１は電位Ｖを伝え、第２の電源リード２２は接地電位に接続されている。
【００２３】
第１の電圧源端子２４は、第１のリード２３を介して第１の電源リード２１に接続されている。第２の電圧源端子２６は、第２のリード２５を介して第２の電源リード２２に接続されている。２つの電圧源端子２４と２６は電源電圧Ｖを供給可能である、即ち、データの暗号化及び解読のための手段２０へ供給可能である。
【００２４】
データ暗号化及び解読手段２０は複数の電源電圧出力端子を含む。そのうちの電源電圧出力端子２７、２８と２９、３０と３１、３２と３３、３４とが図３に示されている。手段２０の回路素子（図示せず）は、電源電圧Ｖを電源電圧出力端子を介して受けることができる。電位Ｖは電源電圧出力端子２７、２９、３１、３３に生じ、接地電位は電源電圧出力端子２８、３０、３２、３４に生ずる。
【００２５】
データ暗号化及び解読手段２０に関しては、それらの手段２０は、暗号化すべきデータを手段２０に加え、又は、暗号化されたデータを手段２０から出力するように、データ信号を導くことが意図されている別の端子列も明らかに含む。
【００２６】
回路３は、電圧源端子２４及び２６を電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに導電的に接続することが意図されている導電性接続手段３５も含む。接続手段３５の個々の接続区間については後で詳しく説明する。
【００２７】
データ暗号化及び解読手段２０は、ハードウェア技術により実現されるという事実のために、回路３の挙動は、データ処理手段２０によりデータが処理されたとき、即ち、データの暗号化及び解読のときに、データ処理が行われているために、従って、データ暗号化及び解読のために、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに電流ピークパターンが生ずる。電流ピークパターンのパターン構成は、処理されるデータとデータ処理手段２０の特性値とに、従って、秘密鍵に依存する。
【００２８】
データキャリヤ１又はその回路３には、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに現れる電流ピークパターンが電圧源端子２４及び２６に生ずることを抑制できる抑制手段がさらに設けられるので有利である。「抑制される」という用語は、理想的な場合には電流ピークパターンが完全に消去され又は少なくとも非常に強く減衰させられるために、電流ピークパターンのパターン構成が実際にはもはや検出されない、ということをここでは意味することを理解すべきである。この場合には、抑制手段は、導電性接続手段３５に含まれているフィルタ手段３６により構成されている。フィルタ手段３６は、集積技術により実現されるキャパシタ３７を含んでいる。図３からわかるように、キャパシタ３７は、データの暗号化及び解読のための手段２０を直接結び付けるように配置されている。これは効果的な動作という見地から重要である。この場合には、キャパシタ３７は、フレームとして製造される。その後でキャパシタ３７は、手段２０を完全に囲む。キャパシタ３７は、既知の集積技術により実現され、この場合には層状構造を有する。図３において、上側の層が第１の接続領域３８を構成し、図３において下側の層が第２の接続領域３９を構成している。キャパシタ３７の２つの接続領域３８、３９と、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とは、接続手段３５の低オーム性接続部４０、４１、４２、４３、４４、４５、４６及び４７を介して導電的に接続されている。接続部４０、４１、４２、４３、４４、４５、４６及び４７は端子４８、４９、５０、５１、５２、５３、５４、及び５５から出る。それらの端子のうちの端子４８、４９、５０、５１は、キャパシタ３７の第１の接続領域３８に導電的に接続され、端子５２、５３、５４、及び５５は、キャパシタ３７の第２の接続領域３９に導電的に接続されている。
【００２９】
フィルタ手段３６は、オーム性抵抗５６も含む。その抵抗も集積技術により製造され、電圧源端子２４と、キャパシタ３７の接続領域３８との間に配置されている。キャパシタ３７の接続領域３８は、電圧源端子２４に導電的に接続されている。この抵抗は、電流制限手段として働き、キャパシタ３７とともに、低域通過動作を行うフィルタ手段３６を構成する。オーム性抵抗５６は、第１の抵抗端子５７を有する。その端子５７は、接続手段３５の接続部５８を介して、第１の電圧源端子２４に接続されている。オーム性抵抗５６は、第２の抵抗端子５９も有する。その端子５９は、接続手段３５の別の接続部６０を介して、キャパシタ３７の第１のキャパシタ端子６１に接続されている。第２の電圧源端子２６は、接続手段３５の別の接続部６２を介して、キャパシタ３７の第２のキャパシタ端子６３に接続されている。第１のキャパシタ端子６１は、第１の接続領域３８に導電的に接続され、第２のキャパシタ端子６３は、キャパシタ３７の第２の接続領域３９に導電的に接続されている。オーム性抵抗の電流制限手段としてトランジスタを設けることもできることにも注目すべきである。
【００３０】
図４は、図３の集積化された実施の回路図を示す。図４は、オーム性抵抗５６とキャパシタ３７とにより構成されている、フィルタ手段３６が低域フィルタを構成していることを明らかに示す。
【００３１】
フィルタ手段３６のローパス動作のために、手段２０によるデータ暗号化及び解読動作の実行によって電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに現れる電流ピークパターンが、未発達の強く減衰させられた波形でのみ電圧源端子２４、２６に生じ、又は、もはやそこに生じさえしない程度までに減衰させられる。その結果、電流ピークパターンは、回路の電源リード２１及び２２に実際にはもはや生ぜず、そのために電流ピークパターンの調査即ち検出により、手段２０における暗号化及び解読のために用いられる鍵についての情報を取り出すことは不可能になる。
【００３２】
図５は、別のチップ２を示す。チップ２は、図５にブロックにより線図的に示されているデータキャリヤの回路３を実現する。図５のチップ２は、図２に示されているチップ２に類似して、チップ接点６、１０、１１と、デジタルセルの列１３及び結線ダクト１４を有するデジタル部１２と、ＥＥＰＲＯＭにより構成され２つの部分５４及びと６５により構成されているメモリ１５と、アナログ部１６とを含む。図５のチップ２は、ＲＡＭ６６と、８つの部分６８、６９、７０、７１、７２、７３、７４及び７５により構成されているＲＯＭ６７も含む。
【００３３】
図５のチップ２は、データの処理に適切であり、ハードウェア技術により実現されているデータ処理手段２０も含む。データ処理手段２０は、データの暗号化及び解読のための手段２０として、ここでも構成されている。
【００３４】
その部品が図６に示されている、図５の別のチップ２の回路３は、フィルタ手段３６を含む。そのフィルタ手段は、キャパシタ３７及びオーム性抵抗５６に加えて、電圧源端子２４及び２６に続く別のフィルタ段７６を含む。別のフィルタ段７６は、この場合には第２のキャパシタ７７と第２のオーム性抵抗７８とで構成されている。キャパシタ７７及び抵抗７８は、接続手段３５の接続部７９、８０及び８１を介して相互に接続されているとともに、電圧源端子２４及び２６に接続されている。接続手段３５の接続部５８及び５６は、第２のキャパシタ７７に接続されている。キャパシタ７７は、この目的のために２つの接続領域８２及び８３を含む。接続領域８２及び８３には接続部８０及び８１も接続されている。
【００３５】
図５のチップ２の回路３に別のフィルタ段７６が存在するために、手段２０の電源電圧出力端子に生ずる電流ピークパターンの電流ピークの抑制が、図２のチップ２の回路３と比較して改善されている。
【００３６】
必要がありかつ有用であれば、フィルタ手段３６は、別のフィルタ段を含むこともできることに留意すべきである。
【００３７】
本発明は、本発明の説明した２つの実施例に限定されるものではない。それら２つの実施例のおのおのには、データ処理手段２０を囲む単一のキャパシタ３７のみが設けられている。しかし、必要がありかつ効果的であれば、代わりに２つ又はそれ以上の並列接続されたキャパシタを設けることができる。説明した両方の実施例では、キャパシタ３７が組合わされているデータ処理手段２０は、データの暗号化及び解読のための手段により構成することもできる。データ処理手段により発生された電流ピークパターンを抑制するために、抑制手段に他のデータ処理手段を組合わせることが有用なこともある。本発明の説明した２つの実施例に合致するデータキャリヤは、接点と送信コイルによる通信のために構成されている。しかし、本発明のデータキャリヤは通信のために代わりに接点のみ又は送信コイルのみを含むことができる。
【図面の簡単な説明】
【図１】 本発明に係る回路の第１の実施例を集積技術によりデータキャリヤにおいて実現するチップを含み、チップカードとして製造された本発明に係るデータキャリヤの第１の実施例の概略平面図である。
【図２】 データの暗号化及び解読のための手段を含み、集積技術によりデータキャリヤのための回路を実現する図１に示されているデータキャリヤのチップの概略平面図である。
【図３】 窓状のキャパシタにより囲まれているデータの暗号化及び解読のための手段を含む図２のチップの一部の断面図である。
【図４】 図３に示されているチップの一部の回路図を示す。
【図５】 集積技術による回路の本発明に係る第２の実施例を実現するデータキャリヤのチップの本発明に係る第２の実施例を、図２に類似して、示す。
【図６】 本発明に係る回路の第２の実施例を含むチップの一部を、図３に類似して、示す。
【符号の説明】
１ データキャリヤ
３ 回路
２０ データ処理手段
２４、２６ 電圧源端子
２７、２８、２９、３０、３１、３２、３３、３４ 電源電圧出力端子
３５ 導電性接続手段
３６ フィルタ手段
３８、３９ 接続領域
４０、４１、４２、４３、４４、４５、４６、４７ 低オーム性接続部
【発明の属する技術分野】
本発明は、集積技術において実現され、電源電圧を供給可能な２つの電圧源端子を含み、かつ、特性値を利用しながらデータ処理を行うために適当であり、ハードウェア技術において実現され、データ処理手段の回路素子に電源電圧を供給可能とするために介在する電源電圧出力端子を含むデータ処理手段を含み、かつ、電圧源端子を電源電圧出力端子に導電的に接続するための導電性接続手段を含み、データ処理手段によるデータの処理によってデータ処理手段の電源電圧出力端子に電流ピークパターンを発生させ、電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する回路を備えたデータキャリヤに関するものである。
【０００２】
また、本発明は、集積技術において実現され、電源電圧を供給可能な２つの電圧源端子を含み、かつ、特性値を利用しながらデータ処理を行うために適当であり、ハードウェア技術において実現され、データ処理手段の回路素子に電源電圧を供給可能とするために介在する電源電圧出力端子を含むデータ処理手段を含み、かつ、電圧源端子を電源電圧出力端子に導電的に接続するための導電性接続手段を含み、データ処理手段によるデータの処理によってデータ処理手段の電源電圧出力端子に電流ピークパターンを発生させ、電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する、データキャリヤのための回路に関するものである。
【０００３】
【従来の技術】
最初の段落で述べた種類のデータキャリヤ及び第２の段落で述べた種類の回路は商業的に入手でき、従って既知である。既知のデータキャリヤ及び既知の回路におけるデータ処理手段は、データの暗号化及び解読を行えるようにする暗号化／解読手段によって構成されている。暗号化動作または解読動作の実行中に、暗号化／解読手段の電源電圧出力端子に電流ピークパターンが発生する。この電流ピークパターンは、暗号化／解読手段で処理されたデータの意味と、暗号化／解読手段で用いられる特性値、即ち、それらの手段の秘密鍵を表す。発生させられたそれぞれの電流ピークパターンが、暗号化／解読手段の電源電圧出力端子に生ずるばかりでなく、不幸なことに回路の電圧源端子にも生ずることが既知のデータキャリヤ及び既知の回路において問題である。従って、それらの電流ピークパターンは、電圧源端子に導く回路又はデータキャリヤの電源リードに生ずる。処理するための所与の既知データを任意の大きい回数だけ連続してデータ処理手段に与えるように、かつ、そのような既知データの処理中に、そのときに発生させられている同じ電流ピークパターンを例外なく調査又は検出の対象とするように、上記電源リードにおけるそれぞれの電流ピークパターンのそのような発生を使用することができる。複雑であるが既知で利用で可能な相関方法即ち比較方法を適用している間、及び、検出された電流ピークパターンを利用している間、その調査又は検出中に、暗号化／解読手段で用いられる特性値、即ち、秘密鍵についての情報を、取り出すことができる。明らかに、秘密鍵のそのような解読は望ましくない。その理由は、要求された秘密をもはや非常に確実に保証できないからである。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上記問題を回避し、簡単で、非常に僅かな追加手段のみを用いて、改良されたデータキャリヤ及びデータキャリヤのための改良された回路を提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、最初の段落で述べた種類の本発明に係るデータキャリヤは、データ処理手段の電源電圧出力端子に発生する電流ピークパターンの電圧源端子における発生を抑制することができる抑制手段がさらに備えられていることを特徴とするものである。
【０００６】
上記目的を達成するために、さらに、第２の段落で述べた種類の本発明に係る回路は、データ処理手段の電源電圧出力端子に発生する電流ピークパターンの電圧源端子における発生を抑制することができる抑制手段がさらに備えられていることを特徴とするものである。
【０００７】
本発明に従ってステップをとることにより、データ処理手段によるデータの処理のためにデータ処理手段の電源電圧出力端子に現れる電流ピークパターンが依然としてそこに生ずるが、本発明に係るデータキャリヤのための本発明に係る回路の電圧源端子にはもはや現れないか、又は、本発明に係る回路の電源リードを利用しながらの電流ピークパターンの許可なしの望ましくない調査即ち検出がもはや不可能となる程度まで、抑制された未発達な形態でのみ現れることが、非常に簡単に、効果的かつ確実に保証される。従って、電流ピークパターンから望ましくない結論を出すことができないこと、及び、従って秘密コード、秘密鍵又はいわゆるハッシュ値などの特性値の望ましくない確定が不可能であることを、本発明に係るステップは極めて確実に保証するものである。
【０００８】
抑制手段は、特殊なデータ処理手段により構成することができる。しかし、請求項２及び９に開示されているステップをとることが特に有利である。その理由は、そのような実施が、簡単かつ確実であることを特徴とするものだからである。
【０００９】
最も簡単な場合においては、フィルタ手段はキャパシタによって構成することができ、接続手段の接続部が電圧源端子とキャパシタとの間に存在し、接続部のオーム抵抗値が、ローパス挙動を示すフィルタ手段をキャパシタと共に構成する電流制限手段として用いられる。しかし、請求項３及び１０に開示されているステップをとると、一層有利であることが見出されている。その理由は、フィルタ手段のローパス挙動を種々の要求に容易に適合できるからである。必要があれば、請求項４及び１１に開示されているステップをさらにとると、一層有利であることが見出されている。
【００１０】
電圧源端子に接続されているキャパシタを、第１の段落に開示されているデータキャリヤ又は第２の段落に開示されている回路のために使用すること自体は知られていることに注目すべきである。しかし、既知のデータキャリヤ、又は既知の回路では、このキャパシタは、電源に生ずる間隔を橋絡するための単なる補助キャパシタを構成する。しかし、本発明に係るデータキャリヤ又は本発明に係る回路におけるキャパシタは、電流ピークパターンを抑制するための抑制手段を構成するフィルタ手段の一部を構成する。
【００１１】
集積技術において実現されるこのキャパシタは、例えば、細長い形又はＬ形又はＵ形の構造にすることができる。しかし、請求項５及び１２に開示されているステップをとると特に有利であることが見出されている。そのような構造は、このデータ処理手段によるデータの処理中に生ずる電流ピークを非常に効果的に減衰させる。
【００１２】
請求項６及び１３に合致する構造も有利である。というのは、補助キャパシタの２つの接続領域と電源電圧出力端子との間の総ての接続部のために、可能な限り短い、従って低いオーム性の実現が確保されるためである。
【００１３】
本発明に係るステップは、請求項７に開示されている本発明に係るデータキャリヤ又は請求項１４に開示されている本発明に係る回路に対して特に有利であることが見出されている。その理由は、データの暗号化と解読との少なくとも一方のための鍵の秘密性に関して非常に高い信頼性が確保されるからである。
【００１４】
本発明の上記目的及びその他の目的は、以下に説明する実施例から明らかになるであろうし、この実施例に基づき示されるであろう。
【００１５】
【発明の実施の形態】
以下、図面に示されている実施例を参照して本発明について詳細に説明する。しかし、本発明はその実施例に限定されるものではない。
【００１６】
図３及び図５における表現は、極めて象徴的なものであることに特に注目されたい。その理由は、チップにおける実際の実施のために回路部品の最適な省スペース配置を達成することが非常に大きく強調されるためである。
【００１７】
図１は、いわゆるチップカードとして構成されているデータキャリヤ１を示す。データキャリヤ１はチップ２を含む。このチップは図２に非常に詳しく示されており、データキャリヤ１の回路３を構成する。この回路は、図２においては、ブロックの形で線図的に表されている。データキャリヤ１は、全部で８個の接続接点５を有する接触領域４を含む。それらの接点は、チップ２のチップ接点６に、図示されていない方法により接続されている。書込み／読出し部とチップ２又はチップの回路３との間の接触通信が、接触領域４の接点５とチップ接点６とを介して可能である。データキャリヤ１は、図１に線図的に示されている送信器コイル７も含んでいる。そのコイルのコイル端部は、チップ２の２つのチップ接点１０及び１１に図示されていない方法により接続されている。
【００１８】
データキャリヤ１の回路３は、集積技術により実現され、既に述べたように図２にブロックで表されている複数の回路素子から構成されている。この場合に特に重要なそれらのわずかな回路素子については、後で詳しく説明する。
【００１９】
回路３は、デジタル部１２を含む。そのデジタル部は、デジタルセル（図示せず）の十二の列１３と、列１３の間に配置されている配線ダクト１４とから構成されている。デジタル部１２は、マイクロプロセッサと、ゲート、カウンタ等の別のデジタル回路素子とを構成している。
【００２０】
言及すべき別の回路素子は、ＥＥＰＲＯＭにより構成されたメモリ１５と、複数のトランジスタ、ダイオード等を含むアナログ部１６と、複数の抵抗及びキャパシタを含む抵抗及びキャパシタ構成部１７と、２つの試験端子１８、１９とである。
【００２１】
回路３に関しては、特性値を使用即ち利用してデータを処理するために適切であり、ハードウェア技術により実現されるデータ処理手段２０に特に注目すべきである。この場合には、データ処理手段２０は、データを暗号化及び解読するための手段２０として構成されている。その手段２０は、手段２０の動作中にデータの暗号化及び解読のために用いられる特性値として少なくとも秘密鍵を含む。
【００２２】
図３は、チップ２の一部、即ち、回路３を示す。回路３は、データ処理手段２０、即ち、データの暗号化及び解読のための手段２０を含む。図３は、２つの電源リード２１及び２２を示す。データキャリヤ１又は回路３の動作中にそれらのリードの間に電源電圧Ｖが存在する。第１の電源リード２１は電位Ｖを伝え、第２の電源リード２２は接地電位に接続されている。
【００２３】
第１の電圧源端子２４は、第１のリード２３を介して第１の電源リード２１に接続されている。第２の電圧源端子２６は、第２のリード２５を介して第２の電源リード２２に接続されている。２つの電圧源端子２４と２６は電源電圧Ｖを供給可能である、即ち、データの暗号化及び解読のための手段２０へ供給可能である。
【００２４】
データ暗号化及び解読手段２０は複数の電源電圧出力端子を含む。そのうちの電源電圧出力端子２７、２８と２９、３０と３１、３２と３３、３４とが図３に示されている。手段２０の回路素子（図示せず）は、電源電圧Ｖを電源電圧出力端子を介して受けることができる。電位Ｖは電源電圧出力端子２７、２９、３１、３３に生じ、接地電位は電源電圧出力端子２８、３０、３２、３４に生ずる。
【００２５】
データ暗号化及び解読手段２０に関しては、それらの手段２０は、暗号化すべきデータを手段２０に加え、又は、暗号化されたデータを手段２０から出力するように、データ信号を導くことが意図されている別の端子列も明らかに含む。
【００２６】
回路３は、電圧源端子２４及び２６を電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに導電的に接続することが意図されている導電性接続手段３５も含む。接続手段３５の個々の接続区間については後で詳しく説明する。
【００２７】
データ暗号化及び解読手段２０は、ハードウェア技術により実現されるという事実のために、回路３の挙動は、データ処理手段２０によりデータが処理されたとき、即ち、データの暗号化及び解読のときに、データ処理が行われているために、従って、データ暗号化及び解読のために、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに電流ピークパターンが生ずる。電流ピークパターンのパターン構成は、処理されるデータとデータ処理手段２０の特性値とに、従って、秘密鍵に依存する。
【００２８】
データキャリヤ１又はその回路３には、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに現れる電流ピークパターンが電圧源端子２４及び２６に生ずることを抑制できる抑制手段がさらに設けられるので有利である。「抑制される」という用語は、理想的な場合には電流ピークパターンが完全に消去され又は少なくとも非常に強く減衰させられるために、電流ピークパターンのパターン構成が実際にはもはや検出されない、ということをここでは意味することを理解すべきである。この場合には、抑制手段は、導電性接続手段３５に含まれているフィルタ手段３６により構成されている。フィルタ手段３６は、集積技術により実現されるキャパシタ３７を含んでいる。図３からわかるように、キャパシタ３７は、データの暗号化及び解読のための手段２０を直接結び付けるように配置されている。これは効果的な動作という見地から重要である。この場合には、キャパシタ３７は、フレームとして製造される。その後でキャパシタ３７は、手段２０を完全に囲む。キャパシタ３７は、既知の集積技術により実現され、この場合には層状構造を有する。図３において、上側の層が第１の接続領域３８を構成し、図３において下側の層が第２の接続領域３９を構成している。キャパシタ３７の２つの接続領域３８、３９と、データ処理手段２０の電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とは、接続手段３５の低オーム性接続部４０、４１、４２、４３、４４、４５、４６及び４７を介して導電的に接続されている。接続部４０、４１、４２、４３、４４、４５、４６及び４７は端子４８、４９、５０、５１、５２、５３、５４、及び５５から出る。それらの端子のうちの端子４８、４９、５０、５１は、キャパシタ３７の第１の接続領域３８に導電的に接続され、端子５２、５３、５４、及び５５は、キャパシタ３７の第２の接続領域３９に導電的に接続されている。
【００２９】
フィルタ手段３６は、オーム性抵抗５６も含む。その抵抗も集積技術により製造され、電圧源端子２４と、キャパシタ３７の接続領域３８との間に配置されている。キャパシタ３７の接続領域３８は、電圧源端子２４に導電的に接続されている。この抵抗は、電流制限手段として働き、キャパシタ３７とともに、低域通過動作を行うフィルタ手段３６を構成する。オーム性抵抗５６は、第１の抵抗端子５７を有する。その端子５７は、接続手段３５の接続部５８を介して、第１の電圧源端子２４に接続されている。オーム性抵抗５６は、第２の抵抗端子５９も有する。その端子５９は、接続手段３５の別の接続部６０を介して、キャパシタ３７の第１のキャパシタ端子６１に接続されている。第２の電圧源端子２６は、接続手段３５の別の接続部６２を介して、キャパシタ３７の第２のキャパシタ端子６３に接続されている。第１のキャパシタ端子６１は、第１の接続領域３８に導電的に接続され、第２のキャパシタ端子６３は、キャパシタ３７の第２の接続領域３９に導電的に接続されている。オーム性抵抗の電流制限手段としてトランジスタを設けることもできることにも注目すべきである。
【００３０】
図４は、図３の集積化された実施の回路図を示す。図４は、オーム性抵抗５６とキャパシタ３７とにより構成されている、フィルタ手段３６が低域フィルタを構成していることを明らかに示す。
【００３１】
フィルタ手段３６のローパス動作のために、手段２０によるデータ暗号化及び解読動作の実行によって電源電圧出力端子２７、２９、３１、３３と２８、３０、３２、３４とに現れる電流ピークパターンが、未発達の強く減衰させられた波形でのみ電圧源端子２４、２６に生じ、又は、もはやそこに生じさえしない程度までに減衰させられる。その結果、電流ピークパターンは、回路の電源リード２１及び２２に実際にはもはや生ぜず、そのために電流ピークパターンの調査即ち検出により、手段２０における暗号化及び解読のために用いられる鍵についての情報を取り出すことは不可能になる。
【００３２】
図５は、別のチップ２を示す。チップ２は、図５にブロックにより線図的に示されているデータキャリヤの回路３を実現する。図５のチップ２は、図２に示されているチップ２に類似して、チップ接点６、１０、１１と、デジタルセルの列１３及び結線ダクト１４を有するデジタル部１２と、ＥＥＰＲＯＭにより構成され２つの部分５４及びと６５により構成されているメモリ１５と、アナログ部１６とを含む。図５のチップ２は、ＲＡＭ６６と、８つの部分６８、６９、７０、７１、７２、７３、７４及び７５により構成されているＲＯＭ６７も含む。
【００３３】
図５のチップ２は、データの処理に適切であり、ハードウェア技術により実現されているデータ処理手段２０も含む。データ処理手段２０は、データの暗号化及び解読のための手段２０として、ここでも構成されている。
【００３４】
その部品が図６に示されている、図５の別のチップ２の回路３は、フィルタ手段３６を含む。そのフィルタ手段は、キャパシタ３７及びオーム性抵抗５６に加えて、電圧源端子２４及び２６に続く別のフィルタ段７６を含む。別のフィルタ段７６は、この場合には第２のキャパシタ７７と第２のオーム性抵抗７８とで構成されている。キャパシタ７７及び抵抗７８は、接続手段３５の接続部７９、８０及び８１を介して相互に接続されているとともに、電圧源端子２４及び２６に接続されている。接続手段３５の接続部５８及び５６は、第２のキャパシタ７７に接続されている。キャパシタ７７は、この目的のために２つの接続領域８２及び８３を含む。接続領域８２及び８３には接続部８０及び８１も接続されている。
【００３５】
図５のチップ２の回路３に別のフィルタ段７６が存在するために、手段２０の電源電圧出力端子に生ずる電流ピークパターンの電流ピークの抑制が、図２のチップ２の回路３と比較して改善されている。
【００３６】
必要がありかつ有用であれば、フィルタ手段３６は、別のフィルタ段を含むこともできることに留意すべきである。
【００３７】
本発明は、本発明の説明した２つの実施例に限定されるものではない。それら２つの実施例のおのおのには、データ処理手段２０を囲む単一のキャパシタ３７のみが設けられている。しかし、必要がありかつ効果的であれば、代わりに２つ又はそれ以上の並列接続されたキャパシタを設けることができる。説明した両方の実施例では、キャパシタ３７が組合わされているデータ処理手段２０は、データの暗号化及び解読のための手段により構成することもできる。データ処理手段により発生された電流ピークパターンを抑制するために、抑制手段に他のデータ処理手段を組合わせることが有用なこともある。本発明の説明した２つの実施例に合致するデータキャリヤは、接点と送信コイルによる通信のために構成されている。しかし、本発明のデータキャリヤは通信のために代わりに接点のみ又は送信コイルのみを含むことができる。
【図面の簡単な説明】
【図１】 本発明に係る回路の第１の実施例を集積技術によりデータキャリヤにおいて実現するチップを含み、チップカードとして製造された本発明に係るデータキャリヤの第１の実施例の概略平面図である。
【図２】 データの暗号化及び解読のための手段を含み、集積技術によりデータキャリヤのための回路を実現する図１に示されているデータキャリヤのチップの概略平面図である。
【図３】 窓状のキャパシタにより囲まれているデータの暗号化及び解読のための手段を含む図２のチップの一部の断面図である。
【図４】 図３に示されているチップの一部の回路図を示す。
【図５】 集積技術による回路の本発明に係る第２の実施例を実現するデータキャリヤのチップの本発明に係る第２の実施例を、図２に類似して、示す。
【図６】 本発明に係る回路の第２の実施例を含むチップの一部を、図３に類似して、示す。
【符号の説明】
１ データキャリヤ
３ 回路
２０ データ処理手段
２４、２６ 電圧源端子
２７、２８、２９、３０、３１、３２、３３、３４ 電源電圧出力端子
３５ 導電性接続手段
３６ フィルタ手段
３８、３９ 接続領域
４０、４１、４２、４３、４４、４５、４６、４７ 低オーム性接続部
Claims (14)
- 集積技術により実現され、
電源電圧を供給可能な２つの電圧源端子を含み、
特性値を利用しながらデータを処理するために適当であり、ハードウェア技術により実現されるデータ処理手段であって、電源電圧を前記データ処理手段の回路素子に供給可能とするために介在する電源電圧出力端子を含む前記データ処理手段を含み、
前記電圧源端子を前記電源電圧出力端子に導電的に接続するための導電性接続手段を含んでおり、
前記データ処理手段によるデータの処理が前記データ処理手段の前記電源電圧出力端子に電流ピークパターンを出現させ、前記電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する回路を備えたデータキャリヤにおいて、
前記データ処理手段の前記電源電圧出力端子に出現する前記電流ピークパターンの前記電圧源端子における出現を抑制可能な抑制手段がさらに備えられており、
前記抑制手段は、前記データ処理手段を囲む少なくとも一つのキャパシタを備えることを特徴とするデータキャリヤ。 - 請求項１に記載のデータキャリヤにおいて、
前記抑制手段は、前記導電性接続手段に含まれているフィルタ手段により構成され、
前記フィルタ手段は、集積技術により実現され前記データ処理手段の直近に配置されて２つの接続領域を含む前記キャパシタを含み、
前記キャパシタの前記２つの接続領域と、前記データ処理手段の前記電源電圧出力端子とが前記接続手段の低オーム性接続部を介して導電的に接続されていることを特徴とするデータキャリヤ。 - 請求項２に記載のデータキャリヤにおいて、前記フィルタ手段は、
集積技術により実現されて、前記電圧源端子と、前記電圧源端子に導電的に接続されている前記キャパシタの接続領域との間に配置され、前記キャパシタと共に、ローパス挙動を有する前記フィルタ手段を構成する電流制限手段を含むことを特徴とするデータキャリヤ。 - 請求項２に記載のデータキャリヤにおいて、
前記フィルタ手段は、前記キャパシタに加えて、
前記電圧源端子に続く少なくとも１つの別のフィルタ段を含むことを特徴とするデータキャリヤ。 - 請求項２に記載のデータキャリヤにおいて、
前記キャパシタは、フレーム状構造を有し、前記データ処理手段を完全に囲い込むことを特徴とするデータキャリヤ。 - 請求項２に記載のデータキャリヤにおいて、
前記データ処理手段は、複数の電源電圧出力端子を含み、
前記キャパシタの２つの接続領域と前記電源電圧出力端子との間に、接続手段の低オーム性接続部であって、前記電源電圧出力端子の数に一致するものが備えられていることを特徴とするデータキャリヤ。 - 請求項２に記載のデータキャリヤにおいて、
前記データ処理手段は、データの暗号化と解読の少なくとも一方を行う手段により構成されていることを特徴とするデータキャリヤ。 - 集積技術により実現され、
電源電圧を供給可能な２つの電圧源端子を含み、
特性値を利用しながらデータを処理するために適当であり、ハードウェア技術により実現されるデータ処理手段であって、電源電圧を前記データ処理手段の回路素子に供給可能とするために介在する電源電圧出力端子を含む前記データ処理手段を含み、
前記電圧源端子を前記電源電圧出力端子に導電的に接続するための導電性接続手段を含んでおり、
前記データ処理手段によるデータの処理が前記データ処理手段の前記電源電圧出力端子に電流ピークパターンを出現させ、前記電流ピークパターンのパターン構成が処理されたデータと特性値とに依存する、データキャリヤのための回路において、
前記データ処理手段の前記電源電圧出力端子に出現する前記電流ピークパターンの前記電圧源端子における出現を抑制可能な抑制手段がさらに備えられており、
前記抑制手段は、前記データ処理手段を囲む少なくとも一つのキャパシタを備えることを特徴とする回路。 - 請求項８に記載の回路において、
前記抑制手段は、前記導電性接続手段に含まれているフィルタ手段により構成され、
前記フィルタ手段は、集積技術により実現され前記データ処理手段の直近に配置されて２つの接続領域を含むキャパシタを含み、
前記キャパシタの２つの接続領域と、前記データ処理手段の前記電源電圧出力端子とが前記接続手段の低オーム性接続部を介して導電的に接続されていることを特徴とする回路。 - 請求項９に記載の回路において、前記フィルタ手段は、
集積技術により実現されて、電圧源端子と、前記電圧源端子に導電的に接続されている前記キャパシタの接続領域との間に配置され、前記キャパシタと共に、ローパス挙動を有する前記フィルタ手段を構成する電流制限手段を含むことを特徴とする回路。 - 請求項９に記載の回路において、
前記フィルタ手段は、前記キャパシタに加えて、
前記電圧源端子に続く少なくとも１つの別のフィルタ段を含むことを特徴とする回路。 - 請求項９に記載の回路において、
前記キャパシタは、フレーム状構造を有し、前記データ処理手段を完全に囲い込むことを特徴とする回路。 - 請求項９に記載の回路において、
前記データ処理手段は、複数の電源電圧出力端子を含み、
前記キャパシタの２つの接続領域と前記電源電圧出力端子との間に、接続手段の低オーム性接続部であって、前記電源電圧出力端子の数に一致するものが備えられていることを特徴とする回路。 - 請求項９に記載の回路において、
前記データ処理手段は、データの暗号化と解読の少なくとも一方を行う手段により構成されていることを特徴とする回路。
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