JP2011060303A - 電子シグニチャーの減衰により安全保護された集積回路デバイス - Google Patents

Abstract

【課題】集積回路デバイスの電子シグニチャーの解析をより複雑にすることにより、秘密データへのアクセスを防止する。
【解決手段】本発明は、メモリーを有するポータブルメモリ媒体、特にカード形式に組込むように設計された集積回路デバイス(2)に関する。集積回路デバイス(2)は、集積回路デバイス(2)により消費される電流のピーク(Idd)の振幅を減衰させるための少なくとも１つのキャパシター(8)を備える。本発明は、スマートカードの電気的シグニチャーを減衰させるのに特に有用である。
【選択図】図３

Description

本発明は、ポータブルメモリ媒体、特に、カード形式のポータブルメモリ媒体に組込むように設計された集積回路デバイスに関する。

スマートカードは、記憶装置のセキュリティと、秘密情報の処理が必須である用途で一般に使用されている。これらのカードは、ヘルスケアの分野、ペーパービューテレビの用途、又は所謂電子財布の用途に使用するように特別に設計されている。
これらは、プラスチックカード本体からなり、その中に集積回路が組込まれる。これは、集積回路チップを備える電子モジュール、又は集積回路チップ自体でも良い。

時間の関数として、集積回路により消費される電流の強度Ｉｄｄをモニタリングすることが、前記デバイスにより行われる全てのタスクのシグニチャーを構成する。この電子シグニチャーより詳しくはその形状の解析により、デバイスの活動を明らかにし、前記デバイスに含まれる秘密情報にアクセスすることが出来る。
このようなシグニチャーの解析を防止するため、従来技術の方法では、第１の例では、プログラミングアルゴリズムを使用し、疑似乱数の時間にオペレーションを起動させることを提案する。第２の例では、多くのノイズを発生し、ランダムな情報又は偽のオペレーションを多くすることを提案する。

これらの従来技術の方法は、多くの不利な点がある。これらは、デバイスのあるリソース、他のオペレーションを実行するのに使用できるリソースを独占し、また詳細なシグニチャー解析には抵抗することが出来ない。

上述のことを考慮し、一つの技術的問題は、集積回路デバイスの電子シグニチャーの解析をより複雑にすることにより、秘密データへのアクセスを防止することである。

本発明の課題であるこの問題の解法は、ポータブルメモリーオブジェクト、特に、カード形式に組込むように設計された集積回路デバイスにおいて、前記デバイスの集積回路により消費される電流のピークの振幅を減衰させることが出来る少なくとも１つのキャパシターを備えることである。

キャパシタンスは、約0.1ナノファラッドより大きく、特に1ナノファラッドのオーダーであると有利である。デバイスは又、少なくとも１つの電気抵抗器を備える。電気抵抗は、約１オームより大きい値、特に10オームのオーダーである。
抵抗器は、自己インダクターである。自己インダクタンスは、約50ナノヘンリーより大きい値、特に500ナノヘンリー程度である。キャパシターは、集積回路デバイスの第１パッド又は第１領域と、集積回路デバイスの第２パッド又は第２領域との両方に電気的に接続され、第１と第２パッド又は第１と第２領域は集積回路の供給電流が通過することが出来る。第１パッドはコンタクトパッドＶｓｓ、又は第１領域はコンタクト領域Ｖｓｓであり、第２パッドはコンタクトパッドＶｄｄ、又は第２領域はコンタクト領域Ｖｄｄである。
自己インダクターは、集積回路デバイスの第２パッド又は第２領域に接続され、キャパシターと直列に接続される。キャパシターは、チップの追加の層に一体化される。キャパシターの電極を形成するサブ層は、集積回路デバイスのパッドに電気的に接続される。自己インダクターは、コイルの形で、集積回路デバイスのベース層のアクティブ側に一体化される。

本発明による集積回路デバイスを備えるカードの一部の上面図。 本発明による集積回路デバイスの概略図。 本発明による集積回路デバイスの概略電気回路図。 本発明による集積回路デバイスの上面図。 本発明による集積回路の断面図。 本発明による集積回路デバイスのアクティブ側の上面図。 本発明による集積回路デバイスの基本のＣＭＯＳ論理セルの図。 図７の基本のＣＭＯＳ論理セルの特性信号Ｖｉｎとｉｄｄを示す。 ３つの信号のタイミングダイヤグラムを示す。

本発明は、次の発明の詳細な説明を読み、図面を参照すれば、よりよく理解できるであろう。発明の詳細な説明は、本発明を限定するものではない。

本発明のこの説明は、チップカードの例を取扱う。しかし、本発明は、トークン形式の加入者識別モジュール（ＳＩＭ）又は電子ラベル等、ポータブルメモリーオブジェクトに組込むように設計された任意の集積回路デバイスに適用できる。

チップカードは、標準ポータブルオブジェクトであり、コンタクト有り及び／又はなしで作動し、ＩＳＯ標準７８−１０と７８−１６に規定されている。これらの標準の内容を、ここに参照する。

図１と２に示すように、コンタクト型作動モードを有するカードは、集積回路チップ2を備え、少なくとも5つのコンタクトパッド100,101,102,103,104が、図示しない導電リード線により、カード本体3の表面にある５つのコンタクト領域200,201,202,203,204にそれぞれ接続される。コンタクトパッドＲｅｓｅｔ100は、コンタクト領域Ｒｅｓｅｔ200に接続され、コンタクトパッドＣｌｏｃｋ101は、コンタクト領域Ｃｌｏｃｋ201に接続され、コンタクトパッドＶｓｓ102は、コンタクト領域Ｖｓｓ202に接続され、コンタクトパッドＩ／Ｏ103は、コンタクト領域Ｉ／Ｏ203に接続され、コンタクトパッドＩｄｄ104は、コンタクト領域Ｖｄｄ204に接続される。

コンタクトパッド100,101,102,103,104とコンタクト領域200,201,202,203,204とは、それぞれ強度がＩ_Reset、Ｉ_Clock、Ｉ_ss、Ｉ_I/O、Ｉ_ddの電流を通過させることが出来る。
チップ2の組立体即ち、導電性リード線とコンタクト領域200,201,202,203,204は、カード本体3に組込まれた電子モジュール4に含まれる。
本発明による集積回路デバイスは、領域200,201,202,203,204を有し、チップを備える電子モジュール4でも良く、又はチップ2自体であっても良い。

図３に更に詳細に示すように、本発明によれば、集積回路デバイスは、キャパシター8を備える。そのキャパシタンスは、約0.1ナノファラッドより大きく、特に1ナノファラッドのオーダーである。本発明によれば、デバイスの集積回路により消費される電流のピークの振幅を減衰させることが出来る。

さらに、本発明による集積回路デバイスは、電気抵抗器を備えると有利である。その電気抵抗は、約1オームより大きい値、特に10オームのオーダーである。それは、自己インダクター9により構成されるのが好ましい。自己インダクタンスは、約50ナノヘンリーより大きい値、特に500ナノヘンリーである。

キャパシター8は、チップ2のパッド102に又は前記チップ2を備える電子モジュールの領域202に、またチップ4のパッド104に又は電子モジュール4のパッド204に電気的に接続される。デバイスが、電気抵抗器（好ましくは、自己インダクター9により構成される）も有する有利な場合は、この自己インダクター9は、チップ2のパッド104に又は前記チップ2を備える電子モジュール4の領域204に電気的に接続され、またキャパシター8と直列に接続される。

最後に、キャパシター8と自己インダクター9の組立体は、ローパスフィルターセルを構成し、このフィルターセルは、少なくともキャパシター8により、好ましくはキャパシター8と抵抗器により構成され、抵抗器は好ましくは自己インダクター9であり、前記フィルターセルは、電子モジュール4内に位置し、集積回路のすぐ近くに位置するのが有利である。

図４、５、６に示す実施例では、チップ2は、キャパシター8と、自己インダクター9とを備える。
まず、図５を参照すると、チップ2は３つの主な層を備える。これらは、第１ベース層105と、追加の層106とを含み、これらの第１と第２の層は、中間埋込み層107により連結される。
層105は、３つのサブ層からなる。即ち、シリコンサブ層108と、回路集積サブ層109とを備え、サブ層108と109の上に、パッシベーション層110がある。

層106は、６つのサブ層からなる。即ち、絶縁サブ層111と、キャパシター8の第１電極を形成する導電性サブ層112（例えば、タンタルベース）と、絶縁誘電性サブ層113（例えば酸化タンタル）と、キャパシター8の第２電極を形成する導電性サブ層114（例えば、タンタルベース）と、絶縁サブ層115と、シリコン又は他の材料の層116からなる。
埋込み層107は、更にサブ層に分割されない。それは、埋め込み剤例えばポリマーからなる。特に、ポリアミドでも良い。

１実施例では、サブ層110,111,112,113,114,115の厚さは、数千オングストロームのオーダーであり、サブ層109とサブ層107の厚さは5μｍのオーダーであり、サブ層108の厚さは50μｍのオーダーであり、層116の厚さは150μｍのオーダーである。
キャパシター8は、追加の層106内に一体化される。電極を形成するサブ層112と114は、バイア即ち導電性バンプ119により、集積回路の相互接続パッド117,118に電気的に接続される。

図６により詳しく示すように、自己インダクター9は、ベース層105のアクティブ側に一体化されたコイルの形である。その２つの接続端子の一方は、コンタクトパッドＩｄｄ104に接続され、他方は相互接続パッド118に接続される。
相互接続パッド117は、接続回路120によりコンタクトパッドＶｓｓ102に接続され、接続回路は可能な限り低い抵抗を有すると有利である。

図４によりよく示すように、層106と107は、ミクロ機械加工技術を使用して、孔をあけてある。これらの孔により、ベース層105アクティブ側上に位置するパッド100,101,102,103,104と、電子モジュール4のコンタクトパッド200,201,202,203,204との間のサーモソニック配線が可能になる。

集積回路デバイスで、集積回路は、組立てられた論理セルの複合構造を形成し、その中で中央処理装置（ＣＰＵ）が、データバスとアドレスバス経由で、前記回路のＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭに記憶された情報を分配し、管理する。集積回路は又、ＣＰＵと組み合わさるマイクロコントローラーを形成しても良く、前記マイクロコントローラーは、特別な計算構造を要するデータの暗号化用の特殊な物であっても良い。このマイクロコントローラーは、暗号プロセッサーとも呼ばれる。

図７は、本発明の集積回路デバイスの基本の論理セル5を示す。このセル5は、ＣＭＯＳ型である。それは、Ｐ型の第１ＭＯＳトランジスター6と、Ｎ型の第２ＭＯＳトランジスター7とからなり、前記トランジスター6,7は、直列に接続される。各セル5は、両方のトランジスター6,7に共通の論理制御信号Ｖｉｎにより制御される。

ｉ_ddは、セル5が消費する電流の強度である。
２つの安定状態、即ちロジック状態0と1で、トランジスターの一方のみ、即ち6又は7が導電性となり、他方のトランジスター7又は6は非導電性である。それゆえ、セル5が消費する電流ｉ_ddは、リーク電流値ｉ_leakageに等しく、この値は時間によらずほぼ等しく、特に温度による。特に、ｉ_leakageは１ナノアンペアのオーダーである。

他方、制御電圧Ｖ_inがセル5の入力端子にかけられるとき、且つＶ_inが前記セル5のトランジスター6,7が一方の安定状態から他方の安定状態に切替わるしきい値より大きいとき、このセル5は、時間間隔ｔ_cの間、ロジック状態0と1の間の中間の非安定過渡状態である。トランジスター6と7は、次に導電性となり、ｉ_ddは、ｉ_leakageよりずっと大きいｉ_switchに等しくなり、強度値ｉ_peakに達する。この値は、本発明では数十マイクロアンペアである。
電流Ｉｄｄの強度変化を解析することにより、集積回路の色々のＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭ、暗号プロセッサーのサブ組立体の間の情報の流れに関係する基本的な論理セル5の状態の変化を推論し、集積回路のオペレーションを解釈することが可能である。

図９において、曲線300は、本発明の集積回路デバイスで消費される電流強度Ｉｄｄを時間の関数で表し、曲線301は、従来の集積回路デバイスで消費される電流強度Ｉｄｄを時間の関数で表し、曲線300と301とは、この集積回路デバイスを制御するクロック信号を表す曲線302と比較される。
曲線300と301で表される本発明と従来技術の集積回路デバイスは、クロックの上昇端部と下降端部の両方で、電力を消費する。しかし、いつもそうとは限らない。実際、ある集積回路デバイスは、2つのクロックの端部の一方でのみ電力を消費し、他は周波数増倍手段を有し、その場合クロックの期間当たりの電流ピークの数は2つより多い。

曲線301は、消費される電流Ｉｄｄの強度のピークを示し、その高さ即ち振幅は27ｍＡのオーダーである。これらのピークは、集積回路により行われるタスクの組のシグニチャーを構成する。トランザクションに関連して曲線301を注意深く解析することにより、集積回路のオペレーションを理解し、秘密情報を引出すことが可能である。これは、非破壊的調査方法であり、データとトランザクションのセキュリティを破るものである。

他方、曲線300は、消費される電流Ｉｄｄの強度のピークは、8ｍＡのオーダーである。従って、キャパシター8と自己インダクター9があるおかげで、ピークの強度は50％以上減少する。従って、トランザクションと関連して曲線300を注意深く解析するのは、特に複雑である。単に、非破壊的調査方法を使用して、秘密情報を引出すことは、もはや可能ではない。

さらに、従来技術の集積回路デバイスでは、オペレーションの間に、供給電流Ｉｄｄの強度の大きな変動により突然の電圧降下が起こり、この降下により電圧が所謂公称の作動の検出しきい値より下に低下し、その結果、再度初期化即ちデータの損失、及び書き込みエラーが起こり、データの完全性が失われる。本発明によるデバイスでは、電子シグニチャーが減衰し、その結果電圧降下が起こらないことにより、別の利点が得られる。

ＣＭＯＳ集積回路の構造は、集積回路デバイスが、そのコンタクトパッドＲｅｓｅｔ100、Ｉ／Ｏ103、又はＣｌｏｃｋ101により、低下した電力を与えられるようになっている。これらのパッドは、供給パッドＶｓｓとＶｄｄと異なり、非線形デバイスにより、静電放電から保護されている。これらのデバイスは、主に集積回路の供給バスに接続された２つのダイオードにより構成されている。従って、パッドＲｅｓｅｔ、Ｉ／Ｏ、Ｃｌｏｃｋにより低下したモードで集積回路に電力を供給することは、ダイオードを通って行われ、電源Ｖｄｄへ行く。この非線形デバイスは、Ｖｄｄにあるキャパシターと組み合わさり、集積回路の供給電流を濾波する。しかし、パッドＶｓｓとＶｄｄに関してこの明細書で記載した実施例は、パッド100,101,103にも適用して、これらのパッドでの集積回路の電気消費のシグニチャーを減衰させることが出来る。

本発明による集積回路チップは、バッチで、ウェハとして知られているシリコンのスライスの形で生産できる。チップのバッチ製造に関する情報については、フランス特許出願97/10764号（まだ発行されていない）を参照されたい。この特許出願の内容をここに参照する。
本発明は、アナログセルの手段により、チップカード用集積回路の全てのタスクに伴う過渡的な電流現象を濾波することにより、プログラミングの業務の効率を上げることが出来る。

2 集積回路チップ
3 カード本体
4 電子モジュール
5 論理セル
6 第１ＭＯＳトランジスター
7 第２ＭＯＳトランジスター
8 キャパシター
9 自己インダクター
100,101,102,103,104 コンタクトパッド
200,201,202,203,204 コンタクト領域
105 第１ベース層
106 追加の層
107 中間埋込み層
108 シリコンサブ層
109 回路集積サブ層
110 パッシベーション層
111 絶縁サブ層
112 導電性サブ層
113 絶縁誘電性サブ層
114 導電性サブ層
115 絶縁サブ層
116 シリコン又は他の材料の層
117,118 相互接続パッド
119 導電性バンプ
120 接続回路

Claims (12)

1. ポータブルメモリ媒体特にカード形式のものに組込むように設計された集積回路デバイスにおいて、前記デバイスの集積回路により消費される電流のピークの振幅を減衰させることが出来る少なくとも１つのキャパシター(8)を備えることを特徴とする集積回路デバイス。
2. 前記キャパシター(8)のキャパシタンスは、約0.1ナノファラッドより大きく、特に1ナノファラッドのオーダーの値を有する請求項１に記載したデバイス。
3. 少なくとも１つの電気抵抗器を有する請求項１又は２に記載したデバイス。
4. 前記抵抗器の電気抵抗は、約1オームより大きく、特に10オームのオーダーの値を有する請求項３に記載したデバイス。
5. 前記抵抗器は、自己インダクター(9)である請求項３又は４に記載したデバイス。
6. 前記自己インダクター(9)の自己インダクタンスは、約60ナノヘンリーより大きく、特に500ナノヘンリー程度の値を有する請求項５に記載したデバイス。
7. 前記キャパシター(8)は、前記集積回路デバイスの第１パッド又は第１領域と、又前記集積回路デバイスの第２パッド又は第２領域と電気的に接続され、前記第１と第２パッド、又は前記第１と第２領域は、前記集積回路の供給電流が通過できる請求項５又は６に記載したデバイス。
8. 前記第１パッドはコンタクトパッドＶｓｓ(102)、又は前記第１領域はコンタクト領域Ｖｓｓ(202)であり、前記第２パッドはコンタクトパッドＶｄｄ(104)、又は前記第２領域はコンタクト領域Ｖｄｄ(204)である請求項７に記載したデバイス。
9. 前記自己インダクター(9)は、前記集積回路デバイスの前記第２パッド又は前記第２領域に電気的に接続され、前記キャパシター(8)と直列に接続される請求項７又は８に記載したデバイス。
10. 前記キャパシター(8)は、チップ(2)の追加の層(106)に一体化されている請求項１乃至９の何れか１項に記載したデバイス。
11. 前記キャパシター(8)の電極を形成するサブ層(112)と(114)は、前記集積回路デバイスのパッド(117,118)に電気的に接続されている請求項１０に記載したデバイス。
12. 前記自己インダクター(9)は、前記集積回路デバイスのベース層(105)アクティブ側に一体化されているコイルの形である請求項５乃至９の何れか１項に記載したデバイス。

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