JP3755675B2 - クランプ回路、ｃｍｏｓチツプｉｃ及び非接触型情報カード - Google Patents
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Description
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態
（１）基本構造
（２）具体例（図１〜図５）
（３）他の実施例
発明の効果
【０００２】
【発明の属する技術分野】
本発明は自動改札システム等、非接触型カードシステムで使用される情報カードに関するものである。
【０００３】
【従来の技術】
現在運用されている自動改札システムにおいては、利用者が自動改札機に挿入する定期券の情報を磁気ヘツドで接触的に読み取る方法が採用されている。このため利用者は、改札を通るたびに定期券をケース等から取り出して自動改札機に挿入する必要があり面倒であつた。
そこで本願出願人は、このような手間のない使い勝手に優れた非接触型のカードシステムを先に提案している。
【０００４】
この非接触型カードシステムによれば、非接触で情報をやり取り（データ通信等）できるので、これを上述のような自動改札システムに適用した場合、利用者は定期券をケースに収納したままの状態で自動改札機を出入りすることが可能となり便利である。参考までに先に提案した非接触型カードシステムを図６に示す。ここで非接触カードシステム１は上述の自動改札機に相当するリーダ／ライタ２と上述の定期券に相当するＩＣカード３とによつて構成され、電磁波を媒体として電力を供給すると共にデータ等を読み書きするようになされている。
【０００５】
なおリーダ／ライタ２はプリント基板８上に形成されたループアンテナ９より電磁波を放出することにより情報カード３に非接触で電力を供給し、またデータを書き込む。またリーダ／ライタ２はプリント基板８上に形成されたループアンテナ９によつて情報カード３から到来する反射波を受信し、情報カードの情報を読み出すようになされている。因に送信データ及び受信データはそれぞれデイジタル信号処理部６及びホストコンピユータ７において処理される。なお本願出願人は、情報カード３が必要とする全機能を１つのＣＭＯＳ（Complementary MOS ）チツプＩＣにて実現する手法も併せて提案している。
【０００６】
さて図７に本願出願人が先に提案した情報カード３の別の構成例を示す。この図７に示すＩＣカード３Ａは、図６に示すＩＣカード３のうち整流・検波用のダイオードＤ２に代えてベースとエミツタとを接続したトランジスタＴｒ（０）を用いるものであり、そのコレクタは接地されている。そのベースとエミツタとの接続点はループアンテナ１０とコンデンサＣ３との接続点Ｄに接続されている。なお接続点Ｄにはループアンテナ１０とコンデンサＣ３とによつて構成される共振回路の共振周波数を変化させるためコンデンサＣ４の一端が接続されており、その他端にはＦＥＴ１１のドレインが接続されている。ＦＥＴ１１のソースは接地されており（Ｐサブストレートに接続されており）、そのゲートは図６における場合と同様にデイジタル信号処理部１５に接続されている。
【０００７】
また図７に示す過電圧保護回路１６（抵抗Ｒ２及びトランジスタ群１６Ａ）は、図６に示す過電圧保護回路１２（抵抗Ｒ２、ダイオード群１２Ａ、１２Ｂ）に代えて整流・検波用のトランジスタＴｒ（０）の後段に設けられており、抵抗Ｒ２の一端はループアンテナ１０とコンデンサＣ３との接続点Ｃ又はＤのうち点Ｄ（Ｉ）に接続されている。また抵抗Ｒ２の他端はトランジスタ群１６Ａを構成する最前段のトランジスタ（ＰＮＰトランジスタ）のエミツタに接続されており、その最終段のトランジスタ（ＰＮＰトランジスタ）のベースは接地されている。
【０００８】
なおトランジスタ群１６Ａを構成する各トランジスタのエミツタとベースとの間では、例えば 0.7〔Ｖ〕の電圧降下を生じるようになされており、トランジスタ群１６Ａは、例えば５個のトランジスタ（ＰＮＰトランジスタ）で構成されている。従つて抵抗Ｒ２及びトランジスタ群１６Ａで構成される過電圧保護回路１６は図６における過電圧保護回路１２と同様に、ループアンテナ１０及びコンデンサＣ３の接続点ＣとＤの間の電位差を制限するようになされている。
【０００９】
以上のように構成される情報カードでは、例えば図６に示したリーダ／ライタ２から電磁波が放射されると、ループアンテナ１０において、その電磁波（磁束）のうちそこに鎖交する磁束の変化（磁界の変化）に応じて起電力を生じる。そしてこのようにして発生した電圧のうちループアンテナ１０及びコンデンサＣ３で構成される共振周波数を中心とする所定の周波数帯のものは、効率良く、後段のブロツクに通過される。
【００１０】
このようにループアンテナ１０及びコンデンサＣ３で構成される並列共振回路を通過した信号は、トランジスタＴｒ（０）を介することにより大きなロスを生じることなく整流され、さらに平滑用のコンデンサＣ５を介することによりリツプルが除去される。このリツプルの除去された信号は、定電圧レギユレータ１３に供給され、そこで安定化されることにより所定の一定電圧ＶDDとされる。なおこの電圧ＶDDが電源として、デイジタル信号処理部１５に供給される。
【００１１】
以上のようにして、デイジタル信号処理部１５に電源が供給され、その動作が可能な状態となつた後、ループアンテナ１０及びコンデンサＣ３で構成される並列共振回路を通過した信号はトランジスタＴｒ（０）を介することにより検波され、コンデンサＣ７及びアンプ１４を介してデイジタル信号部１５に出力される。以下、デイジタル信号処理部１５では、検波されたコマンドの内容が解釈され、それに基づいて所定の処理が行なわれるようになされている。
【００１２】
一方、データの読み出し処理が行なわれる場合には、前述した場合と同様に、不揮発生メモリ１５Ａから読み出されたデータに対応する電圧がＦＥＴ１１のゲートに印加され、ＦＥＴ１１がオン／オフ制御される。例えばＦＥＴ１１がオンにされたときには、コンデンサＣ４のＦＥＴ１１に接続されている方の一端は、交流的に短絡されているＦＥＴ１１、サブストレート、点Ｆ、コンデンサＣ５、点Ｅ及びＩを介して、コンデンサＣ３の一端である点Ｃに接続されているのと等価になる。従つて、ループアンテナ１０及びコンデンサＣ３でなる共振回路の共振周波数はＦＥＴ１１がオンしているときとオフしているときで変化する。
【００１３】
なお情報カード３Ａがリーダ／ライタ２に極端に近づけられ、これにより大きな電流がループアンテナ１０及びコンデンサＣ３でなる共振回路から出力された場合、すなわち点ＩとＪとの間に保護電圧以上の電圧が印加された場合、トランジスタ群１６Ａを構成する各トランジスタのエミツタからベースに電流が流れ（これに伴い、そのエミツタからコレクタにも電流が流れる）、ループアンテナ１０及びコイルＣ３でなる共振回路から出力された場合、そのうちの一部の電流がバイパス電流として、抵抗Ｒ２及びトランジスタ群１６Ａに流れ、共振回路の出力電圧のピーク値を制限するようになされている。
【００１４】
【発明が解決しようとする課題】
ところが先に提案した情報カードの場合、そのフロントエンドを構成する過電圧保護回路１６は、図８に示すように抵抗素子Ｒ２とクランプ回路（トランジスタ群１６Ａ）からなつているが、この部分のクランプ電圧が次の２つの理由により引き下げられ、通信可能距離を短くしてしまうという問題があつた。
【００１５】
まず一つ目の理由を説明する。クランプ回路を構成するトランジスタ群１６Ａがいわゆるダーリントン接続されているので各トランジスタのベース電流は図９に示すように積み上げの段数に対して指数関数的に減少する。従つてトランジスタ群１６Ａにおいて、多数のトランジスタを積み上げた場合、グランド側のトランジスタのベース電流は極めて小さくなる。
【００１６】
これはｋ段目のトランジスタＴｒ（ｋ）のベース電流ＩB(k)、エミツタ電流ＩE(k)、電流増幅率ｈfeの間に、次式
【数１】
が成り立つことから、積み上げ個数Ｍのトランジスタに流れるベース電流ＩB(M)は、次式に示すようにほとんど０になることから分かる。
【数２】
【００１７】
このようにベース電流に対するベース、エミツタ間の電圧降下が指数関数の関係になつているため、ベース電流が極度に小さくなつた場合は、エミツタとベース間の電圧降下をほとんど得ることができない。その結果、トランジスタ群１６Ａにおいて、多数のトランジスタを積み上げた場合、グランド側に近いトランジスタのエミツタとベース間の電圧降下は極めて小さくなつてしまい、トランジスタ群１６Ａとして所望の電圧降下を得ることが困難となつてしまう。
【００１８】
次に二つ目の理由を説明する。図１０に、図７に示した情報カードのフロントエンド部分のＩＣチツプ上での断面構造を示し、図１１にその等価回路を示して説明する。
この図において、Ｔｒ（０）が図７に示す整流・検波用トランジスタに相当し、Ｔｒ（１）〜（Ｎ）がクランプ回路を構成するトランジスタ群１６Ａに相当する。
【００１９】
この図より、整流・検波用トランジスタＴｒ（０）のコレクタとベースのＰＮ接合とトランジスタ群１６Ａの各トランジスタのベースとが寄生ＮＰＮトランジスタを形成することが分かる。
次に、この寄生トランジスタが、整流・検波回路が動作する時にどのような作用を及ぼすかを説明する。
【００２０】
整流・検波用トランジスタが動作すると、当然のことながら、トランジスタＴｒ（０）のコレクタとベース間のＰＮ接合面に電流が流れる。このとき寄生トランジスタにはベース電流が流れることになるので、寄生ＮＰＮトランジスタがオンし、コレクタとエミツタ間が導通状態となる。ところが寄生ＮＰＮトランジスタのコレクタは、同時に、トランジスタ群１６Ａの各トランジスタ同士の接続点でもあるので、接続点の電圧がＣＭレベルまで引き下げられたことになる。
【００２１】
以上のメカニズムにより、トランジスタ群１６Ａのクランプ電圧は、整流・検波回路（すなわち整流・検波用トランジスタＴｒ（０）の干渉を受け、強制的にＣＭレベルまで引き下げられることになる。
これらの理由により、トランジスタ群１６Ａの電圧降下が所望の電圧より引き下げられてしまうが、その場合、点ＩとＪとの間が保護電圧以下の電圧が印加されている場合でも電流が流れることになり、受信電力のロスが生じる。その結果、通信到達距離が短くなるという問題があつた。
【００２２】
その他にも、ＭＯＳプロセス上で過電圧保護回路用のクランプ電圧を得る方法としては、ＭＯＳトランジスタをダイオード上に接続して従属接続する方法が考えられるが、クランプ時の過大電流を全て吸収するのは、レイアウト的に常識的なサイズのＭＯＳでは困難であるし、プロセスのバラ付きによるＶthの変動も受け易いという問題もある。
【００２３】
本発明は以上の点を考慮してなされたもので、周辺回路から影響を受け難いクランプ回路を内蔵する非接触型情報カードを提案しようとするものである。
【００２４】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、ＣＭＯＳ上に構成したクランプ回路であつて、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されているようにする。
本発明のクランプ回路は、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、整流回路からの寄生トランジスタによりクランプ電圧が下がるのを回避することができるうえ、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望のクランプ電圧を得ることができなくなるという事態を回避することができる。
また本発明においては、電磁波を受信するループアンテナを含む共振回路に接続されて電力が供給されるとともにデータの読み書きをするようになされたＣＭＯＳチツプＩＣにおいて、共振回路の出力を整流する整流手段と、整流手段の後段に設けられたクランプ回路とを具え、クランプ回路は、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されているようにする。
本発明のＣＭＯＳチツプＩＣとしては、クランプ回路を第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて、整流手段がオン状態になつたときに寄生トランジスタによる干渉を受けてしまうという事態を回避し得、クランプ回路の両端に必要な所望のクランプ電圧を得ることができる。また本発明のクランプ回路は、第２のクランプ回路段がグランド側に配置されていることにより、第１のクランプ回路の後段に第２のクランプ回路が位置することになるため、第１のクランプ回路における最終段のトランジスタの微小なベース電流により第２のクランプ回路におけるＭＯＳトランジスタを駆動させることができるので、当該第２のクランプ回路を小型化することができる。
【００２５】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００２６】
（１）基本構造
この実施例では、過電圧保護回路を構成するクランプ回路のトランジスタ群ののうちグランド側からいくつかをダイオード接続されたＭＯＳトランジスタに置き換え、ＭＯＳトランジスタとバイポーラトランジスタの混在型構成にする。ただし余り沢山のトランジスタをＭＯＳトランジスタのダイオード接続したものに置き換えると、プロセスのバラ付き依存性が増えるので、特に整流回路から干渉を受けやすいグランド側トランジスタ数個分のみに限定する。
【００２７】
さらに本実施例では、トランジスタ群をＩＣレイアウト上で構成する際、第２段目のトランジスタＴｒ（２）は第１段目のトランジスタＴｒ（１）の内側に、第３段目のトランジスタＴｒ（３）は第２段目のトランジスタＴｒ（２）の内側にというような入れ子構成を第Ｍ段目のトランジスタＴｒ（Ｍ）が最も内側になるまで繰り返し、整流・検波回路や他の周辺回路の干渉を受けやすいトランジスタを保護する構造を採用する。
【００２８】
（２）具体例
まず本実施例で採用した基本構造についての動作を説明する。図１に今回提案するクランプ回路２４を用いた情報カード２３の一実施例を示す。なお図２は本クランプ回路２４を用いるフロントエンド部の構成を示す。なおフロントエンド部は過電圧保護回路２５と整流・検波回路Ｔｒ（０）とでなる。
この図を基に過電圧保護回路の動作を説明する。
【００２９】
ここで各バイポーラトランジスタ及び各ＭＯＳトランジスタのおのおのに流れる電流を考える。このクランプ回路２４は、Ｍ(bip )個のバイポーラトランジスタとＮ(mos )個のＭＯＳトランジスタからなるが、説明の都合上、それぞれＣＰ側から順番に番号を付けると、各電流の関係は次式のようになる。
【数３】
ただしＩB(k)はｋ段目のバイポーラトランジスタのベース電流、ＩE(k)はそのエミツタ電流、ｈfeは電流増幅率、ＩS(1)はＭＯＳ１のソース電流、ＩD(1)はＭＯＳ１のドレイン電流である。
【００３０】
以上の関係より、ｋ段目のバイポーラトランジスタのベース電流ＩB(k)とＭＯＳ１のソース電流ＩS(1)は、次式となる。
【数４】
【００３１】
当然のことながら、寄生トランジスタの個数Ｍ(prev)の方がバイポーラトランジスタの個数Ｍ(bip) より多いので、ＩB(M(bip)) ＝ＩS(k)＝ＩD(k)＞＞ＩB(M(prev))＝０となる。
従つてトランジスタのベースエミツタ間の電圧降下が保証され、クランプ回路全体として所望のクランプ電圧を得ることができる。
【００３２】
またこのような構成をとると、ＭＯＳトランジスタに流れる電流は、Ｉclp の〔１／１＋ｈfe〕M(bip)倍と最適な値に調整することが可能となり、ＩＣのチツプ上現実的なサイズでＭＯＳトランジスタが構成可能となるだけでなく、ＭＯＳトランジスタのダイオード接続のみから構成したクランプ回路に比較してプロセスのバラつきを受けにくいといつた利点もある。
【００３３】
次に、寄生トランジスタからの干渉について考察をする。図２において、Parastic-NPNが寄生トランジスタである。
この寄生トランジスタは、整流・検波用のトランジスタＴｒ（０）の電流が流れると、コレクタとエミツタ間をオンし、クランプ回路の電圧をＣＭ側の電圧に引き下げるという悪作用を及ぼすが、このときの対干渉性はクランプ回路に流れている電流が大きいほど強くなる。この回路構成の場合は、以前提案したクランプ回路に比較して、クランプ回路に流れる電流が大きいので、干渉を受け難い。
【００３４】
次に、レイアウト上の工夫に関する説明をする。
図３及び図４に過電圧保護回路と整流・検波部のレイアウトの一実施例を示す。
この図で、トランジスタ群は、ｍ＋１番目のトランジスタがｍ番目のトランジスタの内側にといつた具合に入れ子構造を取つたおり、整流・検波回路やその他の周辺回路の影響を受け易いＭＯＳトランジスタ程内側にレイアウトされている。
【００３５】
このようなレイアウト構造を取ると、他の周辺回路ブロツクからリーク電流がクランプ回路に飛び付いても外側に位置する影響を受け難いバイポーラトランジスタが吸収し、影響を受けやすいＭＯＳトランジスタにリーク電流が飛び付かなくなる。従つて、クランプ回路における周辺回路からの耐干渉性が向上することになる。寄生トランジスタからの影響も同様に考えられるので、この構成により、寄生トランジスタによりクランプ電圧が引き下げられるのを防止できる。
【００３６】
なお整流・検波回路以外の周辺回路からの耐干渉特性は向上できないが、図５のように、整流・検波回路、ＭＯＳＮ、……、ＭＯＳ１、ＴｒＭ、……、Ｔｒ１といつた順序でレイアウトすることによつて、整流・検波回路Ｔｒ０からの影響度を少なくすることは可能である。
【００３７】
以上の構成によれば、整流・検波回路や他の周辺回路からの干渉を受けずに所望の電圧を得ることができるクランプ回路を実現することができる。従つて、本方式の過電圧保護回路を用いる非接触型情報カードは、確実に整流・検波回路の出力電圧のピーク値を制限しつつ、ようやく電力供給がなされるような距離においても損失なしで電力を受取り、最大限の通信到達距離を得ることを可能とする。
【００３８】
（３）他の実施例
なお上述の実施例においては、バイポーラトランジスタ群からなるクランプ回路段と、ＭＯＳトランジスタ群からなるクランプ回路段とを従属接続してクランプ回路を構成する場合について述べたが、本発明はこれに限らず、異なる素子群からなる複数のクランプ回路段を従属接続する場合に広く適用し得る。
【００３９】
【発明の効果】
上述のように本発明によれば、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、整流回路からの寄生トランジスタによりクランプ電圧が下がるのを回避することができるうえ、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望のクランプ電圧を得ることができなくなるという事態を回避し得るクランプ回路を実現することができる。
また本発明によれば、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて、整流手段がオン状態になつたときに寄生トランジスタによる干渉を受けてしまうという事態を回避し得ると共に、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望の電圧効果が得られずに所望のクランプ電圧を得ることができなくなるという事態を回避することができる。従つて、このクランプ回路を過電圧保護回路に用いる情報カードは、確実に整流・検波回路の出力電圧のピーク値を制限しつつ、ようやく電力供給がなされるような距離においても損失なしで電力を受取り、最大限の通信到達距離を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る情報カードの全体構成を示すブロツク図である。
【図２】本発明に係るクランプ回路を用いたフロントエンド部の接続構成を示す等価回路図である。
【図３】クランプ回路用トランジスタ群のレイアウト構成例を示す平面図である。
【図４】図３のチツプ断面構造を示す略線図である。
【図５】フロントエンド部の簡易レイアウト構成を示すブロツク図である。
【図６】非接触型カードシステムの一般構成を示すブロツク図である。
【図７】従来の情報カードを示すブロツク図である。
【図８】過電圧保護回路を示す接続図である。
【図９】ベースエミツタ間電圧とベース電流の関係を示す特性曲線図である。
【図１０】図８のチツプ断面構造を示す略線図である。
【図１１】従来のフロントエンド部の構成を示す接続図である。
【符号の説明】
１……非接触カードシステム、２……リーダ／ライタ、３、３Ａ、２３……情報カード、８……プリント基板、９、１０……ループアンテナ、１２、１６、２５……過電圧保護回路、１３……定電圧レギユレータ、１４……アンプ、１５……デイジタル信号処理部、２４……クランプ回路。
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態
（１）基本構造
（２）具体例（図１〜図５）
（３）他の実施例
発明の効果
【０００２】
【発明の属する技術分野】
本発明は自動改札システム等、非接触型カードシステムで使用される情報カードに関するものである。
【０００３】
【従来の技術】
現在運用されている自動改札システムにおいては、利用者が自動改札機に挿入する定期券の情報を磁気ヘツドで接触的に読み取る方法が採用されている。このため利用者は、改札を通るたびに定期券をケース等から取り出して自動改札機に挿入する必要があり面倒であつた。
そこで本願出願人は、このような手間のない使い勝手に優れた非接触型のカードシステムを先に提案している。
【０００４】
この非接触型カードシステムによれば、非接触で情報をやり取り（データ通信等）できるので、これを上述のような自動改札システムに適用した場合、利用者は定期券をケースに収納したままの状態で自動改札機を出入りすることが可能となり便利である。参考までに先に提案した非接触型カードシステムを図６に示す。ここで非接触カードシステム１は上述の自動改札機に相当するリーダ／ライタ２と上述の定期券に相当するＩＣカード３とによつて構成され、電磁波を媒体として電力を供給すると共にデータ等を読み書きするようになされている。
【０００５】
なおリーダ／ライタ２はプリント基板８上に形成されたループアンテナ９より電磁波を放出することにより情報カード３に非接触で電力を供給し、またデータを書き込む。またリーダ／ライタ２はプリント基板８上に形成されたループアンテナ９によつて情報カード３から到来する反射波を受信し、情報カードの情報を読み出すようになされている。因に送信データ及び受信データはそれぞれデイジタル信号処理部６及びホストコンピユータ７において処理される。なお本願出願人は、情報カード３が必要とする全機能を１つのＣＭＯＳ（Complementary MOS ）チツプＩＣにて実現する手法も併せて提案している。
【０００６】
さて図７に本願出願人が先に提案した情報カード３の別の構成例を示す。この図７に示すＩＣカード３Ａは、図６に示すＩＣカード３のうち整流・検波用のダイオードＤ２に代えてベースとエミツタとを接続したトランジスタＴｒ（０）を用いるものであり、そのコレクタは接地されている。そのベースとエミツタとの接続点はループアンテナ１０とコンデンサＣ３との接続点Ｄに接続されている。なお接続点Ｄにはループアンテナ１０とコンデンサＣ３とによつて構成される共振回路の共振周波数を変化させるためコンデンサＣ４の一端が接続されており、その他端にはＦＥＴ１１のドレインが接続されている。ＦＥＴ１１のソースは接地されており（Ｐサブストレートに接続されており）、そのゲートは図６における場合と同様にデイジタル信号処理部１５に接続されている。
【０００７】
また図７に示す過電圧保護回路１６（抵抗Ｒ２及びトランジスタ群１６Ａ）は、図６に示す過電圧保護回路１２（抵抗Ｒ２、ダイオード群１２Ａ、１２Ｂ）に代えて整流・検波用のトランジスタＴｒ（０）の後段に設けられており、抵抗Ｒ２の一端はループアンテナ１０とコンデンサＣ３との接続点Ｃ又はＤのうち点Ｄ（Ｉ）に接続されている。また抵抗Ｒ２の他端はトランジスタ群１６Ａを構成する最前段のトランジスタ（ＰＮＰトランジスタ）のエミツタに接続されており、その最終段のトランジスタ（ＰＮＰトランジスタ）のベースは接地されている。
【０００８】
なおトランジスタ群１６Ａを構成する各トランジスタのエミツタとベースとの間では、例えば 0.7〔Ｖ〕の電圧降下を生じるようになされており、トランジスタ群１６Ａは、例えば５個のトランジスタ（ＰＮＰトランジスタ）で構成されている。従つて抵抗Ｒ２及びトランジスタ群１６Ａで構成される過電圧保護回路１６は図６における過電圧保護回路１２と同様に、ループアンテナ１０及びコンデンサＣ３の接続点ＣとＤの間の電位差を制限するようになされている。
【０００９】
以上のように構成される情報カードでは、例えば図６に示したリーダ／ライタ２から電磁波が放射されると、ループアンテナ１０において、その電磁波（磁束）のうちそこに鎖交する磁束の変化（磁界の変化）に応じて起電力を生じる。そしてこのようにして発生した電圧のうちループアンテナ１０及びコンデンサＣ３で構成される共振周波数を中心とする所定の周波数帯のものは、効率良く、後段のブロツクに通過される。
【００１０】
このようにループアンテナ１０及びコンデンサＣ３で構成される並列共振回路を通過した信号は、トランジスタＴｒ（０）を介することにより大きなロスを生じることなく整流され、さらに平滑用のコンデンサＣ５を介することによりリツプルが除去される。このリツプルの除去された信号は、定電圧レギユレータ１３に供給され、そこで安定化されることにより所定の一定電圧ＶDDとされる。なおこの電圧ＶDDが電源として、デイジタル信号処理部１５に供給される。
【００１１】
以上のようにして、デイジタル信号処理部１５に電源が供給され、その動作が可能な状態となつた後、ループアンテナ１０及びコンデンサＣ３で構成される並列共振回路を通過した信号はトランジスタＴｒ（０）を介することにより検波され、コンデンサＣ７及びアンプ１４を介してデイジタル信号部１５に出力される。以下、デイジタル信号処理部１５では、検波されたコマンドの内容が解釈され、それに基づいて所定の処理が行なわれるようになされている。
【００１２】
一方、データの読み出し処理が行なわれる場合には、前述した場合と同様に、不揮発生メモリ１５Ａから読み出されたデータに対応する電圧がＦＥＴ１１のゲートに印加され、ＦＥＴ１１がオン／オフ制御される。例えばＦＥＴ１１がオンにされたときには、コンデンサＣ４のＦＥＴ１１に接続されている方の一端は、交流的に短絡されているＦＥＴ１１、サブストレート、点Ｆ、コンデンサＣ５、点Ｅ及びＩを介して、コンデンサＣ３の一端である点Ｃに接続されているのと等価になる。従つて、ループアンテナ１０及びコンデンサＣ３でなる共振回路の共振周波数はＦＥＴ１１がオンしているときとオフしているときで変化する。
【００１３】
なお情報カード３Ａがリーダ／ライタ２に極端に近づけられ、これにより大きな電流がループアンテナ１０及びコンデンサＣ３でなる共振回路から出力された場合、すなわち点ＩとＪとの間に保護電圧以上の電圧が印加された場合、トランジスタ群１６Ａを構成する各トランジスタのエミツタからベースに電流が流れ（これに伴い、そのエミツタからコレクタにも電流が流れる）、ループアンテナ１０及びコイルＣ３でなる共振回路から出力された場合、そのうちの一部の電流がバイパス電流として、抵抗Ｒ２及びトランジスタ群１６Ａに流れ、共振回路の出力電圧のピーク値を制限するようになされている。
【００１４】
【発明が解決しようとする課題】
ところが先に提案した情報カードの場合、そのフロントエンドを構成する過電圧保護回路１６は、図８に示すように抵抗素子Ｒ２とクランプ回路（トランジスタ群１６Ａ）からなつているが、この部分のクランプ電圧が次の２つの理由により引き下げられ、通信可能距離を短くしてしまうという問題があつた。
【００１５】
まず一つ目の理由を説明する。クランプ回路を構成するトランジスタ群１６Ａがいわゆるダーリントン接続されているので各トランジスタのベース電流は図９に示すように積み上げの段数に対して指数関数的に減少する。従つてトランジスタ群１６Ａにおいて、多数のトランジスタを積み上げた場合、グランド側のトランジスタのベース電流は極めて小さくなる。
【００１６】
これはｋ段目のトランジスタＴｒ（ｋ）のベース電流ＩB(k)、エミツタ電流ＩE(k)、電流増幅率ｈfeの間に、次式
【数１】
【数２】
このようにベース電流に対するベース、エミツタ間の電圧降下が指数関数の関係になつているため、ベース電流が極度に小さくなつた場合は、エミツタとベース間の電圧降下をほとんど得ることができない。その結果、トランジスタ群１６Ａにおいて、多数のトランジスタを積み上げた場合、グランド側に近いトランジスタのエミツタとベース間の電圧降下は極めて小さくなつてしまい、トランジスタ群１６Ａとして所望の電圧降下を得ることが困難となつてしまう。
【００１８】
次に二つ目の理由を説明する。図１０に、図７に示した情報カードのフロントエンド部分のＩＣチツプ上での断面構造を示し、図１１にその等価回路を示して説明する。
この図において、Ｔｒ（０）が図７に示す整流・検波用トランジスタに相当し、Ｔｒ（１）〜（Ｎ）がクランプ回路を構成するトランジスタ群１６Ａに相当する。
【００１９】
この図より、整流・検波用トランジスタＴｒ（０）のコレクタとベースのＰＮ接合とトランジスタ群１６Ａの各トランジスタのベースとが寄生ＮＰＮトランジスタを形成することが分かる。
次に、この寄生トランジスタが、整流・検波回路が動作する時にどのような作用を及ぼすかを説明する。
【００２０】
整流・検波用トランジスタが動作すると、当然のことながら、トランジスタＴｒ（０）のコレクタとベース間のＰＮ接合面に電流が流れる。このとき寄生トランジスタにはベース電流が流れることになるので、寄生ＮＰＮトランジスタがオンし、コレクタとエミツタ間が導通状態となる。ところが寄生ＮＰＮトランジスタのコレクタは、同時に、トランジスタ群１６Ａの各トランジスタ同士の接続点でもあるので、接続点の電圧がＣＭレベルまで引き下げられたことになる。
【００２１】
以上のメカニズムにより、トランジスタ群１６Ａのクランプ電圧は、整流・検波回路（すなわち整流・検波用トランジスタＴｒ（０）の干渉を受け、強制的にＣＭレベルまで引き下げられることになる。
これらの理由により、トランジスタ群１６Ａの電圧降下が所望の電圧より引き下げられてしまうが、その場合、点ＩとＪとの間が保護電圧以下の電圧が印加されている場合でも電流が流れることになり、受信電力のロスが生じる。その結果、通信到達距離が短くなるという問題があつた。
【００２２】
その他にも、ＭＯＳプロセス上で過電圧保護回路用のクランプ電圧を得る方法としては、ＭＯＳトランジスタをダイオード上に接続して従属接続する方法が考えられるが、クランプ時の過大電流を全て吸収するのは、レイアウト的に常識的なサイズのＭＯＳでは困難であるし、プロセスのバラ付きによるＶthの変動も受け易いという問題もある。
【００２３】
本発明は以上の点を考慮してなされたもので、周辺回路から影響を受け難いクランプ回路を内蔵する非接触型情報カードを提案しようとするものである。
【００２４】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、ＣＭＯＳ上に構成したクランプ回路であつて、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されているようにする。
本発明のクランプ回路は、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、整流回路からの寄生トランジスタによりクランプ電圧が下がるのを回避することができるうえ、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望のクランプ電圧を得ることができなくなるという事態を回避することができる。
また本発明においては、電磁波を受信するループアンテナを含む共振回路に接続されて電力が供給されるとともにデータの読み書きをするようになされたＣＭＯＳチツプＩＣにおいて、共振回路の出力を整流する整流手段と、整流手段の後段に設けられたクランプ回路とを具え、クランプ回路は、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されているようにする。
本発明のＣＭＯＳチツプＩＣとしては、クランプ回路を第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて、整流手段がオン状態になつたときに寄生トランジスタによる干渉を受けてしまうという事態を回避し得、クランプ回路の両端に必要な所望のクランプ電圧を得ることができる。また本発明のクランプ回路は、第２のクランプ回路段がグランド側に配置されていることにより、第１のクランプ回路の後段に第２のクランプ回路が位置することになるため、第１のクランプ回路における最終段のトランジスタの微小なベース電流により第２のクランプ回路におけるＭＯＳトランジスタを駆動させることができるので、当該第２のクランプ回路を小型化することができる。
【００２５】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００２６】
（１）基本構造
この実施例では、過電圧保護回路を構成するクランプ回路のトランジスタ群ののうちグランド側からいくつかをダイオード接続されたＭＯＳトランジスタに置き換え、ＭＯＳトランジスタとバイポーラトランジスタの混在型構成にする。ただし余り沢山のトランジスタをＭＯＳトランジスタのダイオード接続したものに置き換えると、プロセスのバラ付き依存性が増えるので、特に整流回路から干渉を受けやすいグランド側トランジスタ数個分のみに限定する。
【００２７】
さらに本実施例では、トランジスタ群をＩＣレイアウト上で構成する際、第２段目のトランジスタＴｒ（２）は第１段目のトランジスタＴｒ（１）の内側に、第３段目のトランジスタＴｒ（３）は第２段目のトランジスタＴｒ（２）の内側にというような入れ子構成を第Ｍ段目のトランジスタＴｒ（Ｍ）が最も内側になるまで繰り返し、整流・検波回路や他の周辺回路の干渉を受けやすいトランジスタを保護する構造を採用する。
【００２８】
（２）具体例
まず本実施例で採用した基本構造についての動作を説明する。図１に今回提案するクランプ回路２４を用いた情報カード２３の一実施例を示す。なお図２は本クランプ回路２４を用いるフロントエンド部の構成を示す。なおフロントエンド部は過電圧保護回路２５と整流・検波回路Ｔｒ（０）とでなる。
この図を基に過電圧保護回路の動作を説明する。
【００２９】
ここで各バイポーラトランジスタ及び各ＭＯＳトランジスタのおのおのに流れる電流を考える。このクランプ回路２４は、Ｍ(bip )個のバイポーラトランジスタとＮ(mos )個のＭＯＳトランジスタからなるが、説明の都合上、それぞれＣＰ側から順番に番号を付けると、各電流の関係は次式のようになる。
【数３】
【００３０】
以上の関係より、ｋ段目のバイポーラトランジスタのベース電流ＩB(k)とＭＯＳ１のソース電流ＩS(1)は、次式となる。
【数４】
当然のことながら、寄生トランジスタの個数Ｍ(prev)の方がバイポーラトランジスタの個数Ｍ(bip) より多いので、ＩB(M(bip)) ＝ＩS(k)＝ＩD(k)＞＞ＩB(M(prev))＝０となる。
従つてトランジスタのベースエミツタ間の電圧降下が保証され、クランプ回路全体として所望のクランプ電圧を得ることができる。
【００３２】
またこのような構成をとると、ＭＯＳトランジスタに流れる電流は、Ｉclp の〔１／１＋ｈfe〕M(bip)倍と最適な値に調整することが可能となり、ＩＣのチツプ上現実的なサイズでＭＯＳトランジスタが構成可能となるだけでなく、ＭＯＳトランジスタのダイオード接続のみから構成したクランプ回路に比較してプロセスのバラつきを受けにくいといつた利点もある。
【００３３】
次に、寄生トランジスタからの干渉について考察をする。図２において、Parastic-NPNが寄生トランジスタである。
この寄生トランジスタは、整流・検波用のトランジスタＴｒ（０）の電流が流れると、コレクタとエミツタ間をオンし、クランプ回路の電圧をＣＭ側の電圧に引き下げるという悪作用を及ぼすが、このときの対干渉性はクランプ回路に流れている電流が大きいほど強くなる。この回路構成の場合は、以前提案したクランプ回路に比較して、クランプ回路に流れる電流が大きいので、干渉を受け難い。
【００３４】
次に、レイアウト上の工夫に関する説明をする。
図３及び図４に過電圧保護回路と整流・検波部のレイアウトの一実施例を示す。
この図で、トランジスタ群は、ｍ＋１番目のトランジスタがｍ番目のトランジスタの内側にといつた具合に入れ子構造を取つたおり、整流・検波回路やその他の周辺回路の影響を受け易いＭＯＳトランジスタ程内側にレイアウトされている。
【００３５】
このようなレイアウト構造を取ると、他の周辺回路ブロツクからリーク電流がクランプ回路に飛び付いても外側に位置する影響を受け難いバイポーラトランジスタが吸収し、影響を受けやすいＭＯＳトランジスタにリーク電流が飛び付かなくなる。従つて、クランプ回路における周辺回路からの耐干渉性が向上することになる。寄生トランジスタからの影響も同様に考えられるので、この構成により、寄生トランジスタによりクランプ電圧が引き下げられるのを防止できる。
【００３６】
なお整流・検波回路以外の周辺回路からの耐干渉特性は向上できないが、図５のように、整流・検波回路、ＭＯＳＮ、……、ＭＯＳ１、ＴｒＭ、……、Ｔｒ１といつた順序でレイアウトすることによつて、整流・検波回路Ｔｒ０からの影響度を少なくすることは可能である。
【００３７】
以上の構成によれば、整流・検波回路や他の周辺回路からの干渉を受けずに所望の電圧を得ることができるクランプ回路を実現することができる。従つて、本方式の過電圧保護回路を用いる非接触型情報カードは、確実に整流・検波回路の出力電圧のピーク値を制限しつつ、ようやく電力供給がなされるような距離においても損失なしで電力を受取り、最大限の通信到達距離を得ることを可能とする。
【００３８】
（３）他の実施例
なお上述の実施例においては、バイポーラトランジスタ群からなるクランプ回路段と、ＭＯＳトランジスタ群からなるクランプ回路段とを従属接続してクランプ回路を構成する場合について述べたが、本発明はこれに限らず、異なる素子群からなる複数のクランプ回路段を従属接続する場合に広く適用し得る。
【００３９】
【発明の効果】
上述のように本発明によれば、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、整流回路からの寄生トランジスタによりクランプ電圧が下がるのを回避することができるうえ、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望のクランプ電圧を得ることができなくなるという事態を回避し得るクランプ回路を実現することができる。
また本発明によれば、第１のクランプ回路段だけで構成するのではなく、複数のＭＯＳトランジスタがダイオード接続された第２のクランプ回路段と組み合わせて構成しているため、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて、整流手段がオン状態になつたときに寄生トランジスタによる干渉を受けてしまうという事態を回避し得ると共に、第１のクランプ回路段だけでダーリントン接続した場合のようにグランド側のトランジスタのベース電流が極めて小さくなつて所望の電圧効果が得られずに所望のクランプ電圧を得ることができなくなるという事態を回避することができる。従つて、このクランプ回路を過電圧保護回路に用いる情報カードは、確実に整流・検波回路の出力電圧のピーク値を制限しつつ、ようやく電力供給がなされるような距離においても損失なしで電力を受取り、最大限の通信到達距離を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る情報カードの全体構成を示すブロツク図である。
【図２】本発明に係るクランプ回路を用いたフロントエンド部の接続構成を示す等価回路図である。
【図３】クランプ回路用トランジスタ群のレイアウト構成例を示す平面図である。
【図４】図３のチツプ断面構造を示す略線図である。
【図５】フロントエンド部の簡易レイアウト構成を示すブロツク図である。
【図６】非接触型カードシステムの一般構成を示すブロツク図である。
【図７】従来の情報カードを示すブロツク図である。
【図８】過電圧保護回路を示す接続図である。
【図９】ベースエミツタ間電圧とベース電流の関係を示す特性曲線図である。
【図１０】図８のチツプ断面構造を示す略線図である。
【図１１】従来のフロントエンド部の構成を示す接続図である。
【符号の説明】
１……非接触カードシステム、２……リーダ／ライタ、３、３Ａ、２３……情報カード、８……プリント基板、９、１０……ループアンテナ、１２、１６、２５……過電圧保護回路、１３……定電圧レギユレータ、１４……アンプ、１５……デイジタル信号処理部、２４……クランプ回路。
Claims (4)
- ＣＭＯＳ上に構成したクランプ回路であつて、
トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されている
ことを特徴とするクランプ回路。 - 電磁波を受信するループアンテナを含む共振回路に接続されて電力が供給されるとともにデータの読み書きをするようになされたＣＭＯＳチツプＩＣにおいて、
上記共振回路の出力を整流する整流手段と、上記整流手段の後段に設けられたクランプ回路とを具え、
上記クランプ回路は、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されている
ことを特徴とするＣＭＯＳチツプＩＣ。 - 上記ＣＭＯＳチツプＩＣは、
そのレイアウト構造として、上記整流手段、上記第２のクランプ回路、上記第１のクランプ回路の順序で配置されている
ことを特徴とする請求項２に記載のＣＭＯＳチツプＩＣ。 - 電磁波を受信するループアンテナと、
上記ループアンテナとコンデンサとで構成される共振回路と、上記共振回路の出力を整流する整流手段と、上記整流手段の後段に設けられたクランプ回路と、上記共振回路を通過した信号の出力に対して所定の処理を行うディジタル信号処理部とを有するＣＭＯＳチツプＩＣとを具え、
上記クランプ回路は、トランジスタ構成でなる第１のクランプ回路段と、当該クランプ回路のグランド側に配置された複数のＭＯＳトランジスタがダイオード接続されてなる第２のクランプ回路段とが組み合わされて構成されている
ことを特徴とする非接触型情報カード。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (6)
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| GB1242673A (en) * | 1967-08-18 | 1971-08-11 | English Electric Co Ltd | Overvoltage protection circuit |
| DE2654419C2 (de) * | 1976-12-01 | 1983-06-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung zur Spannungsbegrenzung |
| IT1240103B (it) * | 1990-05-18 | 1993-11-27 | Texas Instruments Italia Spa | Circuito di protezione mos-bip compatibile con la tecnologia cmos std 2 um. |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US5452171A (en) * | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| US5530612A (en) * | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
| GB2298533A (en) * | 1994-07-29 | 1996-09-04 | Texas Instruments Ltd | Overvoltage protector |
-
1995
- 1995-11-20 JP JP32516995A patent/JP3755675B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-18 GB GB9624047A patent/GB2307364B/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103078614A (zh) * | 2012-12-21 | 2013-05-01 | 上海宏力半导体制造有限公司 | 电压钳位电路 |
| CN103078614B (zh) * | 2012-12-21 | 2017-08-25 | 上海华虹宏力半导体制造有限公司 | 电压钳位电路 |
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| GB2307364B (en) | 2000-08-23 |
| GB9624047D0 (en) | 1997-01-08 |
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