JPH09148869A - クランプ回路及び非接触型情報カード - Google Patents
クランプ回路及び非接触型情報カードInfo
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】
【課題】周辺回路の影響を受け、本来のクランプ電圧が
発生されなくなるおそれがあつた。 【解決手段】異なる素子群からなる複数のクランプ回路
段を従属接続することによりクランプ回路を構成する。
これにより周辺回路からの影響を、その影響を受け難い
クランプ回路段で吸収でき、クランプ回路の両端に必要
なクランプ電圧を発生させることができる。かくして整
流・検波回路や他の周辺回路からの干渉を受けずに所望
の電圧を得ることが可能となる。従つてこのクランプ回
路を過電圧保護回路に用いる情報カードは、確実に整流
・検波回路の出力電圧のピーク値を制限しつつ、ようや
く電力供給がなされるような距離においても損失なしで
電力を受取り、最大限の通信到達距離を得ることが可能
となる。
発生されなくなるおそれがあつた。 【解決手段】異なる素子群からなる複数のクランプ回路
段を従属接続することによりクランプ回路を構成する。
これにより周辺回路からの影響を、その影響を受け難い
クランプ回路段で吸収でき、クランプ回路の両端に必要
なクランプ電圧を発生させることができる。かくして整
流・検波回路や他の周辺回路からの干渉を受けずに所望
の電圧を得ることが可能となる。従つてこのクランプ回
路を過電圧保護回路に用いる情報カードは、確実に整流
・検波回路の出力電圧のピーク値を制限しつつ、ようや
く電力供給がなされるような距離においても損失なしで
電力を受取り、最大限の通信到達距離を得ることが可能
となる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）基本構造 （２）具体例（図１〜図５） （３）他の実施例 発明の効果
【０００２】
【発明の属する技術分野】本発明は自動改札システム
等、非接触型カードシステムで使用される情報カードに
関するものである。
等、非接触型カードシステムで使用される情報カードに
関するものである。
【０００３】
【従来の技術】現在運用されている自動改札システムに
おいては、利用者が自動改札機に挿入する定期券の情報
を磁気ヘツドで接触的に読み取る方法が採用されてい
る。このため利用者は、改札を通るたびに定期券をケー
ス等から取り出して自動改札機に挿入する必要があり面
倒であつた。そこで本願出願人は、このような手間のな
い使い勝手に優れた非接触型のカードシステムを先に提
案している。
おいては、利用者が自動改札機に挿入する定期券の情報
を磁気ヘツドで接触的に読み取る方法が採用されてい
る。このため利用者は、改札を通るたびに定期券をケー
ス等から取り出して自動改札機に挿入する必要があり面
倒であつた。そこで本願出願人は、このような手間のな
い使い勝手に優れた非接触型のカードシステムを先に提
案している。
【０００４】この非接触型カードシステムによれば、非
接触で情報をやり取り（データ通信等）できるので、こ
れを上述のような自動改札システムに適用した場合、利
用者は定期券をケースに収納したままの状態で自動改札
機を出入りすることが可能となり便利である。参考まで
に先に提案した非接触型カードシステムを図６に示す。
ここで非接触カードシステム１は上述の自動改札機に相
当するリーダ／ライタ２と上述の定期券に相当するＩＣ
カード３とによつて構成され、電磁波を媒体として電力
を供給すると共にデータ等を読み書きするようになされ
ている。
接触で情報をやり取り（データ通信等）できるので、こ
れを上述のような自動改札システムに適用した場合、利
用者は定期券をケースに収納したままの状態で自動改札
機を出入りすることが可能となり便利である。参考まで
に先に提案した非接触型カードシステムを図６に示す。
ここで非接触カードシステム１は上述の自動改札機に相
当するリーダ／ライタ２と上述の定期券に相当するＩＣ
カード３とによつて構成され、電磁波を媒体として電力
を供給すると共にデータ等を読み書きするようになされ
ている。
【０００５】なおリーダ／ライタ２はプリント基板８上
に形成されたループアンテナ９より電磁波を放出するこ
とにより情報カード３に非接触で電力を供給し、またデ
ータを書き込む。またリーダ／ライタ２はプリント基板
８上に形成されたループアンテナ９によつて情報カード
３から到来する反射波を受信し、情報カードの情報を読
み出すようになされている。因に送信データ及び受信デ
ータはそれぞれデイジタル信号処理部６及びホストコン
ピユータ７において処理される。なお本願出願人は、情
報カード３が必要とする全機能を１つのＣＭＯＳ（Comp
lementary MOS）チツプＩＣにて実現する手法も併せて
提案している。
に形成されたループアンテナ９より電磁波を放出するこ
とにより情報カード３に非接触で電力を供給し、またデ
ータを書き込む。またリーダ／ライタ２はプリント基板
８上に形成されたループアンテナ９によつて情報カード
３から到来する反射波を受信し、情報カードの情報を読
み出すようになされている。因に送信データ及び受信デ
ータはそれぞれデイジタル信号処理部６及びホストコン
ピユータ７において処理される。なお本願出願人は、情
報カード３が必要とする全機能を１つのＣＭＯＳ（Comp
lementary MOS）チツプＩＣにて実現する手法も併せて
提案している。
【０００６】さて図７に本願出願人が先に提案した情報
カード３の別の構成例を示す。この図７に示すＩＣカー
ド３Ａは、図６に示すＩＣカード３のうち整流・検波用
のダイオードＤ２に代えてベースとエミツタとを接続し
たトランジスタＴｒ（０）を用いるものであり、そのコ
レクタは接地されている。そのベースとエミツタとの接
続点はループアンテナ１０とコンデンサＣ３との接続点
Ｄに接続されている。なお接続点Ｄにはループアンテナ
１０とコンデンサＣ３とによつて構成される共振回路の
共振周波数を変化させるためコンデンサＣ４の一端が接
続されており、その他端にはＦＥＴ１１のドレインが接
続されている。ＦＥＴ１１のソースは接地されており
（Ｐサブストレートに接続されており）、そのゲートは
図６における場合と同様にデイジタル信号処理部１５に
接続されている。
カード３の別の構成例を示す。この図７に示すＩＣカー
ド３Ａは、図６に示すＩＣカード３のうち整流・検波用
のダイオードＤ２に代えてベースとエミツタとを接続し
たトランジスタＴｒ（０）を用いるものであり、そのコ
レクタは接地されている。そのベースとエミツタとの接
続点はループアンテナ１０とコンデンサＣ３との接続点
Ｄに接続されている。なお接続点Ｄにはループアンテナ
１０とコンデンサＣ３とによつて構成される共振回路の
共振周波数を変化させるためコンデンサＣ４の一端が接
続されており、その他端にはＦＥＴ１１のドレインが接
続されている。ＦＥＴ１１のソースは接地されており
（Ｐサブストレートに接続されており）、そのゲートは
図６における場合と同様にデイジタル信号処理部１５に
接続されている。
【０００７】また図７に示す過電圧保護回路１６（抵抗
Ｒ２及びトランジスタ群１６Ａ）は、図６に示す過電圧
保護回路１２（抵抗Ｒ２、ダイオード群１２Ａ、１２
Ｂ）に代えて整流・検波用のトランジスタＴｒ（０）の
後段に設けられており、抵抗Ｒ２の一端はループアンテ
ナ１０とコンデンサＣ３との接続点Ｃ又はＤのうち点Ｄ
（Ｉ）に接続されている。また抵抗Ｒ２の他端はトラン
ジスタ群１６Ａを構成する最前段のトランジスタ（ＰＮ
Ｐトランジスタ）のエミツタに接続されており、その最
終段のトランジスタ（ＰＮＰトランジスタ）のベースは
接地されている。
Ｒ２及びトランジスタ群１６Ａ）は、図６に示す過電圧
保護回路１２（抵抗Ｒ２、ダイオード群１２Ａ、１２
Ｂ）に代えて整流・検波用のトランジスタＴｒ（０）の
後段に設けられており、抵抗Ｒ２の一端はループアンテ
ナ１０とコンデンサＣ３との接続点Ｃ又はＤのうち点Ｄ
（Ｉ）に接続されている。また抵抗Ｒ２の他端はトラン
ジスタ群１６Ａを構成する最前段のトランジスタ（ＰＮ
Ｐトランジスタ）のエミツタに接続されており、その最
終段のトランジスタ（ＰＮＰトランジスタ）のベースは
接地されている。
【０００８】なおトランジスタ群１６Ａを構成する各ト
ランジスタのエミツタとベースとの間では、例えば 0.7
〔Ｖ〕の電圧降下を生じるようになされており、トラン
ジスタ群１６Ａは、例えば５個のトランジスタ（ＰＮＰ
トランジスタ）で構成されている。従つて抵抗Ｒ２及び
トランジスタ群１６Ａで構成される過電圧保護回路１６
は図６における過電圧保護回路１２と同様に、ループア
ンテナ１０及びコンデンサＣ３の接続点ＣとＤの間の電
位差を制限するようになされている。
ランジスタのエミツタとベースとの間では、例えば 0.7
〔Ｖ〕の電圧降下を生じるようになされており、トラン
ジスタ群１６Ａは、例えば５個のトランジスタ（ＰＮＰ
トランジスタ）で構成されている。従つて抵抗Ｒ２及び
トランジスタ群１６Ａで構成される過電圧保護回路１６
は図６における過電圧保護回路１２と同様に、ループア
ンテナ１０及びコンデンサＣ３の接続点ＣとＤの間の電
位差を制限するようになされている。
【０００９】以上のように構成される情報カードでは、
例えば図６に示したリーダ／ライタ２から電磁波が放射
されると、ループアンテナ１０において、その電磁波
（磁束）のうちそこに鎖交する磁束の変化（磁界の変
化）に応じて起電力を生じる。そしてこのようにして発
生した電圧のうちループアンテナ１０及びコンデンサＣ
３で構成される共振周波数を中心とする所定の周波数帯
のものは、効率良く、後段のブロツクに通過される。
例えば図６に示したリーダ／ライタ２から電磁波が放射
されると、ループアンテナ１０において、その電磁波
（磁束）のうちそこに鎖交する磁束の変化（磁界の変
化）に応じて起電力を生じる。そしてこのようにして発
生した電圧のうちループアンテナ１０及びコンデンサＣ
３で構成される共振周波数を中心とする所定の周波数帯
のものは、効率良く、後段のブロツクに通過される。
【００１０】このようにループアンテナ１０及びコンデ
ンサＣ３で構成される並列共振回路を通過した信号は、
トランジスタＴｒ（０）を介することにより大きなロス
を生じることなく整流され、さらに平滑用のコンデンサ
Ｃ５を介することによりリツプルが除去される。このリ
ツプルの除去された信号は、定電圧レギユレータ１３に
供給され、そこで安定化されることにより所定の一定電
圧ＶDDとされる。なおこの電圧ＶDDが電源として、デイ
ジタル信号処理部１５に供給される。
ンサＣ３で構成される並列共振回路を通過した信号は、
トランジスタＴｒ（０）を介することにより大きなロス
を生じることなく整流され、さらに平滑用のコンデンサ
Ｃ５を介することによりリツプルが除去される。このリ
ツプルの除去された信号は、定電圧レギユレータ１３に
供給され、そこで安定化されることにより所定の一定電
圧ＶDDとされる。なおこの電圧ＶDDが電源として、デイ
ジタル信号処理部１５に供給される。
【００１１】以上のようにして、デイジタル信号処理部
１５に電源が供給され、その動作が可能な状態となつた
後、ループアンテナ１０及びコンデンサＣ３で構成され
る並列共振回路を通過した信号はトランジスタＴｒ
（０）を介することにより検波され、コンデンサＣ７及
びアンプ１４を介してデイジタル信号部１５に出力され
る。以下、デイジタル信号処理部１５では、検波された
コマンドの内容が解釈され、それに基づいて所定の処理
が行なわれるようになされている。
１５に電源が供給され、その動作が可能な状態となつた
後、ループアンテナ１０及びコンデンサＣ３で構成され
る並列共振回路を通過した信号はトランジスタＴｒ
（０）を介することにより検波され、コンデンサＣ７及
びアンプ１４を介してデイジタル信号部１５に出力され
る。以下、デイジタル信号処理部１５では、検波された
コマンドの内容が解釈され、それに基づいて所定の処理
が行なわれるようになされている。
【００１２】一方、データの読み出し処理が行なわれる
場合には、前述した場合と同様に、不揮発生メモリ１５
Ａから読み出されたデータに対応する電圧がＦＥＴ１１
のゲートに印加され、ＦＥＴ１１がオン／オフ制御され
る。例えばＦＥＴ１１がオンにされたときには、コンデ
ンサＣ４のＦＥＴ１１に接続されている方の一端は、交
流的に短絡されているＦＥＴ１１、サブストレート、点
Ｆ、コンデンサＣ５、点Ｅ及びＩを介して、コンデンサ
Ｃ３の一端である点Ｃに接続されているのと等価にな
る。従つて、ループアンテナ１０及びコンデンサＣ３で
なる共振回路の共振周波数はＦＥＴ１１がオンしている
ときとオフしているときで変化する。
場合には、前述した場合と同様に、不揮発生メモリ１５
Ａから読み出されたデータに対応する電圧がＦＥＴ１１
のゲートに印加され、ＦＥＴ１１がオン／オフ制御され
る。例えばＦＥＴ１１がオンにされたときには、コンデ
ンサＣ４のＦＥＴ１１に接続されている方の一端は、交
流的に短絡されているＦＥＴ１１、サブストレート、点
Ｆ、コンデンサＣ５、点Ｅ及びＩを介して、コンデンサ
Ｃ３の一端である点Ｃに接続されているのと等価にな
る。従つて、ループアンテナ１０及びコンデンサＣ３で
なる共振回路の共振周波数はＦＥＴ１１がオンしている
ときとオフしているときで変化する。
【００１３】なお情報カード３Ａがリーダ／ライタ２に
極端に近づけられ、これにより大きな電流がループアン
テナ１０及びコンデンサＣ３でなる共振回路から出力さ
れた場合、すなわち点ＩとＪとの間に保護電圧以上の電
圧が印加された場合、トランジスタ群１６Ａを構成する
各トランジスタのエミツタからベースに電流が流れ（こ
れに伴い、そのエミツタからコレクタにも電流が流れ
る）、ループアンテナ１０及びコイルＣ３でなる共振回
路から出力された場合、そのうちの一部の電流がバイパ
ス電流として、抵抗Ｒ２及びトランジスタ群１６Ａに流
れ、共振回路の出力電圧のピーク値を制限するようにな
されている。
極端に近づけられ、これにより大きな電流がループアン
テナ１０及びコンデンサＣ３でなる共振回路から出力さ
れた場合、すなわち点ＩとＪとの間に保護電圧以上の電
圧が印加された場合、トランジスタ群１６Ａを構成する
各トランジスタのエミツタからベースに電流が流れ（こ
れに伴い、そのエミツタからコレクタにも電流が流れ
る）、ループアンテナ１０及びコイルＣ３でなる共振回
路から出力された場合、そのうちの一部の電流がバイパ
ス電流として、抵抗Ｒ２及びトランジスタ群１６Ａに流
れ、共振回路の出力電圧のピーク値を制限するようにな
されている。
【００１４】
【発明が解決しようとする課題】ところが先に提案した
情報カードの場合、そのフロントエンドを構成する過電
圧保護回路１６は、図８に示すように抵抗素子Ｒ２とク
ランプ回路（トランジスタ群１６Ａ）からなつている
が、この部分のクランプ電圧が次の２つの理由により引
き下げられ、通信可能距離を短くしてしまうという問題
があつた。
情報カードの場合、そのフロントエンドを構成する過電
圧保護回路１６は、図８に示すように抵抗素子Ｒ２とク
ランプ回路（トランジスタ群１６Ａ）からなつている
が、この部分のクランプ電圧が次の２つの理由により引
き下げられ、通信可能距離を短くしてしまうという問題
があつた。
【００１５】まず一つ目の理由を説明する。クランプ回
路を構成するトランジスタ群１６Ａがいわゆるダーリン
トン接続されているので各トランジスタのベース電流は
図９に示すように積み上げの段数に対して指数関数的に
減少する。従つてトランジスタ群１６Ａにおいて、多数
のトランジスタを積み上げた場合、グランド側のトラン
ジスタのベース電流は極めて小さくなる。
路を構成するトランジスタ群１６Ａがいわゆるダーリン
トン接続されているので各トランジスタのベース電流は
図９に示すように積み上げの段数に対して指数関数的に
減少する。従つてトランジスタ群１６Ａにおいて、多数
のトランジスタを積み上げた場合、グランド側のトラン
ジスタのベース電流は極めて小さくなる。
【００１６】これはｋ段目のトランジスタＴｒ（ｋ）の
ベース電流ＩB(k)、エミツタ電流ＩE(k)、電流増幅率ｈ
feの間に、次式
ベース電流ＩB(k)、エミツタ電流ＩE(k)、電流増幅率ｈ
feの間に、次式
【数１】 が成り立つことから、積み上げ個数Ｍのトランジスタに
流れるベース電流ＩB(M)は、次式に示すようにほとんど
０になることから分かる。
流れるベース電流ＩB(M)は、次式に示すようにほとんど
０になることから分かる。
【数２】
【００１７】このようにベース電流に対するベース、エ
ミツタ間の電圧降下が指数関数の関係になつているた
め、ベース電流が極度に小さくなつた場合は、エミツタ
とベース間の電圧降下をほとんど得ることができない。
その結果、トランジスタ群１６Ａにおいて、多数のトラ
ンジスタを積み上げた場合、グランド側に近いトランジ
スタのエミツタとベース間の電圧降下は極めて小さくな
つてしまい、トランジスタ群１６Ａとして所望の電圧降
下を得ることが困難となつてしまう。
ミツタ間の電圧降下が指数関数の関係になつているた
め、ベース電流が極度に小さくなつた場合は、エミツタ
とベース間の電圧降下をほとんど得ることができない。
その結果、トランジスタ群１６Ａにおいて、多数のトラ
ンジスタを積み上げた場合、グランド側に近いトランジ
スタのエミツタとベース間の電圧降下は極めて小さくな
つてしまい、トランジスタ群１６Ａとして所望の電圧降
下を得ることが困難となつてしまう。
【００１８】次に二つ目の理由を説明する。図１０に、
図７に示した情報カードのフロントエンド部分のＩＣチ
ツプ上での断面構造を示し、図１１にその等価回路を示
して説明する。この図において、Ｔｒ（０）が図７に示
す整流・検波用トランジスタに相当し、Ｔｒ（１）〜
（Ｎ）がクランプ回路を構成するトランジスタ群１６Ａ
に相当する。
図７に示した情報カードのフロントエンド部分のＩＣチ
ツプ上での断面構造を示し、図１１にその等価回路を示
して説明する。この図において、Ｔｒ（０）が図７に示
す整流・検波用トランジスタに相当し、Ｔｒ（１）〜
（Ｎ）がクランプ回路を構成するトランジスタ群１６Ａ
に相当する。
【００１９】この図より、整流・検波用トランジスタＴ
ｒ（０）のコレクタとベースのＰＮ接合とトランジスタ
群１６Ａの各トランジスタのベースとが寄生ＮＰＮトラ
ンジスタを形成することが分かる。次に、この寄生トラ
ンジスタが、整流・検波回路が動作する時にどのような
作用を及ぼすかを説明する。
ｒ（０）のコレクタとベースのＰＮ接合とトランジスタ
群１６Ａの各トランジスタのベースとが寄生ＮＰＮトラ
ンジスタを形成することが分かる。次に、この寄生トラ
ンジスタが、整流・検波回路が動作する時にどのような
作用を及ぼすかを説明する。
【００２０】整流・検波用トランジスタが動作すると、
当然のことながら、トランジスタＴｒ（０）のコレクタ
とベース間のＰＮ接合面に電流が流れる。このとき寄生
トランジスタにはベース電流が流れることになるので、
寄生ＮＰＮトランジスタがオンし、コレクタとエミツタ
間が導通状態となる。ところが寄生ＮＰＮトランジスタ
のコレクタは、同時に、トランジスタ群１６Ａの各トラ
ンジスタ同士の接続点でもあるので、接続点の電圧がＣ
Ｍレベルまで引き下げられたことになる。
当然のことながら、トランジスタＴｒ（０）のコレクタ
とベース間のＰＮ接合面に電流が流れる。このとき寄生
トランジスタにはベース電流が流れることになるので、
寄生ＮＰＮトランジスタがオンし、コレクタとエミツタ
間が導通状態となる。ところが寄生ＮＰＮトランジスタ
のコレクタは、同時に、トランジスタ群１６Ａの各トラ
ンジスタ同士の接続点でもあるので、接続点の電圧がＣ
Ｍレベルまで引き下げられたことになる。
【００２１】以上のメカニズムにより、トランジスタ群
１６Ａのクランプ電圧は、整流・検波回路（すなわち整
流・検波用トランジスタＴｒ（０）の干渉を受け、強制
的にＣＭレベルまで引き下げられることになる。これら
の理由により、トランジスタ群１６Ａの電圧降下が所望
の電圧より引き下げられてしまうが、その場合、点Ｉと
Ｊとの間が保護電圧以下の電圧が印加されている場合で
も電流が流れることになり、受信電力のロスが生じる。
その結果、通信到達距離が短くなるという問題があつ
た。
１６Ａのクランプ電圧は、整流・検波回路（すなわち整
流・検波用トランジスタＴｒ（０）の干渉を受け、強制
的にＣＭレベルまで引き下げられることになる。これら
の理由により、トランジスタ群１６Ａの電圧降下が所望
の電圧より引き下げられてしまうが、その場合、点Ｉと
Ｊとの間が保護電圧以下の電圧が印加されている場合で
も電流が流れることになり、受信電力のロスが生じる。
その結果、通信到達距離が短くなるという問題があつ
た。
【００２２】その他にも、ＭＯＳプロセス上で過電圧保
護回路用のクランプ電圧を得る方法としては、ＭＯＳト
ランジスタをダイオード上に接続して従属接続する方法
が考えられるが、クランプ時の過大電流を全て吸収する
のは、レイアウト的に常識的なサイズのＭＯＳでは困難
であるし、プロセスのバラ付きによるＶthの変動も受け
易いという問題もある。
護回路用のクランプ電圧を得る方法としては、ＭＯＳト
ランジスタをダイオード上に接続して従属接続する方法
が考えられるが、クランプ時の過大電流を全て吸収する
のは、レイアウト的に常識的なサイズのＭＯＳでは困難
であるし、プロセスのバラ付きによるＶthの変動も受け
易いという問題もある。
【００２３】本発明は以上の点を考慮してなされたもの
で、周辺回路から影響を受け難いクランプ回路を内蔵す
る非接触型情報カードを提案しようとするものである。
で、周辺回路から影響を受け難いクランプ回路を内蔵す
る非接触型情報カードを提案しようとするものである。
【００２４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、異なる素子群からなる複数のクラ
ンプ回路段を従属接続することによりクランプ回路を構
成する。本クランプ回路の両端には各クランプ回路段の
特性を補い合つたクランプ電圧が発生させるため、整流
・検波回路や他の周辺回路からの干渉を受ない所望の電
圧を得ることが可能となる。
め本発明においては、異なる素子群からなる複数のクラ
ンプ回路段を従属接続することによりクランプ回路を構
成する。本クランプ回路の両端には各クランプ回路段の
特性を補い合つたクランプ電圧が発生させるため、整流
・検波回路や他の周辺回路からの干渉を受ない所望の電
圧を得ることが可能となる。
【００２５】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００２６】（１）基本構造 この実施例では、過電圧保護回路を構成するクランプ回
路のトランジスタ群ののうちグランド側からいくつかを
ダイオード接続されたＭＯＳトランジスタに置き換え、
ＭＯＳトランジスタとバイポーラトランジスタの混在型
構成にする。ただし余り沢山のトランジスタをＭＯＳト
ランジスタのダイオード接続したものに置き換えると、
プロセスのバラ付き依存性が増えるので、特に整流回路
から干渉を受けやすいグランド側トランジスタ数個分の
みに限定する。
路のトランジスタ群ののうちグランド側からいくつかを
ダイオード接続されたＭＯＳトランジスタに置き換え、
ＭＯＳトランジスタとバイポーラトランジスタの混在型
構成にする。ただし余り沢山のトランジスタをＭＯＳト
ランジスタのダイオード接続したものに置き換えると、
プロセスのバラ付き依存性が増えるので、特に整流回路
から干渉を受けやすいグランド側トランジスタ数個分の
みに限定する。
【００２７】さらに本実施例では、トランジスタ群をＩ
Ｃレイアウト上で構成する際、第２段目のトランジスタ
Ｔｒ（２）は第１段目のトランジスタＴｒ（１）の内側
に、第３段目のトランジスタＴｒ（３）は第２段目のト
ランジスタＴｒ（２）の内側にというような入れ子構成
を第Ｍ段目のトランジスタＴｒ（Ｍ）が最も内側になる
まで繰り返し、整流・検波回路や他の周辺回路の干渉を
受けやすいトランジスタを保護する構造を採用する。
Ｃレイアウト上で構成する際、第２段目のトランジスタ
Ｔｒ（２）は第１段目のトランジスタＴｒ（１）の内側
に、第３段目のトランジスタＴｒ（３）は第２段目のト
ランジスタＴｒ（２）の内側にというような入れ子構成
を第Ｍ段目のトランジスタＴｒ（Ｍ）が最も内側になる
まで繰り返し、整流・検波回路や他の周辺回路の干渉を
受けやすいトランジスタを保護する構造を採用する。
【００２８】（２）具体例 まず本実施例で採用した基本構造についての動作を説明
する。図１に今回提案するクランプ回路２４を用いた情
報カード２３の一実施例を示す。なお図２は本クランプ
回路２４を用いるフロントエンド部の構成を示す。なお
フロントエンド部は過電圧保護回路２５と整流・検波回
路Ｔｒ（０）とでなる。この図を基に過電圧保護回路の
動作を説明する。
する。図１に今回提案するクランプ回路２４を用いた情
報カード２３の一実施例を示す。なお図２は本クランプ
回路２４を用いるフロントエンド部の構成を示す。なお
フロントエンド部は過電圧保護回路２５と整流・検波回
路Ｔｒ（０）とでなる。この図を基に過電圧保護回路の
動作を説明する。
【００２９】ここで各バイポーラトランジスタ及び各Ｍ
ＯＳトランジスタのおのおのに流れる電流を考える。こ
のクランプ回路２４は、Ｍ(bip )個のバイポーラトラン
ジスタとＮ(mos )個のＭＯＳトランジスタからなるが、
説明の都合上、それぞれＣＰ側から順番に番号を付ける
と、各電流の関係は次式のようになる。
ＯＳトランジスタのおのおのに流れる電流を考える。こ
のクランプ回路２４は、Ｍ(bip )個のバイポーラトラン
ジスタとＮ(mos )個のＭＯＳトランジスタからなるが、
説明の都合上、それぞれＣＰ側から順番に番号を付ける
と、各電流の関係は次式のようになる。
【数３】 ただしＩB(k)はｋ段目のバイポーラトランジスタのベー
ス電流、ＩE(k)はそのエミツタ電流、ｈfeは電流増幅
率、ＩS(1)はＭＯＳ１のソース電流、ＩD(1)はＭＯＳ１
のドレイン電流である。
ス電流、ＩE(k)はそのエミツタ電流、ｈfeは電流増幅
率、ＩS(1)はＭＯＳ１のソース電流、ＩD(1)はＭＯＳ１
のドレイン電流である。
【００３０】以上の関係より、ｋ段目のバイポーラトラ
ンジスタのベース電流ＩB(k)とＭＯＳ１のソース電流Ｉ
S(1)は、次式となる。
ンジスタのベース電流ＩB(k)とＭＯＳ１のソース電流Ｉ
S(1)は、次式となる。
【数４】
【００３１】当然のことながら、寄生トランジスタの個
数Ｍ(prev)の方がバイポーラトランジスタの個数Ｍ(bi
p) より多いので、ＩB(M(bip)) ＝ＩS(k)＝ＩD(k)＞＞
ＩB(M(prev))＝０となる。従つてトランジスタのベース
エミツタ間の電圧降下が保証され、クランプ回路全体と
して所望のクランプ電圧を得ることができる。
数Ｍ(prev)の方がバイポーラトランジスタの個数Ｍ(bi
p) より多いので、ＩB(M(bip)) ＝ＩS(k)＝ＩD(k)＞＞
ＩB(M(prev))＝０となる。従つてトランジスタのベース
エミツタ間の電圧降下が保証され、クランプ回路全体と
して所望のクランプ電圧を得ることができる。
【００３２】またこのような構成をとると、ＭＯＳトラ
ンジスタに流れる電流は、Ｉclp の〔１／１＋ｈfe〕
M(bip)倍と最適な値に調整することが可能となり、ＩＣ
のチツプ上現実的なサイズでＭＯＳトランジスタが構成
可能となるだけでなく、ＭＯＳトランジスタのダイオー
ド接続のみから構成したクランプ回路に比較してプロセ
スのバラつきを受けにくいといつた利点もある。
ンジスタに流れる電流は、Ｉclp の〔１／１＋ｈfe〕
M(bip)倍と最適な値に調整することが可能となり、ＩＣ
のチツプ上現実的なサイズでＭＯＳトランジスタが構成
可能となるだけでなく、ＭＯＳトランジスタのダイオー
ド接続のみから構成したクランプ回路に比較してプロセ
スのバラつきを受けにくいといつた利点もある。
【００３３】次に、寄生トランジスタからの干渉につい
て考察をする。図２において、Parastic-NPNが寄生トラ
ンジスタである。この寄生トランジスタは、整流・検波
用のトランジスタＴｒ（０）の電流が流れると、コレク
タとエミツタ間をオンし、クランプ回路の電圧をＣＭ側
の電圧に引き下げるという悪作用を及ぼすが、このとき
の対干渉性はクランプ回路に流れている電流が大きいほ
ど強くなる。この回路構成の場合は、以前提案したクラ
ンプ回路に比較して、クランプ回路に流れる電流が大き
いので、干渉を受け難い。
て考察をする。図２において、Parastic-NPNが寄生トラ
ンジスタである。この寄生トランジスタは、整流・検波
用のトランジスタＴｒ（０）の電流が流れると、コレク
タとエミツタ間をオンし、クランプ回路の電圧をＣＭ側
の電圧に引き下げるという悪作用を及ぼすが、このとき
の対干渉性はクランプ回路に流れている電流が大きいほ
ど強くなる。この回路構成の場合は、以前提案したクラ
ンプ回路に比較して、クランプ回路に流れる電流が大き
いので、干渉を受け難い。
【００３４】次に、レイアウト上の工夫に関する説明を
する。図３及び図４に過電圧保護回路と整流・検波部の
レイアウトの一実施例を示す。この図で、トランジスタ
群は、ｍ＋１番目のトランジスタがｍ番目のトランジス
タの内側にといつた具合に入れ子構造を取つたおり、整
流・検波回路やその他の周辺回路の影響を受け易いＭＯ
Ｓトランジスタ程内側にレイアウトされている。
する。図３及び図４に過電圧保護回路と整流・検波部の
レイアウトの一実施例を示す。この図で、トランジスタ
群は、ｍ＋１番目のトランジスタがｍ番目のトランジス
タの内側にといつた具合に入れ子構造を取つたおり、整
流・検波回路やその他の周辺回路の影響を受け易いＭＯ
Ｓトランジスタ程内側にレイアウトされている。
【００３５】このようなレイアウト構造を取ると、他の
周辺回路ブロツクからリーク電流がクランプ回路に飛び
付いても外側に位置する影響を受け難いバイポーラトラ
ンジスタが吸収し、影響を受けやすいＭＯＳトランジス
タにリーク電流が飛び付かなくなる。従つて、クランプ
回路における周辺回路からの耐干渉性が向上することに
なる。寄生トランジスタからの影響も同様に考えられる
ので、この構成により、寄生トランジスタによりクラン
プ電圧が引き下げられるのを防止できる。
周辺回路ブロツクからリーク電流がクランプ回路に飛び
付いても外側に位置する影響を受け難いバイポーラトラ
ンジスタが吸収し、影響を受けやすいＭＯＳトランジス
タにリーク電流が飛び付かなくなる。従つて、クランプ
回路における周辺回路からの耐干渉性が向上することに
なる。寄生トランジスタからの影響も同様に考えられる
ので、この構成により、寄生トランジスタによりクラン
プ電圧が引き下げられるのを防止できる。
【００３６】なお整流・検波回路以外の周辺回路からの
耐干渉特性は向上できないが、図５のように、整流・検
波回路、ＭＯＳＮ、……、ＭＯＳ１、ＴｒＭ、……、Ｔ
ｒ１といつた順序でレイアウトすることによつて、整流
・検波回路Ｔｒ０からの影響度を少なくすることは可能
である。
耐干渉特性は向上できないが、図５のように、整流・検
波回路、ＭＯＳＮ、……、ＭＯＳ１、ＴｒＭ、……、Ｔ
ｒ１といつた順序でレイアウトすることによつて、整流
・検波回路Ｔｒ０からの影響度を少なくすることは可能
である。
【００３７】以上の構成によれば、整流・検波回路や他
の周辺回路からの干渉を受けずに所望の電圧を得ること
ができるクランプ回路を実現することができる。従つ
て、本方式の過電圧保護回路を用いる非接触型情報カー
ドは、確実に整流・検波回路の出力電圧のピーク値を制
限しつつ、ようやく電力供給がなされるような距離にお
いても損失なしで電力を受取り、最大限の通信到達距離
を得ることを可能とする。
の周辺回路からの干渉を受けずに所望の電圧を得ること
ができるクランプ回路を実現することができる。従つ
て、本方式の過電圧保護回路を用いる非接触型情報カー
ドは、確実に整流・検波回路の出力電圧のピーク値を制
限しつつ、ようやく電力供給がなされるような距離にお
いても損失なしで電力を受取り、最大限の通信到達距離
を得ることを可能とする。
【００３８】（３）他の実施例 なお上述の実施例においては、バイポーラトランジスタ
群からなるクランプ回路段と、ＭＯＳトランジスタ群か
らなるクランプ回路段とを従属接続してクランプ回路を
構成する場合について述べたが、本発明はこれに限ら
ず、異なる素子群からなる複数のクランプ回路段を従属
接続する場合に広く適用し得る。
群からなるクランプ回路段と、ＭＯＳトランジスタ群か
らなるクランプ回路段とを従属接続してクランプ回路を
構成する場合について述べたが、本発明はこれに限ら
ず、異なる素子群からなる複数のクランプ回路段を従属
接続する場合に広く適用し得る。
【００３９】
【発明の効果】上述のように本発明によれば、異なる素
子群からなる複数のクランプ回路段を従属接続すること
によりクランプ回路を構成し、周辺回路からの影響をそ
の影響を受け難いクランプ回路で吸収するようにしたこ
とによりクランプ回路の両端に必要なクランプ電圧を発
生ことができる。これにより整流・検波回路や他の周辺
回路からの干渉を受けずに所望の電圧を得ることが可能
となる。従つてこのクランプ回路を過電圧保護回路に用
いる情報カードは、確実に整流・検波回路の出力電圧の
ピーク値を制限しつつ、ようやく電力供給がなされるよ
うな距離においても損失なしで電力を受取り、最大限の
通信到達距離を得ることが可能となる。
子群からなる複数のクランプ回路段を従属接続すること
によりクランプ回路を構成し、周辺回路からの影響をそ
の影響を受け難いクランプ回路で吸収するようにしたこ
とによりクランプ回路の両端に必要なクランプ電圧を発
生ことができる。これにより整流・検波回路や他の周辺
回路からの干渉を受けずに所望の電圧を得ることが可能
となる。従つてこのクランプ回路を過電圧保護回路に用
いる情報カードは、確実に整流・検波回路の出力電圧の
ピーク値を制限しつつ、ようやく電力供給がなされるよ
うな距離においても損失なしで電力を受取り、最大限の
通信到達距離を得ることが可能となる。
【図１】本発明に係る情報カードの全体構成を示すブロ
ツク図である。
ツク図である。
【図２】本発明に係るクランプ回路を用いたフロントエ
ンド部の接続構成を示す等価回路図である。
ンド部の接続構成を示す等価回路図である。
【図３】クランプ回路用トランジスタ群のレイアウト構
成例を示す平面図である。
成例を示す平面図である。
【図４】図３のチツプ断面構造を示す略線図である。
【図５】フロントエンド部の簡易レイアウト構成を示す
ブロツク図である。
ブロツク図である。
【図６】非接触型カードシステムの一般構成を示すブロ
ツク図である。
ツク図である。
【図７】従来の情報カードを示すブロツク図である。
【図８】過電圧保護回路を示す接続図である。
【図９】ベースエミツタ間電圧とベース電流の関係を示
す特性曲線図である。
す特性曲線図である。
【図１０】図８のチツプ断面構造を示す略線図である。
【図１１】従来のフロントエンド部の構成を示す接続図
である。
である。
１……非接触カードシステム、２……リーダ／ライタ、
３、３Ａ、２３……情報カード、８……プリント基板、
９、１０……ループアンテナ、１２、１６、２５……過
電圧保護回路、１３……定電圧レギユレータ、１４……
アンプ、１５……デイジタル信号処理部、２４……クラ
ンプ回路。
３、３Ａ、２３……情報カード、８……プリント基板、
９、１０……ループアンテナ、１２、１６、２５……過
電圧保護回路、１３……定電圧レギユレータ、１４……
アンプ、１５……デイジタル信号処理部、２４……クラ
ンプ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０７Ｂ 15/00 ５０１ Ｇ０６Ｋ 19/00 Ｈ Ｈ０３Ｋ 19/003 Ｇ０７Ｆ 7/08 Ｓ
Claims (4)
- 【請求項１】異なる素子群からなる複数のクランプ回路
段が従属接続されており、当該従属接続された複数のク
ランプ回路段の両端に各クランプ回路段の特性を補い合
うクランプ電圧を発生させるようにしたことを特徴とす
るクランプ回路。 - 【請求項２】上記複数のクランプ回路段は、バイポーラ
トランジスタ群がダーリントン接続されてなるクランプ
回路段とダイオード接続されたユニポーラトランジスタ
群が直列接続されてなるクランプ回路段が組み合わされ
てなることを特徴とする請求項１に記載のクランプ回
路。 - 【請求項３】バイポーラトランジスタ群がダーリントン
接続されてなる上記クランプ回路は、レイアウト上、ト
ランジスタの内側に互いに従属関係にあるトランジスタ
を順に形成していくといつた入れ子構造でなり、当該バ
イポーラトランジスタ群のうち流れる電流が少ないバイ
ポーラトランジスタほど内側に位置するようにレイアウ
トされていることを特徴とする請求項２に記載のクラン
プ回路。 - 【請求項４】磁界の変化に応じて電圧を発生させる手段
と、 上記電圧のうちの所定の周波数帯域の成分を通過させる
共振回路と、 上記共振回路を通過した信号を検波する検波手段と、 上記検波手段の出力に対応して、所定の処理を実行する
実効手段と、 異なる素子群からなる複数のクランプ回路段が従属接続
されてなるクランプ回路を有し、上記共振回路から大き
な出力電流が出力された場合、当該クランプ回路に上記
共振回路の出力電流の一部を迂回させることにより、そ
の出力電圧のピーク値を所定値以下に制限する過電圧保
護回路とを具えることを特徴とする非接触型情報カー
ド。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32516995A JP3755675B2 (ja) | 1995-11-20 | 1995-11-20 | クランプ回路、ｃｍｏｓチツプｉｃ及び非接触型情報カード |
| GB9624047A GB2307364B (en) | 1995-11-20 | 1996-11-18 | Clamp circuit and non-contact type information card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32516995A JP3755675B2 (ja) | 1995-11-20 | 1995-11-20 | クランプ回路、ｃｍｏｓチツプｉｃ及び非接触型情報カード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148869A true JPH09148869A (ja) | 1997-06-06 |
| JP3755675B2 JP3755675B2 (ja) | 2006-03-15 |
Family
ID=18173789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32516995A Expired - Lifetime JP3755675B2 (ja) | 1995-11-20 | 1995-11-20 | クランプ回路、ｃｍｏｓチツプｉｃ及び非接触型情報カード |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3755675B2 (ja) |
| GB (1) | GB2307364B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000039923A (ja) * | 1998-07-23 | 2000-02-08 | Nec Corp | 電圧レギュレータ |
| JP2002503006A (ja) * | 1998-02-04 | 2002-01-29 | シュラムバーガー システムズ | 電子シグニチャーの減衰により安全保護された集積回路デバイス |
| JP2008123502A (ja) * | 2006-10-18 | 2008-05-29 | Semiconductor Energy Lab Co Ltd | Ｒｆタグ |
| JP2014194826A (ja) * | 2006-10-18 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2179599A (en) * | 1998-01-24 | 1999-08-09 | Marconi Communications Limited | Transaction system |
| EP2528022A1 (en) * | 2011-05-27 | 2012-11-28 | EM Microelectronic-Marin SA | Transponder with a modulator |
| CN103078614B (zh) * | 2012-12-21 | 2017-08-25 | 上海华虹宏力半导体制造有限公司 | 电压钳位电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1242673A (en) * | 1967-08-18 | 1971-08-11 | English Electric Co Ltd | Overvoltage protection circuit |
| DE2654419C2 (de) * | 1976-12-01 | 1983-06-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung zur Spannungsbegrenzung |
| IT1240103B (it) * | 1990-05-18 | 1993-11-27 | Texas Instruments Italia Spa | Circuito di protezione mos-bip compatibile con la tecnologia cmos std 2 um. |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US5452171A (en) * | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
| US5530612A (en) * | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
| GB2298533A (en) * | 1994-07-29 | 1996-09-04 | Texas Instruments Ltd | Overvoltage protector |
-
1995
- 1995-11-20 JP JP32516995A patent/JP3755675B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-18 GB GB9624047A patent/GB2307364B/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002503006A (ja) * | 1998-02-04 | 2002-01-29 | シュラムバーガー システムズ | 電子シグニチャーの減衰により安全保護された集積回路デバイス |
| JP2000039923A (ja) * | 1998-07-23 | 2000-02-08 | Nec Corp | 電圧レギュレータ |
| JP2008123502A (ja) * | 2006-10-18 | 2008-05-29 | Semiconductor Energy Lab Co Ltd | Ｒｆタグ |
| JP2014194826A (ja) * | 2006-10-18 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8977203B2 (en) | 2006-10-18 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9391449B2 (en) | 2006-10-18 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3755675B2 (ja) | 2006-03-15 |
| GB9624047D0 (en) | 1997-01-08 |
| GB2307364B (en) | 2000-08-23 |
| GB2307364A (en) | 1997-05-21 |
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