JP2002503006A - 電子シグニチャーの減衰により安全保護された集積回路デバイス - Google Patents
電子シグニチャーの減衰により安全保護された集積回路デバイスInfo
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Abstract
Description
に組込むように設計された集積回路デバイスに関する。
用途で一般に使用されている。これらのカードは、ヘルスケアの分野、ペーパー
ビューテレビの用途、又は所謂電子財布の用途に使用するように特別に設計され
ている。 これらは、プラスチックカード本体からなり、その中に集積回路が組込まれる
。これは、集積回路チップを備える電子モジュール、又は集積回路チップ自体で
も良い。
グすることが、前記デバイスにより行われる全てのタスクのシグニチャーを構成
する。この電子シグニチャーより詳しくはその形状の解析により、デバイスの活
動を明らかにし、前記デバイスに含まれる秘密情報にアクセスすることが出来る
。 このようなシグニチャーの解析を防止するため、従来技術の方法では、第1の
例では、プログラミングアルゴリズムを使用し、疑似乱数の時間にオペレーショ
ンを起動させることを提案する。第2の例では、多くのノイズを発生し、ランダ
ムな情報又は偽のオペレーションを多くすることを提案する。
るリソース、他のオペレーションを実行するのに使用できるリソースを独占し、
また詳細なシグニチャー解析には抵抗することが出来ない。
ャーの解析をより複雑にすることにより、秘密データへのアクセスを防止するこ
とである。本発明の課題であるこの問題の解法は、ポータブルメモリーオブジェ
クト、特に、カード形式に組込むように設計された集積回路デバイスにおいて、
前記デバイスの集積回路により消費される電流のピークの振幅を減衰させること
が出来る少なくとも1つのキャパシターを備えることである。
オーダーであると有利である。デバイスは又、少なくとも1つの電気抵抗器を備
える。電気抵抗は、約1オームより大きい値、特に10オームのオーダーである。
抵抗器は、自己インダクターである。自己インダクタンスは、約50ナノヘンリー
より大きい値、特に500ナノヘンリー程度である。キャパシターは、集積回路デ バイスの第1パッド又は第1領域と、集積回路デバイスの第2パッド又は第2領
域との両方に電気的に接続され、第1と第2パッド又は第1と第2領域は集積回
路の供給電流が通過することが出来る。第1パッドはコンタクトパッドVss、
又は第1領域はコンタクト領域Vssであり、第2パッドはコンタクトパッドV
dd、又は第2領域はコンタクト領域Vddである。自己インダクターは、集積
回路デバイスの第2パッド又は第2領域に接続され、キャパシターと直列に接続
される。キャパシターは、チップの追加の層に一体化される。キャパシターの電
極を形成するサブ層は、集積回路デバイスのパッドに電気的に接続される。自己
インダクターは、コイルの形で、集積回路デバイスのベース層のアクティブ側に
一体化される。
きるであろう。発明の詳細な説明は、本発明を限定するものではない。
ン形式の加入者識別モジュール(SIM)又は電子ラベル等、ポータブルメモリ
ーオブジェクトに組込むように設計された任意の集積回路デバイスに適用できる
。
又はなしで作動し、ISO標準78−10と78−16に規定されている。これ
らの標準の内容を、ここに参照する。
チップ2を備え、少なくとも5つのコンタクトパッド100,101,102,103,104が、図 示しない導電リード線により、カード本体3の表面にある5つのコンタクト領域2
00,201,202,203,204にそれぞれ接続される。コンタクトパッドReset100は 、コンタクト領域Reset200に接続され、コンタクトパッドClock101は
、コンタクト領域Clock201に接続され、コンタクトパッドVss102は、コ
ンタクト領域Vss202に接続され、コンタクトパッドI/O103は、コンタクト
領域I/O203に接続され、コンタクトパッドIdd104は、コンタクト領域Vd
d204に接続される。
とは、それぞれ強度がIReset、IClock、Iss、II/O、Iddの電流を通過させ ることが出来る。 チップ2の組立体即ち、導電性リード線とコンタクト領域200,201,202,203,204
は、カード本体3に組込まれた電子モジュール4に含まれる。 本発明による集積回路デバイスは、領域200,201,202,203,204を有し、チップ を備える電子モジュール4でも良く、又はチップ2自体であっても良い。
シター8を備える。そのキャパシタンスは、約0.1ナノファラッドより大きく、特
に1ナノファラッドのオーダーである。本発明によれば、デバイスの集積回路に より消費される電流のピークの振幅を減衰させることが出来る。
。その電気抵抗は、約1オームより大きい値、特に10オームのオーダーである。 それは、自己インダクター9により構成されるのが好ましい。自己インダクタン スは、約50ナノヘンリーより大きい値、特に500ナノヘンリーである。
ールの領域202に、またチップ4のパッド104に又は電子モジュール4のパッド204 に電気的に接続される。デバイスが、電気抵抗器(好ましくは、自己インダクタ
ー9により構成される)も有する有利な場合は、この自己インダクター9は、チッ
プ2のパッド104に又は前記チップ2を備える電子モジュール4の領域204に電気的 に接続され、またキャパシター8と直列に接続される。
セルを構成し、このフィルターセルは、少なくともキャパシター8により、好ま しくはキャパシター8と抵抗器により構成され、抵抗器は好ましくは自己インダ クター9であり、前記フィルターセルは、電子モジュール4内に位置し、集積回路
のすぐ近くに位置するのが有利である。
ター9とを備える。 まず、図5を参照すると、チップ2は3つの主な層を備える。これらは、第1 ベース層105と、追加の層106とを含み、これらの第1と第2の層は、中間埋込み
層107により連結される。 層105は、3つのサブ層からなる。即ち、シリコンサブ層108と、回路集積サブ
層109とを備え、サブ層108と109の上に、パッシベーション層110がある。
電性サブ層114(例えば、タンタルベース)と、絶縁サブ層115と、シリコン又は
他の材料の層116からなる。 埋込み層107は、更にサブ層に分割されない。それは、埋め込み剤例えばポリ マーからなる。特に、ポリアミドでも良い。
8に電気的に接続される。
ブ側に一体化されたコイルの形である。その2つの接続端子の一方は、コンタク
トパッドIdd104に接続され、他方は相互接続パッド118に接続される。 相互接続パッド117は、接続回路120によりコンタクトパッドVss102に接続 され、接続回路は可能な限り低い抵抗を有すると有利である。
孔をあけてある。これらの孔により、ベース層105アクティブ側上に位置するパ ッド100,101,102,103,104と、電子モジュール4のコンタクトパッド200,201,202,
203,204との間のサーモソニック配線が可能になる。
、その中で中央処理装置(CPU)が、データバスとアドレスバス経由で、前記
回路のRAM、ROM、EEPROMに記憶された情報を分配し、管理する。集
積回路は又、CPUと組み合わさるマイクロコントローラーを形成しても良く、
前記マイクロコントローラーは、特別な計算構造を要するデータの暗号化用の特
殊な物であっても良い。このマイクロコントローラーは、暗号プロセッサーとも
呼ばれる。
CMOS型である。それは、P型の第1MOSトランジスター6と、N型の第2 MOSトランジスター7とからなり、前記トランジスター6,7は、直列に接続され
る。各セル5は、両方のトランジスター6,7に共通の論理制御信号Vinにより制
御される。
6又は7が導電性となり、他方のトランジスター7又は6は非導電性である。それゆ
え、セル5が消費する電流iddは、リーク電流値ileakageに等しく、この値は時
間によらずほぼ等しく、特に温度による。特に、ileakageは1ナノアンペアの オーダーである。
値より大きいとき、このセル5は、時間間隔tcの間、ロジック状態0と1の間の中
間の非安定過渡状態である。トランジスター6と7は、次に導電性となり、iddは
、ileakageよりずっと大きいiswitchに等しくなり、強度値ipeakに達する。 この値は、本発明では数十マイクロアンペアである。 電流Iddの強度変化を解析することにより、集積回路の色々のRAM、EE
PROM、ROM、暗号プロセッサーのサブ組立体の間の情報の流れに関係する
基本的な論理セル5の状態の変化を推論し、集積回路のオペレーションを解釈す ることが可能である。
を制御するクロック信号を表す曲線302と比較される。 曲線300と301で表される本発明と従来技術の集積回路デバイスは、クロックの
上昇端部と下降端部の両方で、電力を消費する。しかし、いつもそうとは限らな
い。実際、ある集積回路デバイスは、2つのクロックの端部の一方でのみ電力を 消費し、他は周波数増倍手段を有し、その場合クロックの期間当たりの電流ピー
クの数は2つより多い。
の組のシグニチャーを構成する。トランザクションに関連して曲線301を注意深 く解析することにより、集積回路のオペレーションを理解し、秘密情報を引出す
ことが可能である。これは、非破壊的調査方法であり、データとトランザクショ
ンのセキュリティを破るものである。
である。従って、キャパシター8と自己インダクター9があるおかげで、ピークの
強度は50%以上減少する。従って、トランザクションと関連して曲線300を注意 深く解析するのは、特に複雑である。単に、非破壊的調査方法を使用して、秘密
情報を引出すことは、もはや可能ではない。
Iddの強度の大きな変動により突然の電圧降下が起こり、この降下により電圧
が所謂公称の作動の検出しきい値より下に低下し、その結果、再度初期化即ちデ
ータの損失、及び書き込みエラーが起こり、データの完全性が失われる。本発明
によるデバイスでは、電子シグニチャーが減衰し、その結果電圧降下が起こらな
いことにより、別の利点が得られる。
set100、I/O103、又はClock101により、低下した電力を与えられる ようになっている。これらのパッドは、供給パッドVssとVddと異なり、非
線形デバイスにより、静電放電から保護されている。これらのデバイスは、主に
集積回路の供給バスに接続された2つのダイオードにより構成されている。従っ
て、パッドReset、I/O、Clockにより低下したモードで集積回路に
電力を供給することは、ダイオードを通って行われ、電源Vddへ行く。この非
線形デバイスは、Vddにあるキャパシターと組み合わさり、集積回路の供給電
流を濾波する。しかし、パッドVssとVddに関してこの明細書で記載した実
施例は、パッド100,101,103にも適用して、これらのパッドでの集積回路の電気 消費のシグニチャーを減衰させることが出来る。
ンのスライスの形で生産できる。チップのバッチ製造に関する情報については、
フランス特許出願97/10764号(まだ発行されていない)を参照されたい。この特
許出願の内容をここに参照する。 本発明は、アナログセルの手段により、チップカード用集積回路の全てのタス
クに伴う過渡的な電流現象を濾波することにより、プログラミングの業務の効率
を上げることが出来る。
。
Claims (12)
- 【請求項1】 ポータブルメモリー媒体特にカード形式のものに組込むよう
に設計された集積回路デバイスにおいて、前記デバイスの集積回路により消費さ
れる電流のピークの振幅を減衰させることが出来る少なくとも1つのキャパシタ
ー(8)を備えることを特徴とする集積回路デバイス。 - 【請求項2】 前記キャパシター(8)のキャパシタンスは、約0.1ナノファラ
ッドより大きく、特に1ナノファラッドのオーダーの値を有する請求項1に記載 したデバイス。 - 【請求項3】 少なくとも1つの電気抵抗器を有する請求項1又は2に記載
したデバイス。 - 【請求項4】 前記抵抗器の電気抵抗は、約1オームより大きく、特に10オ ームのオーダーの値を有する請求項3に記載したデバイス。
- 【請求項5】 前記抵抗器は、自己インダクター(9)である請求項3又は4 に記載したデバイス。
- 【請求項6】 前記自己インダクター(9)の自己インダクタンスは、約60ナ ノヘンリーより大きく、特に500ナノヘンリー程度の値を有する請求項5に記載 したデバイス。
- 【請求項7】 前記キャパシター(8)は、前記集積回路デバイスの第1パッ ド又は第1領域と、又前記集積回路デバイスの第2パッド又は第2領域と電気的
に接続され、前記第1と第2パッド、又は前記第1と第2領域は、前記集積回路
の供給電流が通過できる請求項1乃至6の何れか1項に記載したデバイス。 - 【請求項8】 前記第1パッドはコンタクトパッドVss(102)、又は前記 第1領域はコンタクト領域Vss(202)であり、前記第2パッドはコンタクトパ ッドVdd(104)、又は前記第2領域はコンタクト領域Vdd(204)である請求項
7に記載したデバイス。 - 【請求項9】 前記自己インダクター(9)は、前記集積回路デバイスの前記 第2パッド又は前記第2領域に電気的に接続され、前記キャパシター(8)と直列 に接続される請求項7又は8に記載したデバイス。
- 【請求項10】 前記キャパシター(8)は、チップ(2)の追加の層(106)に一 体化されている請求項1乃至9の何れか1項に記載したデバイス。
- 【請求項11】 前記キャパシター(8)の電極を形成するサブ層(112)と(114
)は、前記集積回路デバイスのパッド(117,118)に電気的に接続されている請求項
10に記載したデバイス。 - 【請求項12】 前記自己インダクター(9)は、前記集積回路デバイスのベ ース層(105)アクティブ側に一体化されているコイルの形である請求項5乃至1 0の何れか1項に記載したデバイス。
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2010
- 2010-10-12 JP JP2010229577A patent/JP2011060303A/ja active Pending
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