JP2000515669A - 安全なデータ記憶のための半導体メモリ - Google Patents

Abstract

(57)【要約】 記憶装置は、メモリセル（１０２）を含み、そのデータ状態はセンスアンプ（１００）によって検知される。センスアンプと同じ構成を有する平衡アンプ（２００）を用いて、メモリセルと同じ構成を有する平衡セル（２０２）を検知する。平衡セルは消去（導電）状態を維持する。平衡セルは、センスアンプの出力によってゲート処理される。このような装置は、メモリセルのデータ状態にかかわらず同量の電力を消費するように動作する。本発明のある実施例では、メモリアレイからなる記憶装置が、記憶装置のセンスアンプ各々と関連付けられた平衡回路を含む。本発明の他の実施例では、トリム回路（２０８）を用いて平衡回路の導電性を調整する。こうして製造中に平衡回路を微調整してプロセス差を補償し、平衡回路をメモリセルと整合させることができる。

Description

【発明の詳細な説明】 安全なデータ記憶のための半導体メモリ 技術分野 本発明は、包括的には半導体メモリに関し、より特定的には、こうしたメモリ において使用される、セキュリティ特性が取入れられたセンスアンプに関する。 背景技術 スマートカード（ＩＣカードとしても知られている）は、見掛け上はクレジッ トカードに似ているが、よく知られている磁気ストライプよりもかなり多くの情 報を記憶することができるマイクロチップが埋込まれた、財布サイズのプラスチ ックカードである。スマートカードはそのデータ記憶容量が増大しているため、 他の科学技術では得ることができない情報記憶および伝達の新たな多数の可能性 をもたらし、情報処理の世界の重要な部分となりつつある。 スマートカードは携帯性があるため、個人が全診察歴といった大量の重要なデ ータを財布に入れて運ぶことを可能にしている。スマートカードの他の応用例に は、金融取引における使用が含まれ、たとえばスマートカードはフランスおよび ドイツでは公衆電話で使用されている。シンガポールでは、スマートカードは日 常の買物のための硬貨および紙幣に代わるものとして導入されている。 スマートカードには無限の可能な用途があるように思われるが、特に社会保険 番号や注意を要する金融情報が記憶されている場合には、こうしたカードに記憶 された情報への安全なアクセスが実際非常に重要になる。一般的なスマートカー ドでは、正しいパスワードを与えた場合に情報にアクセスすることが可能になる 。パスワードの最もよくある形式は、典型的には数値キーで入力される６から８ 桁の数であるＰＩＮ（個人識別番号）である。理論上は、正しいＰＩＮが入力さ れない限り、カードにアクセスすることはできないため、もしカードを紛失した りカードが盗まれた場合には権限が付与されていないユーザは情報へのアクセス が与えられないことになる。 国際標準化機構（ＩＳＯ）は、スマートカードにおいて使用される電気コンタ クトを規定した、スマートカード産業で採用される標準となるであろうＩＳＯ ７８１６標準を生み出している。図６は、ＩＳＯ ７８１６スマートカードが、 スマートカード内に形成されたＩＣへのアクセスを与える電気コンタクトを含む ことを示している。Ｃ１端子は内部のＩＣに電力（Ｖcc）を供給する。Ｃ３端子 は、外部から与えられるクロック信号（ＣＬＫ）のための入力である。データは Ｃ７端子を通して読み書きされる。したがってＩＳＯ ７８１６標準は、いかに して情報にアクセスし情報をカードに記憶させるかを規定する。しかしながらこ の標準はスマートカードのセキュリティには対処していない。 一般的にスマートカードに含まれるマイクロチップは、Ｅ²ＰＲＯＭを用いて データを記憶する。たとえば、マイクロチップテクノロジー社（Microchip Tech nology，Inc.）が製造する２４Ｃ０×ＳＣシリーズチップは、データ記憶のため に１Ｋビットまたは２ＫビットのＥ²ＰＲＯＭアレイを含む。こうした不揮発性 メモリを設計する際には、記憶された注意を要するデータを偶発的な破壊から守 るように多大な注意を払わなければならない。このようなデータへの無許可のア クセスに対する、データのセキュリティも同様に重要であるが、これについては ２４Ｃ０×ＳＣチップは対処していない。 スマートカードマイクロチップの集積回路販売業者の中には、正にこの目的の ためにセキュリティ論理を設計に取入れているものもある。例として、本発明の 譲受人であるアトメル社（Atmel Corp.）は、スマートカードＩＣであるＡＴ８ ８ＳＣ１０ｘを生産しており、これはデータへのセキュリティコードアクセスを 特徴とする。このデバイスは、妥当コードの入力が何度か試みられそれが失敗に 終わると、アクセスを永久的に不能にする。シーメンス社（Siemens Corp.）が 製造するＳＬＥ４４３６ Ｍ１のような他のチップは、公開キーの記憶によるさ らなる相手認証をもたらす。しかしながら、このようなセキュリティの特徴にも かかわらず、スマートカードのデータ記憶の内容が検出され得ることが認められ ている。 図７は、ワード選択線により選択される、メモリセルフローティングゲートト ランジスタ１０からなる、Ｅ²ＰＲＯＭまたはフラッシュメモリといった典型的 なメモリセルを示す。センスアンプ２０は、メモリセルの読取のために、ビット 選択線によりゲート処理されるビッドセンストランジスタ１２を通してメモリセ ルに結合される。一般的には、センスアンプ２０は多数のメモリセルのうち１つ により駆動される。ダミーセル１４およびその関連の回路４０は、プロセス差に よるメモリセル間の相違を説明する補償回路の役割を果たす。 メモリセル１０の動作は周知である。要約すると、論理「０」または論理「１ 」はそれぞれ、トランジスタ１０のフローティングゲートの電荷をストアしない （消去される）またはストアする（消去されない）ことによって表わされる。フ ローティングゲートにストアされた電荷はゲートしきい値電圧を上昇させるため 、セルが（ワード選択線をアサートすることにより）選択されると、トランジス タはこの上昇したゲートしきい値により非導通状態を保つ。逆に、消去されたセ ルにはこのような電荷はないため、セルを選択することによりトランジスタは導 通する。 センスアンプ２０は、トランジスタ３１、３３および３５からなるバイアス回 路２２を含む。電流ドライブ回路２４は、トランジスタ３０ならびにフィードバ ック回路３２および３４からなる。センスアンプの出力はＤＡＴＡＯＵＴで与え られる。 メモリセル１０が消去されて選択されると、このメモリセルは導通しノード２ １を接地させる。その結果、トランジスタ３０は（トランジスタ３１を介して） 強くオンし、トランジスタ３２はフィードバック回路３２および３４を通してオ ンする。トランジスタ３０、３２、１２および１０を通して接地への電流経路が 生まれ、ノード２３が接地し、その結果ＤＡＴＡＯＵＴはローになる。 メモリセル１０が消去されずかつ選択されると、このセルは導通しない。フィ ードバック回路３２および３４は、トランジスタ３１をわずかにオンさせるのに 十分な電位にノード２１を保つ。こうするとトランジスタ３０の導通が始まり、 ノード２３はＶccに近づき、ＤＡＴＡＯＵＴはハイになる。 先の図７についての説明からわかるように、メモリセル１０が消去された状態 にあるとき、メモリセルの検知の結果電流はセンスアンプ２０のトランジスタ３ ０および３２ならびにトランジスタ１０を通して接地に流れる。反対に、メモリ セルが非消去状態にあるとき、このセルは選択されても導通せずトランジスタ３ ０および３２を通る電流の流れはない。したがって、センスアンプ２０の消費電 力は、メモリセルの検知中、メモリセル１０のデータ内容次第で変動する。この ようにして、メモリアレイにストアされたデータを含む１および０のパターンを 、アレイを通してクロック動作をする一方で電源の電流の流れをモニタしクロッ クを電源電流の測定値と関連付けることにより、簡単に確かめることができる。 再び図６を参照すると、スマートカードはストアされたデータのセキュリティ に対するこの種の攻撃に正にそのとおりに影響されやすいことがわかる。スマー トカードのセキュリティは、Ｖcc端子（ＩＳＯ ７８１６カードの場合はＣ１） に供給される電流の変化をモニタおよび記録し、一方でクロック信号をＣＬＫ端 子Ｃ３に与えることによって、破ることができる。結果として得られる電源電流 の波形は、スマートカードにストアされたデータにそのまま対応するため、人は スマートカードに組入れられたセキュリティ方策を避けて、保持されたデータを 「読取る」ことができる。 スマートカードを安全にするための現在利用できる方法を超えたさらなるセキ ュリティ（安全性）をもたらすことができ、こうしたカードが権限を付与されて いない人による攻撃によって傷付けられないようにする、記憶装置が必要である 。電源電流をモニタすることによる無許可のアクセスから保護されるために安全 性の高いメモリ回路を有することが望ましい。 発明の概要 本発明に従い、記憶装置は、メモリセルを有するメモリ回路と、メモリセルに 含まれたデータを検知するためのセンスアンプとを含む。記憶装置はさらに、セ ンスアンプの出力に結合された電流オフセット回路（平衡回路）を含む。オフセ ット回路は、メモリセルの検知されたデータに応答して動作し、メモリ回路が消 費する電力の変化を相殺するように消費電力を増大または減少させる。具体的に は、メモリセルにストアされた論理「１」が検知されたときには第１の電流がメ モリ回路を流れ、メモリセルにストアされた論理「０」が検知されたときには第 ２の電流が流れる。オフセット回路はメモリ回路と反比例の関係で動作し、論理 「１」が検知されたときには第２の電流の流れに実質的に等しい電流を引き、論 理「０」が検知されたときには第１の電流の流れに実質的に等しい電流を引く。 このようにして、記憶装置が引く電源電流の合計はほぼ一定のままであり、電源 電流をモニタすることにより「１」が検知されているのかまたは「０」が検知さ れているのかを見分けることができないようになる。 本発明の他の実施例では、オフセット回路は、オフセット回路の電流の引きを 調整するためのトリム回路を含む。こうして、オフセット回路の電流を微調整し てプロセス差によるトランジスタ間の相違を説明することができる。 本発明のさらに他の実施例では、メモリアレイは、行列の格子に配置された複 数のメモリセルを含む。メモリセルの各行は、関連するワード選択線を有する。 メモリセルの各列は、対応するセンスアンプを有する。各センスアンプには、セ ンスアンプと反比例の関係で動作する電流オフセット回路が関連付けられ、記憶 装置が引く電源電流はメモリセルにストアされたデータの検知とは実質的に無関 係になる。 図面の簡単な説明 図１は、本発明の記憶装置の包括的なブロック図である。 図２は、本発明に従う特定的なメモリ回路を示す。 図３は、図２に示したメモリ回路の代替実施例を示す。 図４は、トリム回路を示す。 図５は、本発明に従うメモリアレイを示す。 図６は、典型的なＩＣＯ ７８１６スマートカードを示す。 図７は、典型的な先行技術によるメモリセルを示す。 本発明を実施するためのベストモード 図１を参照して、本発明に従う記憶装置は、メモリセル１０２に記憶されたデ ータを検知するためのセンスアンプ１００を含む。メモリセルは、ビット選択ト ランジスタ１０６ａを導通させるビット選択線をアサートし、かつワード選択線 をアサートすることにより、センスアンプ１００に対しゲート処理される。ダミ ーセル１０４がビット選択トランジスタ１０６ｂを介してセンスアンプに結合さ れて、センスアンプにより検知された複数のメモリセル間のプロセス差を補償す る。記憶装置は、ビット選択トランジスタ２０６ａを通して平衡アンプ２００に 結合された平衡セルからなる平衡回路を含む。ダミーセル２０４もまたビット選 択トランジスタ２０６ｂを介して平衡アンプ２００に結合される。ビット選択ト ランジスタ１０６ａ、１０６ｂ、２０６ａおよび２０６ｂは、同じ選択線によっ て駆動される。センスアンプ１００の出力は平衡セル２０２のワード選択に結合 される。 なお、Ｅ²ＰＲＯＭおよびフラッシュメモリのようなシングルエンドのシリア ル記憶装置には多数の設計がある。本発明は、こうした装置のいずれでも使用で きるという利点を有する。したがって、本発明の実施例の数はシングルエンドの メモリ回路設計の数と同じである。よって、以下の説明は図７に示した回路につ いて行なわれる。しかしながら、この回路は単に例示として挙げたものであり本 発明はいかなるメモリ設計にも容易に対応できることが理解される。 図２は、図７に開示した回路を用いた、図１で概要を示した本発明の具体的な 実施例を示す。図２では、平衡回路は記憶装置を含む回路を複製したものである ことがわかる。平衡回路を構成する素子は、たとえば平衡セル１０’および平衡 アンプ２０’、４０’のようにダッシュ記号付きの参照番号で示されている。ワ ード選択線はメモリセル１０およびダミーセル１４に結合される。平衡セル１０ ’およびダミーセル１４’はセンスアンプ２０の出力に結合される。さらに、平 衡セル１０’は消去された状態になるように予めプログラムされている。 図２の回路の動作について説明する。最初に、センスアンプ２０が導通してい るメモリセルを読取っている状態について考える、すなわちフローティングゲー トトランジスタ１０は消去された状態にある（通常は論理「０」として識別され る）。トランジスタは消去されているため、選択されたときには導通し接地に電 流を流す。こうしてセンスアンプ出力ＤＡＴＡＯＵＴは接地に駆動される。ＤＡ ＴＡＯＵＴはローであるため、平衡セル１０’はオフ状態のままでありしたがっ て導通していない。この状況における装置に対するソース電流Ｉ_zeroは以下のと おりである。 Ｉ_zero＝Ｉ_{sense zero}＋Ｉ_{balance quiescent}＋Ｉ_{memory cell} 式中、Ｉ_{sense zero}は、導通しているメモリセル１０を検知したときのセンス 回 路２０および４０の電流の引きである。 Ｉ_{balance quiescent}は、非導通状態の平衡セル１０’を検知したときの平衡 回路２０’および４０’の電流の引きである。 Ｉ_{memory cell}は、導通しているメモリセル１０によって引かれる電流である 。 次に、センスアンプ２０が導通していないメモリセルを読取っているすなわち フローティングゲートトランジスタ１０が非消去状態にある（通常は論理「１」 として識別される）状況について考える。この状態では、トランジスタのゲート しきい値は上昇しているので選択されたときには非導通状態のままである。これ によりセンスアンプ出力ＤＡＴＡＯＵＴはハイになる。平衡セル１０’が消去さ れた状態にあることを思い出してみると、ハイであるＤＡＴＡＯＵＴは平衡セル をオンし、導通させる。この状態における総電流消費Ｉ_oneは以下のとおりであ る。 Ｉ_one＝Ｉ_{sense quiescent}＋Ｉ_{balance zero}＋Ｉ_{balance cell} 式中、Ｉ_{sense quiescent}は非導通状態のメモリセル１０を検知したときのセ ンス回路１０−１６、２０および４０の電流の引きである。 Ｉ_{balance zero}は、導通している平衡セル１０’を検知したときの平衡回路１ ０’−１６’、２０’および４０’の電流の引きである。 Ｉ_{balance cell}は、導通している平衡セル１０’が引く電流である。 メモリ回路１０−４０は平衡回路１０’−４０’と同一であるため、以下は真 である。 Ｉ_{sense zero}＝Ｉ_{balance zero} Ｉ_{sense quiescent}＝Ｉ_{balance quiescent} Ｉ_{memory cell}＝Ｉ_{balance cell} したがって、Ｉ_zero＝Ｉ_oneが導かれる。すなわち、本発明の記憶装置が消費 する電源電流はメモリセル１０に記憶されたデータと無関係である。さらに、図 １の概略図を参照して先に述べたように、本発明は当該技術では既知のいかなる シングルエンドのメモリ回路とでも機能するようにできる。なおさらに、メモリ 設計の中には、Ｉ_zero＝Ｉ_oneの関係が真に保たれる場合たとえば図７のメモリ 回路といったような何らかの素子を共有できるようにするものがある。図３は、 図７の回路を用いたそうした記憶装置の実施例を示す。センスアンプ２０のトラ ンジ スタ３０−３５は平衡アンプ２０”における３０’−３５’として複製されてい る。補償回路４２はこの２つのアンプにより共有される。図２のように、平衡セ ル１０’は消去された状態になるように予めプログラムされ、センスアンプの出 力ＤＡＴＡＯＵＴによつて駆動される。 センスアンプ２０が導通しているメモリセルを読取っている状況（論理「０」 ）では、電流の式は以下のとおりになる。 Ｉ_zero＝Ｉ_{sense zero}＋Ｉ_{balance quiescent}＋Ｉ_{memory cell}＋Ｉ_c Ｉ_{sense zero}は、導通しているメモリセル１０を検知しているときのセンス回 路２０の電流の引きである。 Ｉ_{balance quiescent}は、非導通状態の平衡セル１０’を検知しているときの 平衡回路２０’の電流の引きである。 Ｉ_{memory cell}は、導通しているメモリセル１０が引く電流である。 Ｉ_cは、メモリセル１０が導通しており平衡セル１０’が導通していないとき 補償回路４２ならびにトランジスタ１６および１４が引く電流である。 センスアンプ２０が導通していないメモリセルを読取っている状況（論理「１ 」）では、電流の式は以下のとおりになる。 Ｉ_one＝Ｉ_{sense quiescent}＋Ｉ_{balance zero}＋Ｉ_{balance cell}＋Ｉ_c' 式中、Ｉ_{sense quiescent}は導通していないメモリセル１０を検知していると きのセンス回路２０の電流の引きである。 Ｉ_{balance zero}は、導通している平衡セル１０’を検知しているときの平衡回 路２０’の電流の引きである。 Ｉ_{balance cell}は、導通している平衡セル１０’が引く電流である。 Ｉ_c'は、メモリセル１０が導通しておらず平衡セル１０’が導通しているとき の補償回路４２ならびにトランジスタ１６および１４が引く電流である。 メモリセンスアンプ２０ならびにビットおよびワード選択トランジスタ１２お よび１０は、平衡アンプ２０’ならびにビットおよびワード選択トランジスタ１ ２’および１０’に等しいため、以下は真である。 Ｉ_{sense zero}＝Ｉ_{balance zero} Ｉ_{sense quiescent}＝Ｉ_{balance quiescent} Ｉ_{memory cell}＝Ｉ_{balance cell} Ｉ_c＝Ｉ_c' したがって、図２の実施例と同様、図３の実施例についてもＩ_zero＝Ｉ_oneは 真のままである。 図４は、図１に示したトリム回路２０８の典型的な回路実現化例を示す。トリ ム回路２０８は、平衡セル２０２のゲート電流を調整して、テスト中の電流整合 能力をもたらし、より一般的には微調整して製造プロセス差を補償するのに用い られる。図４を参照して、トリム回路２０８を取入れた本発明の記憶装置の実施 例は図３の実施例から得られるものである。メモリセル１０はセンスアンプ２０ に結合される。平衡セル１０’は選択トランジスタ１２’およびパストランジス タ１１を介して平衡アンプ２０”に結合される。平衡セル１０’はトリム回路２ ０８に結合される。センスアンプ２０の出力はトランジスタ１１を駆動する。 トリム回路２０８は、直列接続された抵抗器Ｒ₁−Ｒ₅からなる。直列の溶断可 能なリンクＦ₁−Ｆ₅が一連の抵抗器と並列に結合される。この一連の抵抗器は、 平衡セル１０’のゲートを駆動するプログラム可能な分圧器として働く。分圧器 は、１つ以上の適切なヒューズを溶断することによって簡単にプログラムされる このように分圧器を調整することにより、平衡セル１０’を部分的に導通させる ことができる。こうして、平衡セルの電流の引きを製造中に微調整してプロセス 差を補償することができる。図４は平衡セル１０’を予めバイアスする可変分圧 器を与える一連の抵抗器を示しているが、プログラム可能な電圧レベルを与える 多数の同様の回路をトリム回路のために使用することができ、これは当業者の範 囲内になると考えられる。 次に図５を参照すると、本発明をメモリアレイに容易に適応させることができ るのがわかる。シリアル記憶装置は１つのセンスアンプを用いるのに対し、メモ リアレイはメモリセルの各列に対し１つずつとして、２つ以上のセンスアンプを 用いる。図５は、このようなメモリセルのアレイにおけるメモリセル１０Ａの１ つの列に本発明を適用したものを示す。これは記憶装置における各列のセンスア ンプについて繰返される。 列はビット選択線ＢＩＴ_nを介して選択され、ワード選択線は行WＯＲＤ₀…Ｗ ＯＲＧ_n-1を選択する。列における特定のメモリセルが選択されると、選択され たセルは選択されていないセルから効果的に分離される。所与の選択されたメモ リセルに対し、結果として回路は図１−３および前記の電流の式との関連で上述 したのと同じ態様で振る舞う。このようにして、各センスアンプに対応する平衡 回路を与えることにより、記憶装置を通して引かれる電流の合計は、読取られて いる０および１のパターンと関係なく実質的に一定のままである。

Claims (1)

1. 【特許請求の範囲】 １．記憶装置であって、 データをストアするための第１のセル手段と、 前記第１のセル手段に結合され、ストアされたデータを検知するためかつスト アされたデータを示す信号を出力するための第１の検知手段と、 前記第１の検知手段からの出力を受取るように結合された電流オフセット回路 とを含み、前記電流オフセット回路は、データの検知中前記第１の検知手段およ び前記第１のセル手段双方によって引かれた電流に応答しかつこの電流と反比例 の関係で電流を引くのに有効であり、 前記記憶装置がデータの検知中に引く電流は前記第１のセル手段にストアされ たデータとは実質的に無関係になる、記憶装置。 ２．前記電流オフセット回路は、データをストアするための第２のセル手段と、 前記第２のセル手段に結合されストアされたデータを検知するための第２の検知 手段とを含み、前記第２のセル手段は前記第１のセル手段と実質的に同じ構成を 有し、前記第２の検知手段は前記第１の検知手段と実質的に同じ構成を有し、前 記第２のセル手段は前記第１の検知手段からの出力を受取るように結合されたワ ード選択線を有し、よって前記第２のセル手段は前記第１のセル手段にストアさ れたデータに基づき前記第２の検知手段により検知される、請求項１に記載の記 憶装置。 ３．前記第１のセル手段は消去データ状態および非消去データ状態を有するフロ ーティングゲートトランジスタであり、 前記第１の検知手段は、前記フローティングゲートトランジスタが消去データ 状態にあるとき第１の電圧を生成し、前記フローティングゲートトランジスタが 非消去データ状態にあるとき前記第１の電圧よりも大きな第２の電圧を生成する 出力を有するセンスアンプであり、 前記電流オフセット回路は、前記フローティングゲートトランジスタと実質的 に同じである平衡トランジスタと、前記センスアンプと実質的に同じである平衡 アンプとを含み、前記平衡アンプは前記平衡トランジスタのデータ状態を検知す るように結合され、 前記平衡トランジスタはゲートを有し、前記ゲートは前記第１の電圧よりも大 きくかつ前記第２の電圧よりも小さいしきい値電圧を有し、 前記平衡トランジスタは消去データ状態にあり、 前記平衡トランジスタの前記ゲートは前記センスアンプの前記出力に結合され 、よって前記平衡トランジスタは、前記フローティングゲートトランジスタが非 消去データ状態にあるとき選択される、請求項１に記載の記憶装置。 ４．前記平衡トランジスタを部分的にプログラムして、選択されたときに前記平 衡トランジスタを通る電流の流れを調整するための手段をさらに含む、請求項３ に記載の記憶装置。 ５．前記第１のセル手段はシングルエンドの記憶装置である、請求項１に記載の 記憶装置。 ６．半導体メモリであって、 フローティングゲートメモリセルと、フローティングゲートメモリセルに結合 され前記メモリセルにストアされたデータを検知するための検知回路とを含み、 前記検知回路は出力を有し、さらに、 フローティングゲート平衡セルと、フローティングゲート平衡セルに結合され 前記平衡セルにストアされたデータを検知するための平衡回路とを含み、前記平 衡回路は前記検知回路と実質的に同一であり、前記平衡セルは前記メモリセルと 実質的に同一であり、 前記平衡セルはデータ読取りのためのワード線を有し、前記ワード線は前記検 知回路出力に結合される、半導体メモリ。 ７．前記平衡セルは消去状態にある、請求項６に記載の半導体メモリ。 ８．前記検知回路は前記メモリセルが非消去状態にあるとき前記平衡セルのしき い値電圧を上回る電圧を出力する、請求項６に記載の半導体メモリ。 ９．前記平衡セルが前記検知回路により導通させられたとき前記平衡セルを通る 電流の流れを調整するための手段をさらに含む、請求項８に記載の半導体メモリ 。 １０．半導体記憶装置であって、 データをストアするためのメモリセルを含み、前記メモリセルはメモリセルを 選択するためのワード選択線およびビットセンス線を有し、さらに、 前記メモリセルにストアされたデータを検知するための前記メモリセルの前記 ビットセンス線に結合された入力を有する検知回路を含み、前記検知回路はさら に前記検知されたデータを表わす出力を有し、さらに、 前記メモリセルと実質的に同じ構成を有する平衡セルを含み、前記平衡セルは 平衡セルを選択するためのワード選択線およびビットセンス線を有し、さらに、 前記検知回路と実質的に同じ構成を有する平衡回路を含み、前記平衡回路は前 記平衡セルにストアされたデータを検知すろための前記平衡セルの前記ビッドセ ンス線に結合された入力を有し、 前記検知回路の前記出力は前記平衡セルの前記ワード選択線に結合されて、前 記平衡セルは選択され、したがって前記メモリセルにストアされたデータおよび 前記データの検知に従い、前記平衡回路により検知され、 前記平衡セルには、前記メモリセルおよび前記検知回路が引く電流が前記平衡 セルおよび前記平衡回路が引く電流と反比例の関係になるようにデータが記憶さ れており、 よって前記半導体記憶装置が引く電源電流は前記メモリセルによって検知され ているデータと実質的に無関係である、半導体記億装置。 １１．前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさ らに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流 の流れの相違を補償することができる、請求項１０に記載の半導体記憶装置。 １２．前記メモリセルおよび前記平衡セルは、各々が消去状態および非消去状態 を有するフローティングゲート装置であり、前記平衡セルは消去状態にある、請 求項１０に記載の半導体記憶装置。 １３．前記検知回路出力は、前記メモリセルが非消去状態にあるときのみ前記平 衡セルのゲートしきい値電圧を上回る電圧である、請求項１２に記載の半導体記 憶装置。 １４．前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさ らに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流 の流れの相違を捕償することができる、請求項１３に記載の半導体記憶装置。 １５．記憶装置であって、 行および列の格子に配置された複数のメモリセルを含み、前記メモリセルの各 々は前記メモリセルが選択されたときに導通または非導通となるようにプログラ ム可能であり、さらに、 メモリセルの各列と関連付けられたセンスアンプを含み、前記センスアンプ各 々の出力は、選択されたメモリセルの導通状態を示し、前記選択されたメモリセ ルおよび前記センスアンプには、前記選択されたメモリセルが導通状態にあると き第１の大きさの電流が流れ、前記選択されたメモリセルおよび前記センスアン プには、前記選択されたメモリセルが非導通状態にあるとき第２の大きさの電流 が流れ、さらに、 前記センスアンプ各々に関連付けられた平衡回路を含み、前記平衡回路は、前 記センスアンプの出力に応答して、前記選択されたメモリセルが導通状態にある とき前記第２の大きさに実質的に等しい電流の流れを生成し、かつ前記選択され たメモリセルが非導通状態にあるとき前記第１の大きさに実質的に等しい電流の 流れを生成するためのものである、記憶装置。 １６．前記平衡回路は各々、前記複数のメモリセルと実質的に構成が同一である プログラム可能な平衡メモリセルを含み、前記平衡回路各々はさらに関連するセ ンスアンプと実質的に構成が同一である平衡センスアンプを含み、前記平衡メモ リセルは前記平衡センスアンプに結合されて前記平衡メモリセルを流れる電流を 検知し、 前記平衡メモリセルは前記関連するセンスアンプの出力線に結合されたワード 選択線を含み、 前記平衡メモリセルは導通状態にある、請求項１５に記載の記憶装置。 １７．前記メモリセルの各々は、選択のためのゲートと関連のセンスアンプに結 合されるドレインとを有する第１のフローティングゲートトランジスタであり、 前記平衡回路は第２のフローティングゲートトランジスタと前記関連のセンスア ンプと実質的に同一である平衡センスアンプとを含み、前記第２のフローティン グゲートトランジスタは前記平衡センスアンプに結合されたドレインと前記関連 のセンスアンプの前記出力に結合された制御ゲートとを含み、前記第２のフロー ティングゲートトランジスタは消去状態にある、請求項１５に記載の記憶装置。 １８．前記第２のフローティングゲートトランジスタを部分的にプログラムして 、選択されたときに前記第２のフローティングゲートトランジスタの導電性を変 化させるためのトリム回路をさらに含む、請求項１７に記載の記憶装置。