JP4210341B2 - 安全なデータ記憶のための半導体メモリ - Google Patents
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Description
本発明は、包括的には半導体メモリに関し、より特定的には、こうしたメモリにおいて使用される、セキュリティ特性が取入れられたセンスアンプに関する。
背景技術
スマートカード(ICカードとしても知られている)は、見掛け上はクレジットカードに似ているが、よく知られている磁気ストライプよりもかなり多くの情報を記憶することができるマイクロチップが埋込まれた、財布サイズのプラスチックカードである。スマートカードはそのデータ記憶容量が増大しているため、他の科学技術では得ることができない情報記憶および伝達の新たな多数の可能性をもたらし、情報処理の世界の重要な部分となりつつある。
スマートカードは携帯性があるため、個人が全診察歴といった大量の重要なデータを財布に入れて運ぶことを可能にしている。スマートカードの他の応用例には、金融取引における使用が含まれ、たとえばスマートカードはフランスおよびドイツでは公衆電話で使用されている。シンガポールでは、スマートカードは日常の買物のための硬貨および紙幣に代わるものとして導入されている。
スマートカードには無限の可能な用途があるように思われるが、特に社会保険番号や注意を要する金融情報が記憶されている場合には、こうしたカードに記憶された情報への安全なアクセスが実際非常に重要になる。一般的なスマートカードでは、正しいパスワードを与えた場合に情報にアクセスすることが可能になる。パスワードの最もよくある形式は、典型的には数値キーで入力される6から8桁の数であるPIN(個人識別番号)である。理論上は、正しいPINが入力されない限り、カードにアクセスすることはできないため、もしカードを紛失したりカードが盗まれた場合には権限が付与されていないユーザは情報へのアクセスが与えられないことになる。
国際標準化機構(ISO)は、スマートカードにおいて使用される電気コンタクトを規定した、スマートカード産業で採用される標準となるであろうISO7816標準を生み出している。図6は、ISO 7816スマートカードが、スマートカード内に形成されたICへのアクセスを与える電気コンタクトを含むことを示している。C1端子は内部のICに電力(Vcc)を供給する。C3端子は、外部から与えられるクロック信号(CLK)のための入力である。データはC7端子を通して読み書きされる。したがってISO 7816標準は、いかにして情報にアクセスし情報をカードに記憶させるかを規定する。しかしながらこの標準はスマートカードのセキュリティには対処していない。
一般的にスマートカードに含まれるマイクロチップは、E2PROMを用いてデータを記憶する。たとえば、マイクロチップテクノロジー社(Microchip Technology, Inc.)が製造する24C0×SCシリーズチップは、データ記憶のために1Kビットまたは2KビットのE2PROMアレイを含む。こうした不揮発性メモリを設計する際には、記憶された注意を要するデータを偶発的な破壊から守るように多大な注意を払わなければならない。このようなデータへの無許可のアクセスに対する、データのセキュリティも同様に重要であるが、これについては24C0×SCチップは対処していない。
スマートカードマイクロチップの集積回路販売業者の中には、正にこの目的のためにセキュリティ論理を設計に取入れているものもある。例として、本発明の譲受人であるアトメル社(Atmel Corp.)は、スマートカードICであるAT88SC10xを生産しており、これはデータへのセキュリティコードアクセスを特徴とする。このデバイスは、妥当コードの入力が何度か試みられそれが失敗に終わると、アクセスを永久的に不能にする。シーメンス社(Siemens Corp.)が製造するSLE4436 M1のような他のチップは、公開キーの記憶によるさらなる相手認証をもたらす。しかしながら、このようなセキュリティの特徴にもかかわらず、スマートカードのデータ記憶の内容が検出され得ることが認められている。
図7は、ワード選択線により選択される、メモリセルフローティングゲートトランジスタ10からなる、E2PROMまたはフラッシュメモリといった典型的なメモリセルを示す。センスアンプ20は、メモリセルの読取のために、ビット選択線によりゲート処理されるビットセンストランジスタ12を通してメモリセルに結合される。一般的には、センスアンプ20は多数のメモリセルのうち1つにより駆動される。ダミーセル14およびその関連の回路40は、プロセス差によるメモリセル間の相違を説明する補償回路の役割を果たす。
メモリセル10の動作は周知である。要約すると、論理「0」または論理「1」はそれぞれ、トランジスタ10のフローティングゲートの電荷をストアしない(消去される)またはストアする(消去されない)ことによって表わされる。フローティングゲートにストアされた電荷はゲートしきい値電圧を上昇させるため、セルが(ワード選択線をアサートすることにより)選択されると、トランジスタはこの上昇したゲートしきい値により非導通状態を保つ。逆に、消去されたセルにはこのような電荷はないため、セルを選択することによりトランジスタは導通する。
センスアンプ20は、トランジスタ31、33および35からなるバイアス回路22を含む。電流ドライブ回路24は、トランジスタ30ならびにフィードバック回路32および34からなる。センスアンプの出力はDATAOUTで与えられる。
メモリセル10が消去されて選択されると、このメモリセルは導通しノード21を接地させる。その結果、トランジスタ30は(トランジスタ31を介して)強くオンし、トランジスタ32はフィードバック回路32および34を通してオンする。トランジスタ30、32、12および10を通して接地への電流経路が生まれ、ノード23が接地し、その結果DATAOUTはローになる。
メモリセル10が消去されずかつ選択されると、このセルは導通しない。フィードバック回路32および34は、トランジスタ31をわずかにオンさせるのに十分な電位にノード21を保つ。こうするとトランジスタ30の導通が始まり、ノード23はVccに近づき、DATAOUTはハイになる。
先の図7についての説明からわかるように、メモリセル10が消去された状態にあるとき、メモリセルの検知の結果電流はセンスアンプ20のトランジスタ30および32ならびにトランジスタ10を通して接地に流れる。反対に、メモリセルが非消去状態にあるとき、このセルは選択されても導通せずトランジスタ30および32を通る電流の流れはない。したがって、センスアンプ20の消費電力は、メモリセルの検知中、メモリセル10のデータ内容次第で変動する。このようにして、メモリアレイにストアされたデータを含む1および0のパターンを、アレイを通してクロック動作をする一方で電源の電流の流れをモニタしクロックを電源電流の測定値と関連付けることにより、簡単に確かめることができる。
再び図6を参照すると、スマートカードはストアされたデータのセキュリティに対するこの種の攻撃に正にそのとおりに影響されやすいことがわかる。スマートカードのセキュリティは、Vcc端子(ISO 7816カードの場合はC1)に供給される電流の変化をモニタおよび記録し、一方でクロック信号をCLK端子C3に与えることによって、破ることができる。結果として得られる電源電流の波形は、スマートカードにストアされたデータにそのまま対応するため、人はスマートカードに組入れられたセキュリティ方策を避けて、保持されたデータを「読取る」ことができる。
スマートカードを安全にするための現在利用できる方法を超えたさらなるセキュリティ(安全性)をもたらすことができ、こうしたカードが権限を付与されていない人による攻撃によって傷付けられないようにする、記憶装置が必要である。電源電流をモニタすることによる無許可のアクセスから保護されるために安全性の高いメモリ回路を有することが望ましい。
発明の概要
本発明に従い、記憶装置は、メモリセルを有するメモリ回路と、メモリセルに含まれたデータを検知するためのセンスアンプとを含む。記憶装置はさらに、センスアンプの出力に結合された電流オフセット回路(平衡回路)を含む。オフセット回路は、メモリセルの検知されたデータに応答して動作し、メモリ回路が消費する電力の変化を相殺するように消費電力を増大または減少させる。具体的には、メモリセルにストアされた論理「1」が検知されたときには第1の電流がメモリ回路を流れ、メモリセルにストアされた論理「0」が検知されたときには第2の電流が流れる。オフセット回路はメモリ回路と反比例の関係で動作し、論理「1」が検知されたときには第2の電流の流れに実質的に等しい電流を引き、論理「0」が検知されたときには第1の電流の流れに実質的に等しい電流を引く。このようにして、記憶装置が引く電源電流の合計はほぼ一定のままであり、電源電流をモニタすることにより「1」が検知されているのかまたは「0」が検知されているのかを見分けることができないようになる。
本発明の他の実施例では、オフセット回路は、オフセット回路の電流の引きを調整するためのトリム回路を含む。こうして、オフセット回路の電流を微調整してプロセス差によるトランジスタ間の相違を説明することができる。
本発明のさらに他の実施例では、メモリアレイは、行列の格子に配置された複数のメモリセルを含む。メモリセルの各行は、関連するワード選択線を有する。メモリセルの各列は、対応するセンスアンプを有する。各センスアンプには、センスアンプと反比例の関係で動作する電流オフセット回路が関連付けられ、記憶装置が引く電源電流はメモリセルにストアされたデータの検知とは実質的に無関係になる。
【図面の簡単な説明】
図1は、本発明の記憶装置の包括的なブロック図である。
図2は、本発明に従う特定的なメモリ回路を示す。
図3は、図2に示したメモリ回路の代替実施例を示す。
図4は、トリム回路を示す。
図5は、本発明に従うメモリアレイを示す。
図6は、典型的なICO 7816スマートカードを示す。
図7は、典型的な先行技術によるメモリセルを示す。
本発明を実施するためのべストモード
図1を参照して、本発明に従う記憶装置は、メモリセル102に記憶されたデータを検知するためのセンスアンプ100を含む。メモリセルは、ビット選択トランジスタ106aを導通させるビット選択線をアサートし、かつワード選択線をアサートすることにより、センスアンプ100に対しゲート処理される。ダミーセル104がビット選択トランジスタ106bを介してセンスアンプに結合されて、センスアンプにより検知された複数のメモリセル間のプロセス差を補償する。記憶装置は、ビット選択トランジスタ206aを通して平衡アンプ200に結合された平衡セルからなる平衡回路を含む。ダミーセル204もまたビット選択トランジスタ206bを介して平衡アンプ200に結合される。ビット選択トランジスタ106a、106b、206aおよび206bは、同じ選択線によって駆動される。センスアンプ100の出力は平衡セル202のワード選択に結合される。
なお、E2PROMおよびフラッシュメモリのようなシングルエンドのシリアル記憶装置には多数の設計がある。本発明は、こうした装置のいずれでも使用できるという利点を有する。したがって、本発明の実施例の数はシングルエンドのメモリ回路設計の数と同じである。よって、以下の説明は図7に示した回路について行なわれる。しかしながら、この回路は単に例示として挙げたものであり本発明はいかなるメモリ設計にも容易に対応できることが理解される。
図2は、図7に開示した回路を用いた、図1で概要を示した本発明の具体的な実施例を示す。図2では、平衡回路は記憶装置を含む回路を複製したものであることがわかる。平衡回路を構成する素子は、たとえば平衡セル10′および平衡アンプ20′、40′のようにダッシュ記号付きの参照番号で示されている。ワード選択線はメモリセル10およびダミーセル14に結合される。平衡セル10′およびダミーセル14′はセンスアンプ20の出力に結合される。さらに、平衡セル10′は消去された状態になるように予めプログラムされている。
図2の回路の動作について説明する。最初に、センスアンプ20が導通しているメモリセルを読取っている状態について考える、すなわちフローティングゲートトランジスタ10は消去された状態にある(通常は論理「0」として識別される)。トランジスタは消去されているため、選択されたときには導通し接地に電流を流す。こうしてセンスアンプ出力DATAOUTは接地に駆動される。DATAOUTはローであるため、平衡セル10′はオフ状態のままでありしたがって導通していない。この状況における装置に対するソース電流Izeroは以下のとおりである。
Izero=Isense zero+Ibalance quiescent+Imemory cell
式中、Isense zeroは、導通しているメモリセル10を検知したときのセンス回路20および40の電流の引きである。
Ibalance quiescentは、非導通状態の平衡セル10′を検知したときの平衡回路20′および40′の電流の引きである。
Imemory cellは、導通しているメモリセル10によって引かれる電流である。
次に、センスアンプ20が導通していないメモリセルを読取っているすなわちフローティングゲートトランジスタ10が非消去状態にある(通常は論理「1」として識別される)状況について考える。この状態では、トランジスタのゲートしきい値は上昇しているので選択されたときには非導通状態のままである。これによりセンスアンプ出力DATAOUTはハイになる。平衡セル10′が消去された状態にあることを思い出してみると、ハイであるDATAOUTは平衡セルをオンし、導通させる。この状態における総電流消費Ioneは以下のとおりである。
Ione=Isense quiescent+Ibalance zero+Ibalance cell
式中、Isense quiescentは非導通状態のメモリセル10を検知したときのセンス回路10−16、20および40の電流の引きである。
Ibalance zeroは、導通している平衡セル10′を検知したときの平衡回路10′−16′、20′および40′の電流の引きである。
Ibalance cellは、導通している平衡セル10′が引く電流である。
メモリ回路10−40は平衡回路10′−40′と同一であるため、以下は真である。
Isense zero =Ibalance zero
Isense quiescent=Ibalance quiescent
Imemory cell =Ibalance cell
したがって、Izero=Ioneが導かれる。すなわち、本発明の記憶装置が消費する電源電流はメモリセル10に記憶されたデータと無関係である。さらに、図1の概略図を参照して先に述べたように、本発明は当該技術では既知のいかなるシングルエンドのメモリ回路とでも機能するようにできる。なおさらに、メモリ設計の中には、Izero=Ioneの関係が真に保たれる場合たとえば図7のメモリ回路といったような何らかの素子を共有できるようにするものがある。図3は、図7の回路を用いたそうした記憶装置の実施例を示す。センスアンプ20のトランジスタ30−35は平衡アンプ20″における30′−35′として複製されている。補償回路42はこの2つのアンプにより共有される。図2のように、平衡セル10′は消去された状態になるように予めプログラムされ、センスアンプの出力DATAOUTによって駆動される。
センスアンプ20が導通しているメモリセルを読取っている状況(論理「0」)では、電流の式は以下のとおりになる。
Izero=Isense zero+Ibalance quiescent+Imemory cell+Ic
Isense zeroは、導通しているメモリセル10を検知しているときのセンス回路20の電流の引きである。
Ibalance quiescentは、非導通状態の平衡セル10′を検知しているときの平衡回路20′の電流の引きである。
Imemory cellは、導通しているメモリセル10が引く電流である。
Icは、メモリセル10が導通しており平衡セル10′が導通していないとき補償回路42ならびにトランジスタ16および14が引く電流である。
センスアンプ20が導通していないメモリセルを読取っている状況(論理「1」)では、電流の式は以下のとおりになる。
Ione=Isense quiescent+Ibalance zero+Ibalance cell+Ic’
式中、Isense quiescentは導通していないメモリセル10を検知しているときのセンス回路20の電流の引きである。
Ibalance zeroは、導通している平衡セル10′を検知しているときの平衡回路20′の電流の引きである。
Ibalance cellは、導通している平衡セル10′が引く電流である。
Ic’は、メモリセル10が導通しておらず平衡セル10′が導通しているときの補償回路42ならびにトランジスタ16および14が引く電流である。
メモリセンスアンプ20ならびにビットおよびワード選択トランジスタ12および10は、平衡アンプ20′ならびにビットおよびワード選択トランジスタ12′および10′に等しいため、以下は真である。
Isense zero =Ibalance zero
Isense quiescent=Ibalance quiescent
Imemory cell =Ibalance cell
Ic=Ic’
したがって、図2の実施例と同様、図3の実施例についてもIzero=Ioneは真のままである。
図4は、図1に示したトリム回路208の典型的な回路実現化例を示す。トリム回路208は、平衡セル202のゲート電流を調整して、テスト中の電流整合能力をもたらし、より一般的には微調整して製造プロセス差を補償するのに用いられる。図4を参照して、トリム回路208を取入れた本発明の記憶装置の実施例は図3の実施例から得られるものである。メモリセル10はセンスアンプ20に結合される。平衡セル10′は選択トランジスタ12′およびパストランジスタ11を介して平衡アンプ20″に結合される。平衡セル10′はトリム回路208に結合される。センスアンプ20の出力はトランジスタ11を駆動する。
トリム回路208は、直列接続された抵抗器R1−R5からなる。直列の溶断可能なリンクF1−F5が一連の抵抗器と並列に結合される。この一連の抵抗器は、平衡セル10′のゲートを駆動するプログラム可能な分圧器として働く。分圧器は、1つ以上の適切なヒューズを溶断することによって簡単にプログラムされる。このように分圧器を調整することにより、平衡セル10′を部分的に導通させることができる。こうして、平衡セルの電流の引きを製造中に微調整してプロセス差を補償することができる。図4は平衡セル10′を予めバイアスする可変分圧器を与える一連の抵抗器を示しているが、プログラム可能な電圧レベルを与える多数の同様の回路をトリム回路のために使用することができ、これは当業者の範囲内になると考えられる。
次に図5を参照すると、本発明をメモリアレイに容易に適応させることができるのがわかる。シリアル記憶装置は1つのセンスアンプを用いるのに対し、メモリアレイはメモリセルの各列に対し1つずつとして、2つ以上のセンスアンプを用いる。図5は、このようなメモリセルのアレイにおけるメモリセル10Aの1つの列に本発明を適用したものを示す。これは記憶装置における各列のセンスアンプについて繰返される。
列はビット選択線BITnを介して選択され、ワード選択線は行WORD0…WORGn-1を選択する。列における特定のメモリセルが選択されると、選択されたセルは選択されていないセルから効果的に分離される。所与の選択されたメモリセルに対し、結果として回路は図1−3および前記の電流の式との関連で上述したのと同じ態様で振る舞う。このようにして、各センスアンプに対応する平衡回路を与えることにより、記憶装置を通して引かれる電流の合計は、読取られている0および1のパターンと関係なく実質的に一定のままである。
Claims (18)
- 記憶装置であって、
データをストアするための第1のセル手段と、
前記第1のセル手段に結合され、ストアされたデータを検知するためかつストアされたデータを示す信号を出力するための第1の検知手段と、
前記第1の検知手段からの出力を受取るように結合された電流オフセット回路とを含み、前記電流オフセット回路は、データの検知中前記第1の検知手段および前記第1のセル手段双方によって引かれた電流に応答しかつこの電流と反比例の関係で電流を引くのに有効であり、
前記記憶装置がデータの検知中に引く電流は前記第1のセル手段にストアされたデータとは実質的に無関係になる、記憶装置。 - 前記電流オフセット回路は、データをストアするための第2のセル手段と、前記第2のセル手段に結合されストアされたデータを検知するための第2の検知手段とを含み、前記第2のセル手段は前記第1のセル手段と実質的に同じ構成を有し、前記第2の検知手段は前記第1の検知手段と実質的に同じ構成を有し、前記第2のセル手段は前記第1の検知手段からの出力を受取るように結合されたワード選択線を有し、よって前記第2のセル手段は前記第1のセル手段にストアされたデータに基づき前記第2の検知手段により検知される、請求項1に記載の記憶装置。
- 前記第1のセル手段は消去データ状態および非消去データ状態を有するフローティングゲートトランジスタであり、
前記第1の検知手段は、前記フローティングゲートトランジスタが消去データ状態にあるとき第1の電圧を生成し、前記フローティングゲートトランジスタが非消去データ状態にあるとき前記第1の電圧よりも大きな第2の電圧を生成する出力を有するセンスアンプであり、
前記電流オフセット回路は、前記フローティングゲートトランジスタと実質的に同じである平衡トランジスタと、前記センスアンプと実質的に同じである平衡アンプとを含み、前記平衡アンプは前記平衡トランジスタのデータ状態を検知するように結合され、
前記平衡トランジスタはゲートを有し、前記ゲートは前記第1の電圧よりも大きくかつ前記第2の電圧よりも小さいしきい値電圧を有し、
前記平衡トランジスタは消去データ状態にあり、
前記平衡トランジスタの前記ゲートは前記センスアンプの前記出力に結合され、よって前記平衡トランジスタは、前記フローティングゲートトランジスタが非消去データ状態にあるとき選択される、請求項1に記載の記憶装置。 - 前記平衡トランジスタを部分的にプログラムして、選択されたときに前記平衡トランジスタを通る電流の流れを調整するための手段をさらに含む、請求項3に記載の記憶装置。
- 前記第1のセル手段はシングルエンドの記憶装置である、請求項1に記載の記憶装置。
- 半導体メモリであって、
フローティングゲートメモリセルと、フローティングゲートメモリセルに結合され前記メモリセルにストアされたデータを検知するための検知回路とを含み、前記検知回路は出力を有し、さらに、
フローティングゲート平衡セルと、フローティングゲート平衡セルに結合され前記平衡セルにストアされたデータを検知するための平衡回路とを含み、前記平衡回路は前記検知回路と実質的に同一であり、前記平衡セルは前記メモリセルと実質的に同一であり、
前記平衡セルはデータ読取りのためのワード線を有し、前記ワード線は前記検知回路出力に結合され、
前記平衡回路は、データの検知中前記検知回路および前記メモリセル双方によって引かれた電流に応答しかつこの電流と反比例の関係で電流を引くのに有効であり、前記半導体メモリがデータの検知中に引く電流は前記メモリセルにストアされたデータとは実質的に無関係になる、半導体メモリ。 - 前記平衡セルは消去状態にある、請求項6に記載の半導体メモリ。
- 前記検知回路は前記メモリセルが非消去状態にあるとき前記平衡セルのしきい値電圧を上回る電圧を出力する、請求項6に記載の半導体メモリ。
- 前記平衡セルが前記検知回路により導通させられたとき前記平衡セルを通る電流の流れを調整するための手段をさらに含む、請求項8に記載の半導体メモリ。
- 半導体記憶装置であって、
データをストアするためのメモリセルを含み、前記メモリセルはメモリセルを選択するためのワード選択線およびビットセンス線を有し、さらに、
前記メモリセルにストアされたデータを検知するための前記メモリセルの前記ビットセンス線に結合された入力を有する検知回路を含み、前記検知回路はさらに前記検知されたデータを表わす出力を有し、さらに、
前記メモリセルと実質的に同じ構成を有する平衡セルを含み、前記平衡セルは平衡セルを選択するためのワード選択線およびビットセンス線を有し、さらに、
前記検知回路と実質的に同じ構成を有する平衡回路を含み、前記平衡回路は前記平衡セルにストアされたデータを検知するための前記平衡セルの前記ビットセンス線に結合された入力を有し、
前記検知回路の前記出力は前記平衡セルの前記ワード選択線に結合されて、前記平衡セルは選択され、したがって前記メモリセルにストアされたデータおよび前記データの検知に従い、前記平衡回路により検知され、
前記平衡セルには、前記メモリセルおよび前記検知回路が引く電流が前記平衡セルおよび前記平衡回路が引く電流と反比例の関係になるようにデータが記憶されており、
よって前記半導体記憶装置が引く電源電流は前記メモリセルによって検知されているデータと実質的に無関係である、半導体記憶装置。 - 前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさらに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流の流れの相違を補償することができる、請求項10に記載の半導体記憶装置。
- 前記メモリセルおよび前記平衡セルは、各々が消去状態および非消去状態を有するフローティングゲート装置であり、前記平衡セルは消去状態にある、請求項10に記載の半導体記憶装置。
- 前記検知回路出力は、前記メモリセルが非消去状態にあるときのみ前記平衡セルのゲートしきい値電圧を上回る電圧である、請求項12に記載の半導体記憶装置。
- 前記平衡セルによって引かれる前記電流を調整するためのトリム回路をさらに含み、よって製造中のプロセス差による前記半導体記憶装置の素子間の電流の流れの相違を補償することができる、請求項13に記載の半導体記憶装置。
- 記憶装置であって、
行および列の格子に配置された複数のメモリセルを含み、前記メモリセルの各々は前記メモリセルが選択されたときに導通または非導通となるようにプログラム可能であり、さらに、
メモリセルの各列と関連付けられたセンスアンプを含み、前記センスアンプ各々の出力は、選択されたメモリセルの導通状態を示し、前記選択されたメモリセルおよび前記センスアンプには、前記選択されたメモリセルが導通状態にあるとき第1の大きさの電流が流れ、前記選択されたメモリセルおよび前記センスアンプには、前記選択されたメモリセルが非導通状態にあるとき第2の大きさの電流が流れ、さらに、
前記センスアンプ各々に関連付けられた平衡回路を含み、前記平衡回路は、前記センスアンプの出力に応答して、前記選択されたメモリセルが導通状態にあるとき前記第2の大きさに実質的に等しい電流の流れを生成し、かつ前記選択されたメモリセルが非導通状態にあるとき前記第1の大きさに実質的に等しい電流の流れを生成するためのものである、記憶装置。 - 前記平衡回路は各々、前記複数のメモリセルと実質的に構成が同一であるプログラム可能な平衡メモリセルを含み、前記平衡回路各々はさらに関連するセンスアンプと実質的に構成が同一である平衡センスアンプを含み、前記平衡メモリセルは前記平衡センスアンプに結合されて前記平衡メモリセルを流れる電流を検知し、
前記平衡メモリセルは前記関連するセンスアンプの出力線に結合されたワード選択線を含み、
前記平衡メモリセルは導通状態にある、請求項15に記載の記憶装置。 - 前記メモリセルの各々は、選択のためのゲートと関連のセンスアンプに結合されるドレインとを有する第1のフローティングゲートトランジスタであり、前記平衡回路は第2のフローティングゲートトランジスタと前記関連のセンスアンプと実質的に同一である平衡センスアンプとを含み、前記第2のフローティングゲートトランジスタは前記平衡センスアンプに結合されたドレインと前記関連のセンスアンプの前記出力に結合された制御ゲートとを含み、前記第2のフローティングゲートトランジスタは消去状態にある、請求項15に記載の記憶装置。
- 前記第2のフローティングゲートトランジスタを部分的にプログラムして、選択されたときに前記第2のフローティングゲートトランジスタの導電性を変化させるためのトリム回路をさらに含む、請求項17に記載の記憶装置。
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