KR20030013397A - 메모리 셀 상태의 판독시에 데이터 종속 전원 잡음을저감하는 회로 - Google Patents

Abstract

본 발명의 논리 레벨 검출 회로(도 1)는 감지 증폭기(40)와, 상기 감지 증폭기와는 그 구조가 상이하고 상기 감지 증폭기의 데이터 종속 전기 소비를 보상하는 데이터 종속 전기 소비를 유지함으로서 데이터 종속 전기 소비를 감소 및/또는 실질적으로 제거하는 소비 평형 회로(50)를 포함하고 있다. 상기 감지 증폭기는 전류 감지용 감지 증폭기로서 실시될 수 있고, 상기 소비 평형 회로는 상기 전류 감지용 감지 증폭기에 의해 발생된 신호에 응답하는 선택적으로 인에이블된 전류원으로서 실시될 수 있다. 상기 소비 평형 회로는 상기 감지 증폭기를 실시하기 위해 사용되는 트랜지스터의 수 및 칩 면적과 비교해서 작은 트랜지스터 수 및 작은 칩 면적으로 실시될 수 있다.

Description

메모리 셀 상태의 판독시에 데이터 종속 전원 잡음을 저감하는 회로{REDUCTION OF DATA DEPENDENT POWER SUPPLY NOISE WHEN SENSING THE STATE OF A MEMORY CELL}

최근, 비휘발성 메모리(non-volatile memory)를 내장한 반도체 기억 장치의 경우, 메모리 셀의 상태를 검출하거나 "감지"하기 위하여 감지 증폭기(sense amplifier)가 사용되고 있다. 이들 메모리 장치의 빈번한 크기 조정(scaling)은 메모리 셀 상태를 식별하기 위해서 이들 감지 증폭기가 검출해야만 하는 전류, 전하 또는 전압의 변화량을 지속적으로 감소시키게 된다. 전류 감지 기술이 사용되면, 감지 증폭기 회로를 통상적으로 줄일 수 있거나 또는 메모리 셀의 "상태"에 따라 상이한 전류량이 검출된다. 통상적으로 다중 감지 증폭기 회로가 공통의 전원을 공유하여 다중 메모리 셀을 동시에 판독하는 처리와 병행해서 실시되기 때문에, 이들 전류를 부가해서 "데이터 종속" 전원 변동이나 또는 "스파이크(spike)"(즉, 전류 및/또는 전압 변동)가 초래될 수 있다. 예컨대, 극단적인 경우, 메모리 셀 전체가동일한 상태에서 평행하게 판독되는 경우라면, 이들 메모리 셀의 판독시에 전원에 의해 축소되는 공동의 전류가 다소 충분하지 않을 수 있고, 전원이 신속하고 충분한 전력(전류) 요구에 응답하여 순간 전압 조절을 유지할 수 없게 됨에 따라서 전압 스파이크가 초래될 수도 있다. 명백히, 메모리 셀 상태의 각종 조합은 서로 상이한 전류량을 감소시키고, 서로 상이한 특성의 전압 변동으로 귀착될 수 있다. 이와 같은 원하지 않는 전기 소비의 변동(즉, 공급 전압 및/또는 공급/수축 전류의 변동)은 감지 증폭기에 대해 보정 데이터를 검출하는 것을 곤란하게 할 수 있는 잡음을 나타낸다.

또한, 상기한 메모리 장치가 보안 및 프라이버시(예컨대, 스마트 카드, 이동 전화 등에서)를 위한 비밀 정보[예컨대, 개인 키(private key)]를 저장하기 위해 사용되는 시스템 및 장치에 있어서, 이들 데이터 종속 전원 변화는 그 메모리 장치가 사용되는 장치 및 시스템이나 네트워크의 보안을 손상시킬 수 있다. 특히, 안전 장치가 안전한 데이터 판독(예컨대, 다른 장치와의 통신 링크의 구축, 금융 거래의 실행 등)을 수반하는 각종 조작을 실행하는 동안 데이터 종속 전원 변화(예컨대, 전류)를 모니터링함으로써, "안전하게" 저장된 정보(예컨대, 개인 키)를 결정하는 데에 충분한 정보를 획득할 수 있다.

미국 특허 제4,932,053호에는 전류 변화 및 그 전류 변화에 의해 메모리로부터 판독되고 있는 임의의 데이터의 참값을 마스크하기 위하여 임의 전류를 유도함으로서 데이터 종속 전원 변화와 관련된 전술한 후자의 보안 문제에 관해 개시되고 있다. 그와 같은 임의 전류는 추가의 시뮬레이션 메모리 셀 및 의사 랜덤 발생기를사용하는 것에 유도되어 그들을 제어함으로써, 충분한 양의 칩 면적을 필요로 하는데, 그 칩 면적은 특별히 제한될 수 있고, 여러 가지 유형의 보안 장치(예컨대, 스마트 카드)에 매우 유용할 수 있다.

미국 특허 제4,916,333호에는 이러한 보안 문제를 기술하며, 또한 검출된 논리 레벨과 무관하게 본질적으로 동일한 전기 소비를 갖는 2진 논리 레벨 검출기에 대해 개시되고 있다. 본질적으로 이러한 데이터 독립 소비를 제공하기 위해, 2진 논리 레벨 검출기는 검출하고자 하는 동일한 논리 레벨을 수신하는 경우에 상보형 논리 상태를 취하는 2개의 병렬 접속된 동일 판독 증폭기로 구성함으로써, 메모리 셀 논리 레벨을 검출하는데 요구되는 칩 면적을 실질적으로 2배로 하는데, 이 논리 레벨은 다수의 트랜지스터를 사용하는 고감도 감지 증폭기를 사용하는 경우에 특히 적합하지 않을 수 있다.

따라서, 메모리 셀의 상태를 감지하는 경우에 전원 변동을 저감, 제거 또는 최소화하는 데에 추가의 이점 및 개선의 필요성을 유지하고, 충분한 칩 면적을 필요로 하지 않고 데이터 종속 전원 변동을 감소시키면서 종래의 감지 증폭기 설계의 실시에 특히 적합한 회로를 제공하는 것이 바람직할 수 있을 것이다.

본 발명은 일반적으로 메모리 장치에 관한 것으로서, 특히 메모리 셀의 상태를 판독하는 경우에 데이터 종속 전원 잡음을 저감하거나 제거하는 회로에 관한 것이다.

도 1은 본 발명의 일 실시예에 따라 전류 감지용 감지 증폭기와 소비 평형 회로를 구비한 논리 레벨 검출 회로에 결합된 메모리 셀 어레이의 개략적인 회로도를 도시하고 있다.

본 발명은 감지 증폭기와, 상기 감지 증폭기와는 그 구조가 상이하고 이 감지 증폭기의 데이터 종속 전기 소비를 보상하는 데이터 종속 전기 소비를 유지하는 것에 의해 데이터 종속 전기 소비를 감소 및/또는 제거하는 소비 평형 회로를 포함하는 논리 레벨 검출 회로를 실현함으로써, 전술한 종래의 기술의 문제점 및 기타의 제한들을 극복할 수 있다.

본 발명의 특징에 따르면, 논리 레벨 검출 회로는, 제1 논리 레벨을 감지할 때의 제1 전류 소비와, 제2 논리 레벨을 감지할 때의 제2 전류 소비를 가지며, 상기 제1 및 제2 전류 소비는 제1 양만큼 상이한 감지 증폭기를 포함한다. 또한, 논리 레벨 검출 회로는, 상기 감지 증폭기와는 트랜지스터 구조가 상이하고, 그 감지 증폭기에 인가되는 전원과 동일한 전원이 인가되는 소비 평형 회로를 포함한다. 상기 소비 평형 회로는 감지 증폭기가 제1 논리 레벨을 감지할 때의 제3 전류 소비와, 감지 증폭기가 제2 논리 레벨을 감지할 때의 제4 전류 소비를 갖는다. (ⅰ)상기 제1 및 제3 전류 소비의 합과 (ⅱ)상기 제2 및 제4 전류 소비의 합 사이의 차이의 크기는 제1 양의 크기 미만이고, 그에 따라서 데이터 또는 상태 종속 전기 소비의 논리 레벨을 감소시킨다.

본 발명의 다른 특징에 따르면, 상기 제1 및 제3 전류 소비의 합과 제2 및 제4 전류 소비의 합 사이의 차이는 상기 감지 증폭기가 제1 및 제2 논리 레벨을 감지하는 경우에 상기 감지 증폭기 및 소비 평형 회로의 조합된 전류 소비가 상기 검출된 논리 레벨과 실질적으로 독립되도록 저감된다.

본 발명의 또 다른 특징에 따르면, 상기 감지 증폭기는 전류 감지용 감지 증폭기로서 실시되고, 상기 소비 평형 회로는 선택적으로 인에이블된 전류원으로서 실시된다. 또한, 이 선택적으로 인에이블된 전류원은 감지 증폭기가 논리 레벨을 감지할 때에 상기 전류 감지용 감지 증폭기에 의해 생성된 신호에 응답할 수 있다. 상기 소비 평형 회로는 상기 감지 증폭기를 실시하는데 사용되는 트랜지스터 수 미만의 적어도 3배인 트랜지스터 수로 실시될 수 있다.

본 발명의 또 다른 특징에 따르면, 논리 레벨 검출 회로는 공통 반도체 기판 상의 메모리 셀 어레이로 집적되는데, 상기 공통 반도체 기판은 마이크로프로세서, 입/출력 회로 및 통신 회로 등과 같은 다른 회로의 집적을 포함할 수 있다. 적어도 하나의 메모리 셀 어레이로 집적된 논리 레벨 검출 회로는 스마트 카드로서 실시된 집적 회로 내에 내장될 수 있다.

본 발명의 추가의 양태, 특성 및 이점은 첨부 도면과 관련하여 이하의 상세함 설명을 고찰함으로서 보다 명확히 이해할 수 있을 것이다.

도 1을 참조하면, 본 발명의 일 실시예에 따라 감지 증폭기(40)와, 메모리 셀 어레이(30) 내의 선택된 메모리 셀의 상태를 검출하기 위해 실시되는 소비 평형 회로(50)를 구비한 논리 레벨 검출 회로의 개략 회로도를 도시하고 있다. 감지 증폭기(40) 및 소비 평형 회로(50)는 모두 접지단에 대하여 전압 레벨(Vdd)을 제공하는 공통 전원에 의해 공급된다. 감지 증폭기(40) 및 소비 평형 회로(50)가 전체 감지 증폭기 회로를 포함하는 것으로서 고려될 수 있을지라도, 참조가 용이하고 그 설명을 명확하게 하기 위해서, 본 명세서에 사용되는 것과 같은 감지 증폭기는 메모리 셀의 상태를 감지함과 동시에 그 감지된 상태에 대응하는 출력을 제공하는데 필요한 회로 이외의 회로에 대해서는 언급되고 있지 않고, 그에 따라서, 도 1의 실시예에 있어서 소비 평형 회로(50)에 대해서는 언급되고 있지 않다. 감지 증폭기(40), 소비 평형 회로(50) 및 메모리 셀 어레이(30)는 메모리 칩 또는 마이크로컨트롤러 유닛과 같은 전체 집적 회로를 구비한 다른 회로(예컨대, 메모리 어드레스 디코더, 제어 회로 등)를 따라서 공통 반도체 기판(예컨대, 실리콘 칩) 상에 집적될 수 있다.

메모리 셀 어레이(30)는 프로세서와 모노리식 방식으로 (즉, 동일한 반도체 기판 상에)집적될 수 있는 집적된 메모리 장치의 부품을 통상 나타내는 것과 같은 메모리 셀을 포함한다. 특히, 도 1은 메모리 셀 어레이(30) 내에 내장된 8개의 단일 트랜지스터 메모리 셀을 도시하고 있다. 각 메모리 셀[예컨대, 메모리 셀(32)]은 각각의 워드선(WLi∼WLi+3)을 선택함으로서 공통 비트선(예컨대, BLj 또는 BLj+1 중 어느 하나)에 각각 선택적으로 결합될 수 있는 메모리 셀의 칼럼에 논리적으로 배치되고 있다. 또한, 각 메모리 셀은 공통 워드선(예컨대, WLi∼WLi+3 중 어느 하나)을 선택함으로서 각각의 비트선(BLj, BLj+1)과 평행하게 선택적으로 접속될 수 있는 메모리 셀의 로우에 논리적으로 배치되고 있다. 상기 메모리 장치의 설계에 따라 어드레스 신호는 개별적인 셀을 선택하거나 또는 셀의 그룹(예컨대, 바이트 또는 워드)을 동시에 선택하여 논리 레벨 검출 회로나 또는 이에 대응하는 논리 레벨 검출 회로로 각각 결합할 수 있다. 따라서, 메모리 셀(32)은 워드선(WLi) 및 비트선(BLj)을 선택하는 어드레스 신호에 의하여 어드레싱[즉, 감지 증폭기(40)의 입력(IO)에 결합됨]될 수 있고, 또한 메모리 셀(32)과 동일한 로우[즉, 동일한 워드선(WLi)을 가짐] 내의 추가의 메모리 셀은 상기 메모리 설계에 기초하여 그 어드레스 신호도 그들 비트선을 선택하는 경우에 대응하는 감지 증폭기(도시 생략됨)에 동시에 결합될 수 있다.

도 1에 있어서, 메모리 셀 어레이(30)가 셀 플래시 메모리당 단일 트랜지스터로서 예시되고 있지만, 동적 램(DRAM; dynamic RAM), 정적 램(SRAM; static RAM), 강유전성 램(FRAM; ferroelectric RAM), 또는 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM; electrically erasable and programmable RAM)과 같은 실질적으로 임의의 비휘발성이나 휘발성 고체 메모리 장치로서 선택적으로 실시될 수도 있다. 도 1에 도시된 실시예에 있어서, 각 플래시 메모리 셀은 비트선에 직접 접속된 드레인, 워드선에 접속된 게이트 및 소스선(SL)에 접속된 소스로 구성된 부동 게이트 트랜지스터 구조를 포함한다. 이 기술 분야에 잘 알려진 바와 같이, 전하는 예를 들어 열전자 주입에 의해 선택적으로 기억될 수 있고, 예들 들어 포울러 노드헤임 터널링(fowler-Nordheim tunneling)에 의해 부동 게이트로부터 제거됨으로써, 관련된 전계 효과 트랜지스터의 임계치 전압을 효율적으로 변이시킬 수 있다. 따라서, 부동 게이트의 전하 상태에 따라 적어도 2개의 상태를 관련된 전계 효과 트랜지스터의 채널을 통해 흐르는 전류에 따라서 감지(판독)할 수 있다. 도 1의 실시예에 있어서, 각 메모리 셀은 2개의 상태(즉, 1 비트의 정보를 저장함)만을 가지며, 감지 증폭기(40)에 의한 판독시에 제1 및 제2 상태(레벨)는 메모리 셀 트랜지스터를 통해 흐르는 전류를 각각 측정 및 무시할 수 있게 된다. 이 실시예에서,"하이(high)" 또는 논리 "1"의 데이터 레벨은 부동 게이트로부터 제거되는 음전하를 초과하는 것에 기인하여 판독시에 전류를 도통시키는(즉, "온" 상태임) 메모리 셀에 해당하고, "로우(low)" 또는 논리 "0"의 데이터 레벨은 부동 게이트 상에 저장되는 음전하를 초과하는 것에 기인하여 판독시에 실질적으로 전류를 도통시키지 않는(즉, "오프" 상태임) 메모리 셀에 해당한다. 그러나, 당업자라면 본 발명을 상기한 논리 레벨 규정의 실시만으로 제한하고자 하는 것은 아님을 이해할 수 있을 것이다.

본 발명의 일 실시예의 실시에 있어서, 감지 증폭기(40)는 이 기술 분야에서 공지된 종래 기술의 설계를 갖는 단일 입력 전류 감지용 감지 증폭기이다. 입력(IO)은 메모리 어레이(30)의 다중 비트선들 중 하나의 비트선으로 다중화될 수 있다. 감지 증폭기(40)가 제1 메모리 상태를 감지하는 경우에, 그 전체 전류 소비는 제1 값이 되는데, 이 제1 값은 제2 메모리 상태를 감지하는 경우의 감지 증폭기(40)에 대한 제2 전류 소비값과는 상이하다. 특히, 이 실시예의 실시와 같이, 감지 증폭기(40)가 "하이" 또는 "온" 셀 상태를 감지하는 경우, 그 감지 증폭기의 전류 소비는 메모리 셀을 통하여 입력(IO)으로부터 흐르는 측정가능한 전류를 포함하고, 감지 증폭기(40)가 "로우" 또는 "오프" 셀 상태를 감지하는 경우 그 감지 증폭기의 전류 소비는 메모리 셀을 통하여 입력(IO)으로부터 흐르는 전류를 무시할 수 있게 된다. 또한, 이 실시예에 있어서는, "로우" 또는 "오프"의 메모리 셀 상태를 감지하는 경우 전체 감지 증폭기(40)에 의해서는 고정된 전류가 유도된다. 그러나, 본 발명에 따른 다른 전류 감지용 감지 증폭기의 실시는 양쪽의 상태를 감지하는 경우 무시할 수 있는 전류를 감지할 수 있고, 및/또는 임의의 감지된 전류 이외에도 "온" 및/또는 "오프" 상태를 감지하는 경우에 전원으로부터 무시할 수 없는 전류를 유도할 수 있다. 감지 증폭기(40)를 다양한 방식(예컨대, 상이한 전압/전하 감지 증폭기의 설계)으로 실시할 수 있고, 전류 감지 설계로 제한하고자 하는 것이 아님을 이해할 수 있을 것이다. 단순히, 다른 감지 증폭기의 설계는 상이한 상태를 감지하는 경우에 각종 전류 소비량 및 메카니즘을 가질 수 있지만, 그 전류 소비량은 상이한 상태를 감지하는 경우에는 서로 상이할 것이다.

본 발명에 따르면, 소비 평형 회로(50)는 적어도 데이터 종속 잡음을 감소시키기 위해서 상이한 데이터 상태를 감지하는 경우에 감지 증폭기(40)에 공급된 전원으로부터의 전력 강하의 차이가 감소되도록 동작하고, 감지 증폭기(40)에 공급된 전원에 비례하여 전기 소비를 모니터링하는 것에 의하여 그 검출 상태를 확인할 수 없도록 충분히 감소될 수 있다. 선택적으로, 소비 평형 회로(50)는 이 회로를 제공하거나 조작할 수 없는 경우라면 상이한 상태(예컨대, "하이" 상태 대 "로우" 상태)를 감지하는 경우에 발생할 수 있는 전원 소비의 차이를 감소시킨다. 이러한 전원 소비의 차이를 감소시키기 위해 소비 평형 회로(50)는 감지 증폭기의 데이터 종속 전기 소비를 보상하도록 데이터 종속 전기 소비를 제공하며, 이러한 소비는 검출된 데이터 상태와 실질적으로 독립해서 전체 전기 소비를 제공할 수 있다. 즉, 메모리 셀을 감지하는 동안 감지 증폭기(40) 및 소비 평형 회로(50)의 조합된 전기 소비는 그들 소비가 개별적으로 데이터에 종속될 수 있을지라도 감지 증폭기(40)에 의해 감지된 상태와 실질적으로 독립될 수 있다.

따라서, 본 발명의 실시예에 있어서, 트랜지스터(N14, N15, N16, P11)를 구비한 소비 평형 회로(50)는 검출된 셀의 상태가 전류를 유도하지 않는 셀("오프" 셀)의 경우 감지 증폭기(40)에 공급된 전원과 동일한 전원에 비례하여 전류 소비를 부가하고, 검출된 셀의 상태가 전류를 유도하는 셀("온" 셀)의 경우라면 전류 소비를 부가하지 않는다. 이 실시예에서 감지 증폭기(40)가 이하에서 다시 기술하는 바와 같이 오프 상태를 감지할 때 고정된 전류를 소비하기 때문에, 오프 셀 검출시에 부가되는 전류 소비의 양은 온 셀 검출시에 감지 증폭기(40)를 통해 흐르는 추가의 전류량과 대략 동일하다. 그러나, 소비 평형 회로(50)는 여러 가지 방식으로 실시될 수 있다. 예컨대, 상이한 상태를 감지하는 동안에 상이한 상태 사이에서 전체 전기 소비의 차이를 최소화하거나 제거할 필요는 없고, 이 차이의 크기를 감소시키기 위해 소비를 간단히 부가할 수 있다. 또한, 감지 증폭기가 본 발명의 실시예에서 실시되는 바와 같이 하나의 상태를 감지할 때 고정된 전류를 소비하는지의 여부와 무관하게, 소비 평형 회로는 양쪽 상태의 기간 동안 전류 소비를 부가할 수 있고, 그 결과 전체 소비의 차이의 크기를 감소시킬 수 있게 된다. 또한, 소비 평형 회로(50)가 상보형 금속 산화막 반도체(CMOS)인 선택적으로 인에이블된 전류 소스/싱크(여기서 사용된 바와 같이 전류 싱크를 포함한 전류 소스)로서 도시되고 있지만, 여러 가지의 다른 기술(예컨대, PMOS, NMOS, 바이폴라 CMOS, 바이폴라) 및/또는 부트스트랩되거나 조정된 전류 소스, 전류 미러와 같은 트랜지스터 회로, 또는 상이한 상태를 감지할 때 규정된 전류량의 선택적(즉, 데이터 종속) 소비를 제공하는 적어도 하나의 트랜지스터의 다른 구성이 사용될 수도 있다.

도 1의 논리 레벨 검출 회로의 동작과, 특히 데이터 종속 잡음을 감소시키거나 제거하기 위한 동작은 이하의 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다. 트랜지스터(P7, N10, N9, N8, P8, P10, N12)는 출력(SOUT)을 논리 0으로 설정하기 위하여 시간 신호(SEN)가 로우(논리 0 레벨)이고, SENREF가 하이(논리 1 레벨)인 기간 동안 감지하지 않을 때의 조건을 설정하여 동작한다.

감지 증폭기(40)를 인에이블하기 위하여 입력 신호(SEN)는 "하이"로 구동된다. 입력 신호(SENREF, VbiasP1, VcascP, VbiasN1)의 전압은 프리셋 전류를 전달하도록 구동되는 트랜지스터를 "바이어스" 상태로 모두 설정한다. 이들 입력 신호를 구동하는 회로는 설명을 명확히 하기 위해 도시 생략되어 있다. 트랜지스터(N11, N13)를 통해 흐르는 전류는 중간 레벨로 바이어스되는 IO 노드를 유지시키기 위해 작다. 트랜지스터(P5, P6)는 노드 C를 하이로 유도하고, 또한 트랜지스터(NH4)는 노드 F를 하이로 유도하며, 트랜지스터(NH2)는 IO 노드를 하이로 유도한다. 트랜지스터(NH4, NH1)는 속도를 고려하기 위해 부가되며, 통상 셀이 최종적으로 검출되었을 때는 도통되지 않는다. 전술한 바와 같이, 감지 동작 중에 IO 노드는 메모리 장치의 드레인(예컨대, 메모리 셀(32)의 드레인)으로 다중화된다.

메모리 장치가 다중화(즉, "선택" 상태)되어 셀이 "온"되면, 도통 전류 I_ON을 노드 B로부터 트랜지스터(NH2)를 통해 유도한다. 이러한 도통 상태는 노드 B를 로우로 유도하지만, 트랜지스터(P3)는 전원 전압 Vdd 이하의 트랜지스터(P3)의 임계치 전압 크기에서 노드 B를 유지시킨다. 트랜지스터(P3)가 도통되면, 그 게이트 상의 전압에 의해 트랜지스터(P4)를 온시키며, 노드 A를 하이로 유도한다. 입력 신호(SENREF)는 그 드레인이 셀 전류의 약 1/2(즉, I_ON/2)을 줄일 수 있도록 트랜지스터(N3)를 구동시키기 위해 설정된다. 트랜지스터(P3, P4)가 트랜지스터(N3)의 드레인으로 (트랜지스터(N11, N13)를 통해 흐르는 무시가능한 전류를 무시하는)풀 셀 전류(I_ON)를 반사시키기 때문에, 노드 A는 하이로 유도하고, 트랜지스터(P2, N2, N12, P10)는 이와 같은 전압 변이를 검출하여 디지털 전압 레벨로 변환한다. 트랜지스터(P1, N1)는 출력(SOUT) 신호를 구동시키기 위해 디지털 전압 레벨을 버퍼링한다.

이와 같은 동작에 따라서 "온" 셀을 검출하면, 전원으로부터 소비되는 전류(즉, 전원(Vdd)에서 유도되는 전류)는 다음과 같이 평가될 수 있다. 트랜지스터(P5, P6)는 입력 신호(VbiasP1, VcascP)에 의해 바이어스되어, 트랜지스터(P5, P6, NH4, N5)에 의해 형성된 1단 전압 증폭기용의 고정된 바이어스 전류(I_BIAS)를 제공한다. 노드 C에서 증폭기의 출력 전압은 트랜지스터(NH2) 상의 게이트 전압을 제공하고, 차례로 메모리 셀로 전류를 제공하며, 또한 트랜지스터(N11, N13)에 의해 도통되는 무시가능한 전류량을 제공한다. 트랜지스터(P8)는 오프된다. 메모리 셀은 트랜지스터(NH2) 및 트랜지스터(P3)를 통하여 "온 셀 전류"(I_ON)의 단일 유닛을 유도한다. 트랜지스터(N3)가 I_ON의 1/2만을 구동시킬 수 있도록 이 트랜지스터(N3)의 게이트가 입력 신호(SENREF)에 의해 바이어스되기 때문에, 트랜지스터(P4)는 I_ON의 약 1/2을유도하기 위해 그 드레인 ·소스 전압(Vds)을 바이어스할 때까지 노드 A를 하이로 구동시킨다. 트랜지스터(P2, P10, P1)는 풀 논리 레벨로 구동하여 무시가능한 전류량을 유도한다. 따라서, "온" 메모리 셀 상태의 감지 기간 동안, 감지 증폭기(40)는 약 1과 1/2의 "온" 셀 전류(즉, 3I_ON/2) + 그 전원으로부터 고정된 바이어스 전류(I_BIAS)의 전체량을 소비한다.

이 시간 동안, 소비 평형 회로(50)는 이 공통 전원으로부터 전류를 실질적으로 유도하지 않는다. 특히, 노드 A의 논리 레벨에 의해 트랜지스터(P11)를 오프시키고, 그에 따라 소비 평형 회로(50)를 통해 어떠한 전류도 흐르지 않는다.

다중화된 메모리 셀이 "오프"되면, 임의의 충분한 전류를 도통시키지 않고, 트랜지스터(NH2)에 의해 도통된 전류는 트랜지스터(N11, N13)에 의해 요구되는 전류만을 소스에 대해 충분한 값의 무시가능한 전류량이다. 트랜지스터(P5, P6)에 의해 형성된 캐스코드 부하는 고이득을 발생시키며, 노드 IO에서의 전압은 메모리 셀을 도통하는 이전의 경우에 비해 높은 수십 ㎷이다. 그러나, 노드 C에서 트랜지스터(NH2)의 게이트 전압은 현저히 감소되고, 트랜지스터(NH2, P3)에 의해 공급되는 전류는 매우 작다. 트랜지스터(NH1)는 노드 IO가 감지 증폭기의 바이어스점으로 풀업되는 경우에만 도통되고, 이어서 동작을 정지시킨다. 이 바이어스점에서 트랜지스터(N5)는 트랜지스터(P5, P6)에 의해 공급된 바이어스 전류(I_BIAS)를 줄일 수 있다. 트랜지스터(P3) 드레인의 작은 전류는 트랜지스터(P4)에 반영되고, 이 트랜지스터들이 동일한 게이트 및 소스 전압을 갖지만, 이 전류가 트랜지스터(N3)의 전류싱크 용량 미만이기 때문에, 노드 A는 접지단을 차단하도록 유도된다. 트랜지스터의 출력은 이러한 전압 편이를 검출하여 입력 신호(SOUT)를 구동시키는 디지털 전압 신호로 변환한다.

"오프 상태"를 감지하는 경우에 전원으로부터 소비되는 전류는 다음과 같이 평가될 수 있다. "온"상태 메모리 셀을 검출하는 방식과 유사하게, 트랜지스터(P5, P6)는 고정된 바이어스 전류(I_BIAS)를 입력 트랜지스터(N5)에 공급한다. 이어서, 트랜지스터(P8)는 오프된다. "오프" 메모리 셀은 트랜지스터(NH2)를 통해 임의의 큰 전류를 유도하지 않고, 그에 따라서 트랜지스터(P3)는 임의의 큰 전류를 유도하지 않게 된다. 트랜지스터(P3)가 오프되기 때문에, 트랜지스터(P4)는 실질적으로 오프될 수 있고, 따라서 임의의 큰 전류를 유도하지 않는다. 노드 A가 로우인 경우, 그에 따라서 트랜지스터(N3)는 임의의 큰 전류를 감소시키는 것이 곤란하다. 트랜지스터(P2, P10, P1)는 풀 논리 레벨로 구동시켜 무시가능한 전류량을 유도한다. 따라서, "오프" 셀을 검출할 때에 감지 증폭기(40) 회로의 내부에는 바이어스 전류(I_BIAS)만이 흐른다.

이와 같은 "오프" 셀 감지 시간 동안, 소비 평형 회로(50)에서 노드 A 상의 로우 레벨은 트랜지스터(P11)를 온시키고, 이에 따라 중간 노드 COM을 하이로 유도하며, 트랜지스터(N14, N15, N16)의 드레인을 하이로 유도한다. 따라서, 트랜지스터(N14, N15, N16)는 온되고, 이들 트랜지스터들이 트랜지스터(N3)와 동일한 폭 대 길이의 비율 및/또는 동일한 폭과 길이를 갖도록 정합되고 입력 신호(SENREF)에 의해 구동되기 때문에, 이들 트랜지스터들은 "온 셀 전류"의 1/2(즉, I_ON/2)을 각각 유도할 것이다. 따라서, "오프" 상태를 검출하는 동안 소비 평형 회로(50)를 통해 흐르는 전체 전류는 "온" 셀 전류의 1과 1/2(즉, 3I_ON/2)과 대략 동일하고, 이 전류는 "오프" 셀 상태를 검출하는 경우에 전원으로부터의 전체 전류 소비와 대응한다. 입력 증폭기의 바이어스 전류(I_BIAS)와 함께 전원으로부터 흐르는 전체 전류는 감지 증폭기가 "온" 메모리 셀을 감지할 때에 흐르는 전류와 동일한 3I_ON/2 + I_BIAS이다.

"온" 셀 및 "오프" 셀 검출시에 소비되는 전류의 전술한 평가에 있어서, 트랜지스터(N11, N13)를 통해 흐르는 전류는 무시가능한 전류로서 고려될 수 있는 것에 주목할 필요가 있다. 그러나, 이 전류를 무시할 수 없을지라도, 노드 IO 상의 실제 전압이 "오프" 셀 또는 "온" 셀에 대해서 현저하게 변화되지 않기 때문에, 메모리의 상태에 따라 데이터 종속 전류차가 초래되지는 않는다. 트랜지스터(N3)를 통해 흐르는 전류가 "온 셀 전류"의 1/2(즉, I_ON/2)과 실질적으로 동일하도록 SENREF의 전압이 주의 깊게 생성될지라도, 통상적으로 이와 같은 전압의 생성 및 분포의 변화가 존재할 수도 있음에 주목할 필요가 있다. 또한, 메모리 셀 어레이 내에서 셀은 "온" 상태의 전류에 약간의 변화가 있을 수 있다. 그러나, 이들 변화는 통상 소수이고, 통상적으로 명목상 "온" 셀 전류 미만의 크기 정도에 불과하다. 따라서, 통상적으로 전류 소비 회로 및 감지 증폭기 내의 트랜지스터들 사이[예컨대, 도 1의 실시예에서 트랜지스터(N14, N15, N16)와 트랜지스터(N3)의 사이]에서용이하게 실현될 수 있는 폐쇄 정합은 통상의 장치(예컨대, 트랜지스터) 및 회로의 변화와 무관하게 각 데이터 상태(즉, 실질적으로 데이터 독립 전류 소비)를 검출하는 경우에 실질적으로 동등한 전류 소비를 실현할 수 있다.

따라서, 본 발명의 특징 및 양태에 따라서 도 1에 도시된 논리 레벨 검출 회로는 "온" 메모리 셀("하이" 상태) 및 "오프" 메모리 셀("로우" 상태)을 검출하는 경우에 실질상 동등한 전류량을 유도할 수 있음을 이해할 수 있을 것이다. 상기한 데이터 독립 전기 소비는 감지 증폭기 감도를 향상시키는 실질적인 잡음 저감을 나타내는데 이점이 있다. 감지되는 메모리 셀의 양쪽의 조건에 따라 흐르는 실질적으로 동일한 전류량을 갖는 것과 관련된 특징 및 이점은 전원을 통해 흐르는 전류를 모니터링함으로써 메모리의 상태를 추론하는 것이 사실상 불가능하다는 것이다.

전술한 실시예에 의해 설명된 본 발명의 추가의 특징은 감지 증폭기 회로를 복제 또는 실질적으로 재현할 필요가 없이 데이터 종속 전원 변화를 감소시키거나 또는 실질적으로 제거하는 데에 있다. 예컨대, 트랜지스터 수에 있어서, 도 1의 실시예는 전류 감지 증폭기(40)용으로 24개의 트랜지스터와, 소비 평형 회로(50)용으로 4개의 트랜지스터를 사용하고 있다. 사실상, 전술한 예에 의해 도 1에 도시된 실시예의 실제 배선에 있어서, 감지 증폭기(40)에 의해 점유되는 면적은 소비 평형 회로(50)에 의해 점유되는 면적보다 큰 약 7배이다. 따라서, 본 발명에 따르면, 데이터 종속 잡음 저감을 제공하는 데에 요구되는 칩 면적을 크게 증가시킬 필요가 없이 데이터 종속 잡음 저감 회로와 관련하여 고감도 감지 증폭기가 사용될 수 있다. 이와 같은 특징은 데이터 보안이 요구됨과 동시에 신속한 메모리 액세스가 요구되지만, 제한된 칩 면적(예컨대, 암호화, 사용자 인터페이싱 및 통신 등과 같은 다수의 소자 및 기능들을 통합하는 데에 필요하기 때문에)을 갖는 스마트(메모리) 카드와 같은 응용에 특히 적합하다.

본 발명의 양호한 실시예의 전술한 설명이 비록 특정의 예시 및 목적을 위해 설명되고 있지만, 전술한 설명은 본 발명의 기술적 사상을 한정하기 위해 구성하는 것은 아니며, 이 기술 분야에 통상의 지식을 가진 당업자라면 첨부된 특허 청구의 범위에서 명시된 바와 같은 본 발명의 기술적 사상 또는 범위에서 벗어나지 않는 범위 내에서 다양한 변경 및 수정이 가능함을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 사상은 상세한 설명에 기재된 실시예에 의해 제한되는 것은 아니며, 첨부된 특허 청구의 범위에서 명시된 내용의 범위 내에서 해석될 수 있다.

Claims (23)

1. 제1 논리 레벨을 감지할 때의 제1 전류 소비와, 제2 논리 레벨을 감지할 때의 제2 전류 소비를 가지며, 상기 제1 및 제2 전류 소비는 제1 양만큼 상이한 감지 증폭기와;

   상기 감지 증폭기와는 상이한 트랜지스터 구조를 가지며, 상기 감지 증폭기에 인가되는 전원과 동일한 전원이 인가되는 소비 평형 회로를 포함하고,

   상기 소비 평형 회로는 상기 감지 증폭기가 제1 논리 레벨을 감지할 때의 제3 전류 소비와, 상기 감지 증폭기가 제2 논리 레벨을 감지할 때의 제4 전류 소비를 가지며,

   (ⅰ)상기 제1 및 제3 전류 소비의 합과 (ⅱ)상기 제2 및 제4 전류 소비의 합 사이의 차이의 크기는 상기 제1 양의 크기 미만인 것을 특징으로 하는 논리 레벨 검출 회로.
2. 제1항에 있어서, 상기 감지 증폭기는 전류 감지용 감지 증폭기인 것인 논리 레벨 검출 회로.
3. 제2항에 있어서, 상기 소비 평형 회로는 선택적으로 사용가능한 전류 소스 회로인 것인 논리 레벨 검출 회로.
4. 제1항에 있어서, 상기 소비 평형 회로는 상기 감지 증폭기에 의해 생성된 신호에 응답하여 상기 제3 또는 제4 전류 소비를 선택적으로 소비하는 것인 논리 레벨 검출 회로.
5. 제1항에 있어서, 상기 소비 평형 회로는 상기 감지 증폭기의 트랜지스터 수 미만의 적어도 약 3배인 트랜지스터 수를 갖는 것인 논리 레벨 검출 회로.
6. 제5항에 있어서, 상기 소비 평형 회로는 9개 미만의 트랜지스터를 포함하는 것인 논리 레벨 검출 회로.
7. 제1항에 있어서, 상기 제1 및 제3 전류 소비의 합과 상기 제2 및 제4 전류 소비의 합 사이의 차이는, 상기 감지 증폭기가 제1 및 제2 논리 레벨을 감지하는 경우에 상기 감지 증폭기 및 상기 소비 평형 회로의 조합된 전류 소비가 검출된 논리 레벨과 실질적으로 독립되도록 감소되는 것인 논리 레벨 검출 회로.
8. 제7항에 있어서, 상기 감지 증폭기는 상기 제1 논리 레벨을 감지하고, 상기 소비 평형 회로는 상기 제1 및 제2 전류 소비 사이의 차이의 크기와 대략 동일한 전류를 유도하는 것인 논리 레벨 검출 회로.
9. 제1항에 있어서, 상기 감지 증폭기는 메모리 셀 어레이에 선택적으로 결합되고, 상기 감지 증폭기, 소비 평형 회로 및 메모리 셀 어레이는 공통 반도체 기판 상에 집적되는 것인 논리 레벨 검출 회로.
10. 각각 적어도 2가지 상태에서 사용할 수 있는 복수 개의 메모리 셀과;

    전원에 접속되고, (ⅰ)상기 복수 개의 메모리 셀 중에서 하나의 메모리 셀에 선택적으로 결합되어 상기 메모리 셀의 상태를 감지하며, (ⅱ)상기 감지된 상태에 의존하여 상기 전원에 비례하는 전기 소비를 갖는 전류 감지용 감지 증폭기와;

    상기 전원에 접속되고, 상기 전류 감지용 감지 증폭기가 (ⅰ)이 전류 감지용 감지 증폭기에 의해 감지된 상태에 의존함과 동시에 (ⅱ)상기 전원에 비례하는 전체 전기 소비의 상태 의존도를 감소시켜 동작하는 메모리 셀의 상태를 감지하는 경우에, 상기 전원에 비례하는 전기 소비를 갖는 소비 평형 회로

    를 포함하는 것을 특징으로 하는 집적 회로.
11. 제10항에 있어서, 상기 소비 평형 회로는 상기 전류 감지용 감지 증폭기에 의해 감지된 상태와 실질적으로 독립된 상기 전체 전기 소비를 제공하는 것인 집적 회로.
12. 제10항에 있어서, 상기 소비 평형 회로는 선택적으로 사용가능한 전류 소스 회로인 것인 집적 회로.
13. 제12항에 있어서, 상기 전류 감지용 감지 증폭기는 상기 메모리 셀의 상태를 감지함과 동시에 그 감지된 상태에 의존하는 신호를 생성하며,

    상기 소비 평형 회로는 상기 감지된 상태에 의존하는 전기 소비를 선택적으로 인에이블링하는 것에 응답하는 것인 집적 회로.
14. 청구항 제10항에 기재된 집적 회로를 포함하는 것을 특징으로 하는 스마트 카드.
15. 적어도 2개의 논리 레벨로 구별하기 위해 전류를 감지하기 위한 전류 감지 수단과;

    상기 전류 감지 수단에 의해 감지된 전류량에 따라 논리 레벨 검출 회로의 전기 소비의 의존도를 감소시키기 위한 수단

    을 포함하는 것을 특징으로 하는 논리 레벨 검출 회로.
16. 제15항에 있어서, 상기 전기 소비의 의존도를 감소시키기 위한 수단은 상기 전류 감지 수단에 의해 감지된 전류와 실질적으로 독립된 논리 레벨 검출 회로의 전기 소비를 제공하는 것인 논리 레벨 검출 회로.
17. 제15항에 있어서, 상기 전류 감지 수단은 전류 감지용 감지 증폭기인 것인 논리 레벨 검출 회로.
18. 제15항에 있어서, 상기 전기 소비의 의존도를 감소시키기 위한 수단은 상기 전류 감지 수단의 트랜지스터 수 미만의 적어도 3배인 트랜지스터 수를 갖는 것인 논리 레벨 검출 회로.
19. 제15항에 있어서, 상기 전기 소비의 의존도를 감소시키기 위한 수단은 상기 전류 감지 수단에 의해 점유되는 반도체 칩 면적 미만의 적어도 약 3배인 반도체 칩 면적을 점유하는 것인 논리 레벨 검출 회로.
20. 전력 버스와;

    상기 전력 버스에 결합된 데이터 종속 감지 증폭기와;

    상기 전력 버스에 접속되고, 상기 데이터 종속 감지 증폭기의 데이터 종속 전기 소비를 방해하는 전기 소비를 제공하도록 동작하며, 논리 레벨 검출에 대응하는 출력을 제공하는 판독 또는 감지 증폭기로서 동작하지 않는 데이터 종속 전기 소비 회로를 포함하고,

    상기 전력 버스 상의 논리 레벨 검출 회로의 전기 소비는 실질적으로 데이터와 독립되는 것을 특징으로 하는 논리 레벨 검출 회로.
21. 제20항에 있어서, 상기 데이터 종속 감지 증폭기는 전류 감지용 감지 증폭기인 것인 논리 레벨 검출 회로.
22. 제21항에 있어서, 상기 데이터 종속 전기 소비 회로는 선택적으로 사용가능한 전류 소스 회로인 것인 논리 레벨 검출 회로.
23. 제20항에 있어서, 상기 데이터 종속 전기 소비 회로는 상기 데이터 종속 감지 증폭기에 의해 점유되는 제2 칩 면적 미만의 적어도 약 5배인 칩 면적을 점유하는 것인 논리 레벨 검출 회로.