KR100230747B1

KR100230747B1 - 반도체 메모리장치의 저전력 감지증폭기(Low power sense amplifier in a semiconductor device)

Info

Publication number: KR100230747B1
Application number: KR1019960056262A
Authority: KR
Inventors: 최재승
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-11-22
Filing date: 1996-11-22
Publication date: 1999-11-15
Also published as: KR19980037503A; US5959919A

Abstract

본 발명은 데이터 감지구간동안만 인에이블되어 소비전력을 감소시킬 수 있는 반도체 메머리장치의 저전력 감지증폭기에 관한 것으로서, 제1 및 제2입력단을 통해 인가되는 제1 및 제2입력신호를 감지증폭하여 서로 다은 레벨의 제1 및 제2출력신호를 제1 및 제2출력단을 통해 출력하는 감지증폭부와, 감지증폭기 인에이블 신호에 의해 감지증폭부의 입력신호의 감지증폭전에 차아지시켜 주기 위한 차아지부와, 상기 감지증폭부가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 출력하면 감지증폭부를 디스에이블시키는 제어신호를 상기 감지증폭부로 출력하는 제어부를 포함한다.

Description

반도체 메모리장치의 저전력 감지증폭기

본 발명은 데이터 감지구간동안만 인에이블되어 소비전력을 감소시킬 수 있는 저전력 감지증폭기에 관한 것이다.

제1도는 종래의 감지증폭기의 회도도를 도시한 것이다. 제1도를 참조하면, 종래의 감지증폭기는 전류소오스로서의 역할을 하는 제1 및 제 2PMOS 트랜지스터(MP11, MP12)와, 입력단(IN11,IN12)으로 입력되는 신호를 감지증폭하여 소정의 출력신호를 제1 및 제2출력단(OUT11, OUT12)을 통해 출력하는 제1 및 제2NMOS 트랜지스터(MN11, MN12)와, 감지증폭기 인에이블시 상기 제1 및 제2NMOS 트랜지스터(MN11,MN12)를 인에이블시켜 주기 위한 제 3NMOS 트랜지스터(MN13)로 이루어졌다.

상기와 같은 종래의 감지증폭기는 감지증폭기 인에이블신호가 하이상태인 경우, 즉 데이터 센싱구간인 경우에는 하이상태의 감지증폭기 인에이블신호(SE)가 제 3NMOS 트랜지스터(MN13)의 게이트에 인가되어 턴온되므로, 제1 및 제2NMOS 트랜지스터(MN11, MN12)는 입력단(IN11, IN12)에 인가되는 입력신호를 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT11, OUT12)을 통해 출력하게 된다.

한편, 감지증폭기 인에이블신호(SE)가 로우상태인 경우, 즉 데이터 센싱구간이 아닌 경우에는, 제3NMOS 트랜지스터 (MN13)가 턴오프되어 제1 및 제2NMOS 트랜지스터 (MN11, MN12)는 감지증폭동작을 하지 않게 된다.

도2는 종래의 불휘발성 반도체 메모리소자의 감지증폭기의 회로도를 도시한 것이다. 제2의 감지증폭기는 등화신호 (/EQ)에 따라서 더미셀(21)이 연결되어 있는 더미라인(22)과 메모리셀(23)이 연결되어 있는 비트라인(24)을 프리차아지시켜 주기위한 프리차아지부(25)와, 더미라인(22)과 비트라인(24)의 전압을 감지증폭하여 제1 및 제2출력단 (OUT21, OUT22)을 통해 출력하기 위한 감지증폭부(26)로 이루어졌다.

프리차아지부(25)는 더미라인(22)을 프리차아지시켜주기 위한, 제1 내지 제3PMOS 트랜지스터 (MP21-MP23)로 구성된 제1프리차아지수단(25-1)과, 비트라인(24)을 프리차아지시켜 주기위한, 제4 내지 제6PMOS 트랜지스터 (MP24-MP26)로 구성된 제2프리차아지수단(25-2)으로 이루어졌다.

감지증폭부(26)는 제1도와 마찬가지로 전류원의 역할을 하는 제7 및 제8PMOS 트랜지스터 (MP27, MP28)와, 더미라인(23)과 비트라인(24)의 전압을 감지증폭하기 위한 제1 및 제2NMOS 트랜지스터(MN21,MN22)와, 감지증폭기 인에이블신호(SE)에 의해 상기 제1 및 제2NMOS 트랜지스터(MN21, MN22)를 구동시켜 주기위한 제3NMOS 트랜지스터(MN23)로 구성된다.

또한, 제2도의 감지증폭기는 등화신호(/EQ)에 의해 더미라인(22)과 비트라인(24)을 등화시켜 주기위한 제6NMOS 트랜지스터(MN26)와, 도면상에는 도시되지 않았으나 기준전압발생기로부터 인가되는 기준전압(Vref)에 의해 구동되어 더미라인(22)과 비트라인(24)의 전압을 감지증폭부(26)의 입력신호로서 제1 및 제2NMOS 트랜지스터(MN21, MN22)의 게이트에 각각 인가하기 위한 패스트랜지스터인 제4 및 제5NMOS 트랜지스터(MN24, MN25)를 더 포함한다.

상기한 바와같은 구조를 갖는 제2도의 감지증폭기는 데이터 감지구간이 아닌 경우에는 등화신호(/EQ)에 의해 프리차아지부(25)의 제1 및 제2프리차아지수단(25-1), (25-2)은 각각 더미라인(22)과 비트라인(24)을 프리차아지시켜 준다.

또한, 등화신호(EQ)에 의해 제6NMOS 트랜지스터(MN26)가 구동되어 더미라인(22)과 비트라인(24)은 동일전위로 등화되어진다.

이때, 로우상태의 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(26)의 제3NMOS 트랜지스터(MN23)가 턴오프되어 제1 및 제2NMOS 트랜지스터(MN21, MN22)는 감지동작을 수행하지 않는다.

한편, 데이터 감지구간인 경우에는 하이상태의 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(26)의 제3NMOS 트랜지스터(MN23)가 턴온되어 제1 및 제2NMOS 트랜지스터(MN21, MN22)는 게이트에 각각 인가되는 더미라인(22)과 비트라인(24)의 전압을 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT21, OUT22)을 통해 출력하게 된다.

제3도는 종래의 또다른 불휘발성 반도체 메모리장치의 감지증폭기의 회로도를 도시한 것이다.

제3도의 감지증폭기는 제2도의 감지증폭기와 유사한 구조를 갖는데, 더미라인(33)과 비트라인(34)을 각각 프리차아지시켜 주기위한, 제1 내지 제4PMOS 트랜지스터(MP31-MP34)의 제1프리차아지수단(35-1) 및 제5 내지 제8PMOS 트랜지스터(MP35-MP38)의 제2프리차아지수단(35-2)으로 구성된 프리차아지부(35)와, 더미라인(33)과 비트라인(34)의 전압을 감지증폭하기 위한 감지증폭부(36)로 이루어진다.

제3도의 감지증폭기에 있어서, 감지증폭부(36)는 2단의 감지증폭단(36-1)과 감지증폭단(36-2)으로 구성된다. 감지증폭부(36)의 제1감지증폭수(36-1)은 더미라인(33)과 비트라인(34)의 전압을 감지증폭하여 출력신호(SOUT31, SOUT32)를 출력하기 위한 제1NMOS 트랜지스터(MN31,MN32), 전류원의역할을 하는 제3 및 제4NMOS 트랜지스터(MN33, MN34)와, 감지증폭기 인에이블신호(SE)에 의해 상기 제3 및 제 4NMOS 트랜지스터(MN33, MN34)를 구동시켜 주기위한 제5NMOS 트랜지스터(MN35)로 구성된다.

그리고, 제1감지증폭단(36-1)은 출력단(SOUT31, SOUT32)의 전위를 동전위로 유지시켜주기 위한, 게이트에 감지증폭기 인에이블신호(SE)가 인가되는 제9PMOS 트랜지스터(MP39)를 더 포함한다.

제2감지증폭단(36-2)은 전류원의 역할을 하는 제10 및 제11PMOS 트랜지스터(MP40, MP41)와, 제1감지증폭단(36-1)의 출력신호(SOUT31, SOUT32)를 입력하여 감지증폭하기 위한 제6 및 제7NMOS 트랜지스터(MN36, MN37)와, 감지증폭기 인에이블신호(SE)에 의해 상기 제6 및 제7NMOS 트랜지스터(MN36, MN37)를 구동시켜 주기위한 제8NMOS 트랜지스터(MN38)로 구성된다.

또한, 제3도의 감지증폭기는 등화신호(/EQ)에 의해 더미라인(33)과 비트라인(34)을 등화시켜 주기위한 제9NMOS 트랜지스터(MN39)와, 도면상에는 도시되지 않았으나 기준전압발생기로부터 인가되는 기준전압(Vref)에 의해 구동되어 더미라인(33)과 비트라인(34)의 전압을 감지증폭부(36)의 입력신호로서 제1 및 제2NMOS 트랜지스터(MN31, MN32)의 게이트에 각각 인가하기 위한 패스트랜지스터인 제10 및 제11NMOS 트랜지스터 (MN40, MN41)를 더 포함한다.

제3도의 감지증폭기의 동작도 제2도의 감지증폭기와 동일하다. 제3도의 감지증폭기는 더미라인(33)과 비트라인(34)의 전압을 감지증폭부(36)의 제1감지증폭단(36-1)을 통해 감지증폭한 다음, 제1감지증폭단(36-1)의 출력신호(SOUT31, SOUT32)을 제2감지증폭단(36-2)을 통해 다시증폭하여 서로 다른 레벨의 최종 출력신호를 제1 및 제2출력단(OUT31, OUT32)을 통해 출력한다.

상기와 같은 감지증폭기는 더미라인(33)과 비트라인(34)의 전압을 2단증폭함으로써 감지마진(SENSING MARGIN)을 향상시킬 수 있다.

도1 내지 도3의 감지증폭기는 하이레벨의 감지증폭기 인에이블신호가 인가되었을 경우에는 감지증폭부가 구동되어 입력데이타를 감지증폭하고 감지증폭된 신호를 출력하며,데이터감지후 디스에이블시키기 위해서는 하이상태의 감지증폭기 인에이블신호가 인가 후 소정시간이 경과하면 로우상태의 감지증폭기 인에이블신호를 인가하여 감지증폭부를 디스에이블시켜 주어야 한다.

이러한 감지증폭기가 데이터를 감지하기 위해서는 충분한 데이터 감지시간이 제공되어야 하며, 이를 위해서는 감지증폭기 인에이블신호의 펄스폭을 충분히 크게 해주어야 한다.

그러나, 감지증폭기 인에이블신호의 펄스폭이 증가하는 만큼 전류가 많이 흐르게 되고, 이는 동일 칩내에서 각각의 감지증폭기 인에이블신호를 충분히 길게 인가하여 주는 것은 상당히 큰 소비전류가 흐르게 되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서,감지증폭기 인에이블신호 인가시 데이터 감지구간동안만 인에이블되고 데이터 감지구간이 종료되면 자동으로 디스에이블되어 소비전류를 감소시킬 수 있는 감지증폭기를 제공하는 데 그 목적이 있다.

도1은 종래의 반도체 메모리장치의 감지증폭기의 회로도.

도2는 종래의 불휘발성 반도체 메모리장치의 감지증폭기의 회로도.

도3은 종래의 다른 불휘발성 반도체 메모리장치의 감지증폭기의 회로도.

도4는 본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기의 블럭도.

도5는 본 발명의 제1실시예에 따른 반도체 메모리장치의 감지증폭기의 상세 회로도.

도6은 본 발명의 제2실시예에 따른 반도체 메모리장치의 감지증폭기의 상세 회로도.

도7은 본 발명의 제3실시예에 따른 반도체 메모리장치의 감지증폭기의 상세 회로도.

도8은 본 발명의 제 4 실시예에 따른 반도체 메모리장치의 감지증폭기의 상세 회로도.

도9a와 도9b는 본 발명의 실시예에 따른 감지증폭기와 종래의 감지증폭기의 전압특성도.

도10a와 도10b는 본 발명의 실시예에 따른 감지증폭기와 종래의 감지증폭기의 출력특성도.

도11a와 도11b는 본 발명의 제1 및 제3실시예에 따른 감지증폭기와 종래의 감지증폭기의 전류특성도.

도12a와 도12b는 본 발명의 제2 및 제4실시예에 따른 감지증폭기와 종래의 감지증폭기의 전류특성도.

* 도면의 주요부분에 대한 부호의 설명

51 : 감지증폭부 51-1, 51-2 : 제1 및 제2감지증폭단

52 : 차아지부 53 : 제어부

54 : 프리차아지부 GA51, GA61, GA71, GA81 : 반전 게이트

GA52, GA62, GA72, GA82 : 낸드 게이트

GA53, GA63, GA73, GA83 : 노아 게이트

GA54 : 2- 입력 익스클루시브 오아 게이트

GA55 : 3- 입력 익스클루시브 오아 게이트

MN51-MN53, MN61-MN68, MN71-MN73, MN81-MN91 : NMOS 트랜지스터

MN51-MP54, MP61-MP64, MP71-MP79, MP81-MP90 : PMOS 트랜지스터

상기 목적을 달성하기 위하여, 본 발명의 감지증폭기는 제1 및 제2입력단을 통해 인가되는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 제1 및 제2출력단을 통해 출력하는 감지증폭부와, 감지증폭부 인에이블신호에 의해 감지증폭부의 입력신호의 감지증폭전에 차아지시켜 주기위한 차아지부와, 상기 감지증폭부가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 출력할때 상기 감지증폭부를 디스에이블시키는 제어신호를 상기 감지증폭부를 출력하는 제어부를 포함하는 것을 특징으로 한다.

상기 감지증폭부는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수단으로 전류를 공급하기 위한 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 한다.

상기 차아지부는 제1출력단을 전원전압으로 차아지시켜주기 위한, 감지증폭기 인에이블신호가 게이트에 인가되는 PMOS 트랜지스터로 구성된 제1차아지수단과, 제2출력단을 전원전압으로 차아지시켜주기 위한, 감지증폭기 인에이블신호가 게이트에 인가되는 PMOS 트랜지스터로 구성된 제2차아지수단으로 이루어지는 것을 특징으로 한다.

상기 제어부는 상기 감지증폭기 인에이블신호를 반전시켜 주기위한 반전수단과, 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하여 상기 감지증폭부의 데이타 감지동작이 완료되었는가를 검출하는 검출수단과, 상기 반전수단을 통해 반전된 감지증폭기 인에이블신호와 검출수단의 출력신호를 입력하여 상기 감지증폭부로 제어신호를 발생하는 제어신호 발생수단으로 이루어지는 것을 특징으로 한다.

상기 제어부의 반전수단은 감지증폭기 인에이블신호를 입력하여 반전된 감지증폭기 인에이블신호를 출력하는 반전 게이트로 구성되고, 검출수단은 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하고, 감지증폭부의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할 때 검출신호로서 하이상태의 신호를 출력하는 낸드 게이트로 구성되며, 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호를 입력하여 감지증폭부의 데이타 감지구간이 완료되면 상기 감지증폭부를 디스에이블시켜 주기 위한 제어신호를 발생하는 노아게이트로 구성되는 것을 특징으로 한다.

상기 제어부의 검출수단을 2입력 익스클루시브 오아 게이트가 구현할 수도 있으며, 제어부의 검출수단과 제어신호 발생수단을 하나의 3-입력 익스클루시브 오아 게이트로 구현할 수도 있다.

상기 감지증폭부는 제1 및 제2입력단에 인가되는 입력신호를 감지증폭하여 소정의 제1 및 제2출력신호를 출력하는 제1감지증폭단과, 상기 제1감지증폭단의 출력신호를 감지증폭하여 제1 및 제2출력단을 통해 제1 및 제2최종출력신호를 출력하기 위한 제2감지증폭단으로 이루어지는 것을 특징으로 한다.

[실시예]

이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도4는 본 발명의 실시예에 따른 감지증폭기의 블록도를 도시한 것이다. 본 발명의 실시예에 따른 감지증폭기는 제1 및 제2입력단(IN1, IN2)에 인가되는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 제1 및 제2출력단(OUT1, OUT2)을 통해 출력하는 감지증폭부(51)와, 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(51)의 입력신호의 감지증폭전에 출력단(OUT1, OUT2)을 동일한 일전전압으로 차아지시켜 주기위한 차아지부(52)와, 상기 감지증폭부(51)가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT1,OUT2)을 통해 출력할때 감지증폭부(51)를 디스에이블시키는 제어신호(CS)를 출력하는 제어부(53)로 이루어졌다.

상기한 바와같은 구성을 갖는 본 발명의 실시예에 따른 감지증폭기는 로우상태의 감지증폭기 인에이블신호(SE)가 인가되는 경우에는, 즉 데이터 비감지구간동안에는, 차아지부(52)가 동작하여 감지증폭부(51)의 제1 및 제2출력단(OUT1, OUT2)를 전원전압으로 차아지시켜준다.

이때, 로우상태의 감지증폭기 인에이블신호(SE)가 제어부(53)에 인가되어 제어부(53)는 감지증폭부(51)를 디스에이블시켜주기 위한 제어신호(CS)를 출력하므로, 감지증폭부(51)는 감지증폭동작을 수행하지 않는다.

한편, 하이상태의 감지증폭기 인에이블신호(SE)가 인가되는 경우에는, 감지증폭부(51)는 제1 및 제2입력단(IN1, IN2)에 인가되는 입력신호를 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT1, OUT2)을 통해 출력한다.

제어부(53)는 서로 다른 레벨의 감지증폭부(51)의 출력신호(OUT1,OUT2)와 하이상태의 감지증폭기 인에이블신호(SE)를 입력하여 감지증폭부(51)를 디스에이블시켜 주기위한 제어신호(CS)를 출력한다.

그러므로, 감지증폭기의 감지증폭부(51)는 하이상태의 감지증폭기 인에이블신호(SE)가 인가된 상태에서 데이터의 감지동작이 완료되면, 제어부(53)에서 출력되는 제어신호(CS)에 의해 감지증폭부(51)는 디스에이블된다.

따라서, 본 발명의 실시예에 따른 감지증폭기는 감지증폭기 인에이블신호가 하이상태이더라도 데이터의 감지증폭동작이 완료되면 제어부(53)를 통해 감지증폭부(51)를 자동으로 디스에이블시켜 준다. 이에따라 종래의 하이상태의 감지증폭기 인에이블신호(SE)가 인가되는 동안 계속해서 감지증폭부에 비하여 전류소비를 감소시킬 수 있다.

도5a는 본 발명의 제1실시예에 따른 감지증폭기의 상세회로도를 도시한 것이다. 도5a를 참조하면, 제1실시예에 따른 감지증폭기는 제1 및 제2입력단(IN51, IN52)을 통해 입력되는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT51,OUT52)을 통해 출력하는 감지증폭부(51)와, 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(51)의 입력신호의 감지증폭전에 출력단(OUT51, OUT52)을 동일한 전원전압으로 차아지시켜 주기위한 차아지부(52)와, 감지증폭기 인에이블신호(SE)가 인가되는 동안 상기 감지증폭부(51)가 입력신호를 감지하여 서로 다른 레벨의 출력신호(OUT51, OUT52)를 출력할때 감지증폭부(51)를 디스에이블시키는 제어신호를 출력하는 제어부(53)로 이루어졌다.

감지증폭부(51)는 게이트에 각각 인가되는 제1 및 제2입력단(IN51, IN52)에 인가되는 입력신호를 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT51, OUT52)을 통해 출력하기 위한 감지증폭용 제1 및 제2 NMOS 트랜지스터(MN51, MN52)와, 제1 및 제2NMOS 트랜지스터(MN51, MN52)에 전류를 공급하는 전류원 역할을 하는 제1 및 제2 PMOS 트랜지스터(MP51, MP52)와, 게이트에 인가되는 상기 제어부(53)의 제어신호(CS)에 의해 상기 제1 및 제2NMOS 트랜지스터(MN51, MN52)를 인에이블시켜 주기위한 인에이블수단으로서의 역할을 하는 제3NMOS 트랜지스터(MN53)로 이루어졌다.

차아지부(52)는 게이트에 인가되는 감지증폭기 인에이블신호(SE)에 의해 구동되어 출력단(OUT51, OUT52)의 전위를 전원전압(Vcc)으로 충전시켜 주기위한 제3 및 제4NMOS 트랜지스터(MP53, MP54)로 이루어졌다.

제어부(53)는 상기 감지증폭기 인에이블신호(SE)를 반전시켜 주기위한 반전수단과, 상기 감지증폭부(51)로부터 제1 및 제2출력단(OUT51, OUT52)을 통해 출력되는 출력신호를 입력하여 상기 감지증폭부(51)의 데이타 감지동작이 완료되었는가를 검출하는 검출수단과, 상기 반전수단을 통해 반전된 감지증폭기 인에이블신호(SEB)와 검출수단의 출력신호를 입력하여 제어신호(CS)를 발생하는 제어신호 발생수단으로 이루어졌다.

제어부(53)의 반전수단은 감지증폭기 인에이블신호(SE)를 입력으로 하는 반전 게이트(GA51)로 구성되고, 검출수단은 상기 감지증폭부(51)로부터 제1 및 제2출력단(OUT51, OUT52)을 통해 출력되는 출력신호를 입력하고, 감지증폭부(51)의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할때 검출신호로서 하이상태의 신호를 출력하는 낸드 게이트(GA52)와, 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호(SEB)를 입력하여 감지증폭부(51)의 데이타 감지구간이 완료되면 감지증폭부(51)를 디스에이블시켜 주기위한 제어신호(CS)를 발생하는 노아게이트(GA53)로 구성된다.

상기한 바와같은 구성을 갖는 본 발명의 제1 실시예에 따른 감지증폭기의 동작을 설명하면 다음과 같다.

먼저, 감지증폭기 인에이블신호(SE)가 로우상태로 되어 감지증폭기가 디스에이블되는 구간에서는, 로우상태의 감지증폭기 인에이블신호(SE)가 차아지부(52)의 제3 및 제4PMOS 트랜지스터(MP53, MP54)가 턴온되어 감지증폭기의 제1 및 제2출력단(OUT51, OUT52)는 전원전압(Vcc)으로 충전되어 하이상태로 된다.

한편, 제어부(53)의 반전게이트(GA51)는 로우상태의 감지증폭기 인에이블신호(SE)를 반전시켜 하이상태의 감지증폭기 인에이블신호(SEB)를 노아 게이트(GA53)의 일입력으로 인가하고, 이에 따라 제어부(53)는 로우상태의 제어신호(CS)를 감지증폭부(51)로 출력한다.

따라서, 감지증폭기의 디스에이블구간에서는 감지증폭부(51)의 제3NMOS 트랜지스터(MN53)는 턴오프되어 제1 및 제2NMOS 트랜지스터(MN51, MN52)는 구동되지 않으며, 제1 및 제2출력단(OUT51, OUT52)은 차아지부(52)에 의해 하이상태를 유지하게 된다.

한편, 하이상태의 감지증폭기 인에이블신호(SE)가 인가되어 감지증폭기가 인에이블되는 경우에는, 하이상태의 감지증폭기 인에이블신호(SE)가 제어부(53)의 반전 게이트(GA51)를 통해 로우상태로 반전되어 노아 게이트(GA53)의 일입력으로 인가되고, 낸드 게이트(GA52)는 제1 및 제2 출력단(OUT51, OUT52)으로부터 인가되는 하이상태의 신호를 입력하여 로우상태의 신호를 노아게이트(GA53)의 타입력으로 인가된다.

따라서, 노아 게이트(GA53)의 출력은 하이상태가 되어 제어부(53)는 감지증폭부(51)의 제3NMOS 트랜지스터(MN53)로 하이상태의 제어신호(CS)를 출력한다. 감지증폭부(51)의 제3NMOS 트랜지스터(MN53)는 하이상태의 제어신호(CS)에 의해 턴온되어 제1 및 제2NMOS 트랜지스터(MN51, MN52)는 입력단(IN51, IN52)에 인가되는 입력신호를 감지증폭하여 서로 다른 레벨의 출력신호를 제1 및 제2출력단(OUT51, OUT52)으로 출력하게 된다.

감지증폭부(51)가 데이타를 감지하여 서로 다른 레벨의 출력신호를 출력하는 데이타의 감지동작이 완료되며, 제어부(53)의 낸드게이트(GA53)의 출력은 서로 다른 레벨의 출력신호에 의해 하이상태의 신호를 출력하고, 이에 따라 노아게이트(GA53)는 로우상태의 제어신호(CS)를 감지증폭부(51)로 인가한다.

제어부(51)로부터 인가되는 로우상태의 제어신호(CS)에 의해 제3NMOS 트랜지스터(MN53)가 턴오프되어 감지증폭부(51)는 데이타의 감지동작을 종료하게 된다.

이와같이, 감지증폭기 인에이블신호(SE)가 하이상태구간에서도, 제어부(53)의 낸드게이트(GA52)를 통한 데이타감지동작의 완료를 검출하여, 데이타의 감지동작이 완료되면 자동으로 제어신호(CS)를 출력하여 감지증폭부(51)의 데이타 감지동작을 디스에이블시키게 되므로, 더이상 데이타 감지동작은 수행되지 않는다.

이에 따라, 본 발명의 실시예에 따른 감지증폭기는 감지증폭기 인에이블신호(SE)의 하이상태를 계속 유지하고 있지만, 데이타의 감지동작이 완료되면 제어부(53)에 의해 자동적으로 디스에이블됨으로써, 데이타의 감지에 필요한 최소한의 전류의 소비를 감소시킬 수 있다.

도5b와 도5c는 도5a의 감지증폭기에 있어서, 제어부(53)의 다른 예를 도시한 것이다.

도5b의 제어부(53)는 제1 및 제2출력단(OUT51, OUT52)을 통해 출력되는 신호를 입력하여 데이타 감지동작의 완료를 검출하는 검출수단을 낸드 게이트(GA52) 대신에 2-입력 익스클루시브 노아 게이트 (GA54)로 구현한 것이다.

도5c의 제어부(53)는 제1 및 제2출력단(OUT51, OUT52)을 통해 출력되는 신호를 입력하여 데이타 감지동작의 완료를 검출하는 검출수단과 검출결과에 따라 제어신호를 발생하는 제어신호발생수단인 낸드 게이트(GA52)와 노아 게이트(GA53)를 하나의 3-입력 익스클루시브 노아게이트(GA55)로 구현한 것이다.

도6은 본 발명의 제2실시예에 따른 반도체 메모리장치의 감지증폭기의 상세회로도를 도시한 것이다.

제2실시예에 따른 반도체 메모리장치의 감지증폭기는 제1실시예와 마찬가지로 감지증폭부(51), 차아지부(52) 및 제어부(53)로 이루어졌으며, 차아지부(52)와 제어부(53)의 구성은 제1실시예에 따른 감지증폭기에서의 구성과 동일하다.

한편, 감지증폭부(51)는 제1 및 제2입력단(IN61, IN62)에 인가되는 입력신호를 감지증폭하여 소정의 출력신호(SOUT61, SOUT62)를 출력하는 제1감지증폭단(51-1)과, 상기 제1감지증폭단(51-1)의 출력신호(SOUT61, SOUT62)를 감지증폭하여 제1 및 제2출력단(OUT61, OUT62)을 통해 최종 출력신호를 출력하기 위한 제2감지증폭단(52-2)의 2단 증폭기로 구성된다.

제1감지증폭단(51-1)은 게이트에 각각 인가되는 제1입력신호(IN61, IN62)를 감지증폭하여 소정의 출력신호(SOUT61, SOUT62)를 출력하기 위한 감지증폭용 제1 및 제2NMOS 트랜지스터(MN61, MN62)와, 제1 및 제2NMOS 트랜지스터(MN61, MN62)의 전류원 역할을 하는 제3 및 제4NMOS 트랜지스터(MN63, MN64)와, 게이트에 인가되는 상기 제어부(53)의 제어신호(CS)에 의해 상기 제3 및 제4NMOS 트랜지스터(MN63, MN64)를 구동시켜 주기위한 제5NMOS 트랜지스터(MN65)로 이루어졌다.

제2감지증폭단(51-2)은 게이트에 각각 인가되는 상기 제1감지증폭단(51-1)의 출력신호(SOUT61, SOUT62)를 감지증폭하여 출력단(OUT61, OUT62)으로 최종 출력신호를 출력하는 감지증폭용 제6 및 제 7NMOS 트랜지스터(MN66, MN67)와, 제6 및 제7NMOS 트랜지스터(MN66, MN67)의 전류원 역할을 하는 제1 및 제 2PMOS 트랜지스터(MP61, MP62)와, 게이트에 인가되는 상기 제어부(53)의 제어신호(CS)에 의해 상기 제6 및 제7NMOS 트랜지스터(MN66, MN67)의 전류원 역할을 하는 제1 및 제2PMOS 트랜지스터 (MP61, MP62)와, 게이트에 인가되는 상기 제어부(53)의 제어신호(CS)에 의해 상기 제6 및 제7NMOS 트랜지스터 (MN66, MN67)를 인에이블시켜 주기 위한 인에이블수단으로서의 역할을 하는 제8NMOS 트랜지스터 (MN68)로 이루어졌다.

상기한 바와같은 구성을 갖는 제2실시예에 따른 감지증폭기는 로우상태의 감지증폭기 인에이블신호(SE)가 인가되는 경우에는 제어부(53)의 노아 게이트(GA63)를 통해 로우상태의 제어신호(CS)가 감지증폭부(51)로 출력된다.

따라서, 감지증폭부(51)의 제1 및 제2감지증폭단(51-1), (51-2)의 인에이블 수단인 NMOS 트랜지스터 (MN65, MN68)가 모두 턴오프되어 감지증폭부는 디스에이블된다.

한편, 하이상태의 감지증폭기 인에이블신호(SE)가 인가되는 경우에는 제어부(53)의 노아 게이트(GA53)를 통해 하이상태의 제어신호(CS)가 감지증폭부(51)로 출력된다.

감지증폭부(51)의 제1 및 제2감지증폭단(51-1), (51-2)의 NMOS 트랜지스터(MN65, MN68)가 모두 턴온되고, 이에 따라 제1감지증폭단(51-1)은 제1 및 제2입력단(IN61, IN62)으로 인가되는 입력신호를 감지증폭하여 소정의 출력신호(SOUT61, SOUT62)를 출력한다. 이어서, 감지증폭부(51)의 제2감지증폭단(51-2)의 상기 제1감지증폭단(51-1)의 출력신호(SOUT61, SOUT62)를 감지증폭하여 서로 다른 레벨의 최종출력신호(OUT61,OUT62)를 출력한다.

감지증폭부(51)가 상기와 같이 하이상태의 감지증폭기 인에이블신호(SE)가 인가되어 데이타 감지동작을 완료하면, 제어부(53)의 낸드게이트(GA63)는 하이상태의 데이타 감지동작 완료 검출신호를 출력하여 노아 게이트(GA53)는 로우상태의 제어신호(CS)를 감지증폭부(51)에 출력함으로써, 감지증폭부(51)는 감지증폭기 인에이블신호의 하이상태 구간에서 데이타 감지동작이 완료되면 자동으로 디스에이블된다.

제2실시예에 따른 감지증폭기에서도 마찬가지로 도5b와 도5c에 도시된 바와 마찬가지로 제어부(53)를 다르게 구현할 수 있다.

도7은 본 발명의 제3실시예에 따른 감지증폭기의 상세 회로도를 도시한 것이다. 도7은 참조하면, 제3실시예에 따른 감지증폭기는 더미라인(73)과 비트라인(74)의 전압을 제1 및 제2입력신호(IN71,IN72)로서 입력하여 감지증폭하여 출력단(OUT71, OUT72)을 통해 출력신호를 출력하기 위한 감지증폭부(51)와, 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(51)의 입력신호의 감지증폭전에 출력단(OUT71, OUT72)을 동일전위로 차아지시켜 주기위한 차아지부(52)와, 감지증폭기 인에이블신호(SE)가 인가되는 동안 상기 감지증폭부(51)가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 출력단(OUT71, OUT72)을 통해 출력할 때 감지증폭부(51)를 디스에이블시키는 제어신호를 출력하는 제어부(53)로 이루어졌다.

상기 감지증폭부(51), 차아지부(51) 및 제어부(53)의 구성은 제1 및 제2실시예에서의 구성과 동일하다.

또한, 제3실시예에 따른 감지증폭기는 더미라인(73)과 비트라인(74)을 각각 프리차아지시켜 주기위한, PMOS 트랜지스터(MP75-MP77)으로 구성된 제1프리차아지수단(54-1)과 PMOS 트랜지스터(MP78-MP80)로 구성된 제2프리차아지수단(54-2)으로 이루어진 프리차아지부(54)를 더 포함한다.

또한, 제3실시예에 따른 감지증폭기는 등화신호(EQ)에 의해 더미라인(73)과 비트라인(74)을 등화시켜 주기위한 NMOS 트랜지스터(MN74)와, 도면상에는 도시되지 않았으나 기준전압발생기로부터 인가되는 기준전압(Verf)에 의해 구동되어 더미라인(73)과 비트라인(74)의 전압을 입력신호로서 감지증폭부(51)의 NMOS 트랜지스터 (MN71, MN72)의 게이트에 각각 인가하기 위한 패스트랜지스터인 NMOS 트랜지스터(MN74, MN75)를 더 포함한다.

상기한 바와 같은 구성을 갖는 제3실시예에 따른 감지증폭기는 로우상태의 감지증폭기 인에이블신호(SE)가 인가될때, 등화신호(/EQ)에 의해 프리차아지부(54)에 의해 더미라인(73)과 비트라인(74)이 일정전압으로 프리차아지되고, 차아지부(52)는 로우상태의 감지증폭기 인에이블신호(SE)에 의해 출력단(OUT71, OUT72)의 노드를 전원전압(Vcc)의 하이상태로 차아지시켜 준다.

따라서, 제어부(53)는 노아 게이트(GA73)를 통해 로우상태의 제어신호(CS)를 출력하여 감지증폭부(51)를 디스에이블시켜 준다.

한편, 하이상태의 감지증폭기 인에이블신호(SE)가 인가되면, 제어부(53)는 노아 게이트(53)를 통해 하이상태의 제어신호(CS)를 출력하여 감지증폭부(51)를 인에이블시켜준다.

따라서, 감지증폭부(51)는 입력신호(IN71, IN72)로서 인가되는 더미라인(73)과비트라인(74)의 전압을 감지증폭하여 제1 및 제2출력단(OUT71, OUT72)을 통해 서로 다른 레벨의 출력신호를 출력한다.

하이상태의 감지증폭기 인에이블신호(SE)에 의해 감지증폭부(51)가 데이터의 감지동작을 완료하면, 서로 다른 레벨의 출력신호를 두 입력으로 하는 제어부(53)의 낸드 게이트(GA72)의 출력이 하이상태로 되어 노아 게이트(GA73)를 통해 감지증폭부(51)를 디스에이블시켜 주기 위한 로우상태의 제어신호(CS)를 감지증폭부(51)로 출력하여 데이터 감지동작은 종료된다.

제3실시예에 따른 감지증폭기에서도 마찬가지로 도5b와 도5c에 도시된 바와 마찬가지로 제어부(53)를 다르게 구현할 수 있다.

도8은 본 발명의 제4실시예에 따른 반도체 메모리장치의 감지증폭기의 상세 회로도를 도시한 것이다.

제4실시예에 따른 감지증폭기는 제3실시예와 마찬가지로 감지증폭부(51), 차아지부(52), 제어부(53) 및 프리차아지부(54)등으로 이루어졌으며, 차아지부(52)와 제어부(53), 프리차아지부(54)의 구성은 제3실시예에 따른 감지증폭기에서의 구성과 동일하다.

제4실시예에 따른 감지증폭기에 있어서, 감지증폭부(51)는 2단의 감지증폭단(51-1)과 감지증폭수단(51-2)으로 구성되는데, 그의 구성은 제2실시예에서의 감지증폭부(51)의 구성과 동일하다.

제4실시예에 따른 감지증폭기의 동작은 상기의 실시예에 따른 감지증폭기의 동작과 마찬가지로, 데이터의 감지동작이 완료되면 감지증폭부(51)를 디스에이블시켜 주기위한 제어신호(CS)를 발생하여 전류소비를 감소시킨다.

제4실시예에 따른 감지증폭기에서도 마찬가지로 도5b와 도5c에 도시된 바와 마찬가지로 제어부(53)를 다르게 구현할 수 있다.

도9a와 도9b는 본 발명의 실시예에 따른 감지증폭기와 종래의 감지증폭기의 전압특성도로서, 종래의 감지증폭기는 감지증폭기 인에이블신호의 하이상태구간 동안의 데이터 감지동작을 수행함에 반하여, 본 발명의 감지증폭기는 감지증폭기 인에이블신호가 하이상태구간이라도 제어부(53)의 제어에 의해 데이터감지구간인 "A"구간동안만 감지증폭부가 인에이블되어 데이터 감지동작을 수행한다.

도10a와 도10b는 본 발명의 실시예에 따른 감지증폭기와 종래의 감지증폭기의 출력특성도로서, 본 발명의 감지증폭기는 감지증폭기 인에이블신호가 하이상태구간이라도 서로 다른 레벨의 신호가 출력되면 제어부(53)의 제어에 의해 감지증폭부가 디스에이블된다. 즉, 감지증폭부는 데이터감지구간인 "A" 구간동안만 인에이블되어 데이터 감지동작을 수행함을 알 수 있다.

하기의 (표1)은 본 발명의 감지증폭기의 전류에 대한 것이고, (표2)는 종래의 감지증폭기의 전류에 대한 것이다. (표1)과 (표2)는 각각 감지증폭부가 1단의 증폭단으로 구성되었을 경우의 전류 테이블이다.

[표1]

[표2]

도11a와 도11b는 본 발명의 종래의 감지증폭기에 있어서, 감지증폭부의 인에이블수단인 NMOS 트랜지스터 MN53과 MN13을 통해 흐르는 전류특성도를 도시한 것이다.

상기의 (표1)과 (표2) 및 도11a와 도11b를 비교하여 보면, 본 발명의 감지증폭기는 제어부가 추가되더라도 종래의 감지증폭기에 비하여 상당한 전류의 소비를 감소시키는 것을 알 수 있다.

하기의 (표3)은 본 발명의 감지증폭기의 전류에 대한 것이고, (표4)는 종래의 감지증폭기의 전류에 대한 것으로서, 감지증폭부가 각각 2단의 증폭단으로 구성되었을 경우의 전류 테이블이다.

[표 3]

[표 4]

도12a와 도12b는 본 발명의 실시예에 따른 감지증폭기와 종래의 감지증폭기의 전류특성도로서, 감지증폭기가 2단의 감지증폭단으로 구성된 경우의 특성도이다.

상기의 (표3)과 (표4) 및 도12a와 도12b를 비교하여 보면, 감지증폭기가 2단의 감지증폭단으로 구성된 경우에도, 본 발명의 감지증폭기가 종래의 감지증폭기에 비하여 상당한 전류의 소비를 감소시키는 것을 알 수 있다.

상기의 결과에 따르면, 본 발명의 감지증폭기는 감지증폭기 인에이블신호가 하이상태구간이라도 데이터 감지구간동안만 감지증폭부를 인에이블시켜 주고, 데이터 감지동작이 완료되면 감지증폭부를 디스에이블시켜 준다. 따라서, 종래의 감지증폭기가 감지증폭기 인에이블신호의 하이상태구간동안 계속하여 전류가 흐름에 반하여, 본 발명의 감지증폭기는 데이터 감지구간만 전류가 흐르게 되므로, 전류의 소비를 현저히 감소시킬 수 있다.

Claims

제1 및 제2입력단에 인가되는 신호를 감지증폭하여 제1 및 제2출력단을 통해 서로 다른 레벨의 출력신호를 출력하는 반도체 메모리장치의 감지증폭기에 있어서, 제1및 제2입력단을 통해 인가되는 입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 제1 및 제2출력단을 통해 출력하는 감지증폭부와, 감지증폭기 인에이블신호에 의해 감지증폭부의 입력신호의 감지증폭전에 차아지시켜 주기위한 차아지부와, 상기 감지증폭부가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 출력할 때 감지증폭부를 디스에이블시키는 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1항에 있어서, 상기 감지증폭부는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수단으로 전류를 공급하기 위한 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제2항에 있어서, 상기 감지증폭부의 상기 감지증폭수단은 게이트에 제1입력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제1 출력신호를 출력하는 제1NMOS 트랜지스터와, 게이트에 제2 입력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제2출력신호를 출력하는 제2NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제2항에 있어서, 상기 감지증폭부의 상기 전류원은 게이트에 제2출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제1PMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제2항에 있어서, 상기 감지증폭부의 상기 인에이블수단은 상기 제어부로부터 제어신호가 인가되고, 드레인은 상기 감지증폭수단에 연결되며, 소오스가 접지된 제3NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1항에 있어서, 상기 차아지부는 제1출력단을 전원전압으로 차아지시켜주기 위한 제1차아지수단과, 제2출력단을 전원전압으로 차아지시켜주기 위한 제2차아지수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제6항에 있어서, 상기 차아지부의 제1차아지수단은 게이트에 상기 감지증폭기 인에이블신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 제1출력단에 연결되는 제3PMOS 트랜지스터로 구성되고, 제2차아지수단은 게이트에 상기 감지증폭기 인에이블신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 제2출력단에 연결되는 제4PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1항에 있어서, 상기 제어부는 상기 감지증폭기 인에이블신호를 반전시켜 주기위한 반전수단과, 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하여 상기 감지증폭부의 데이타 감지동작이 완료되었는가를 검출하는 검출수단과, 상기 반전수단을 통해 반전된 감지증폭기 인에이블신호와 검출수단의 출력신호를 입력하여 상기 감지증폭부로 제어신호를 발생하는 제어신호 발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제8항에 있어서, 제어부의 반전수단은 감지증폭기 인에이블신호를 입력하여 반전된 감지증폭기 인에이블신호를 출력하는 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제8항에 있어서, 제어부의 검출수단은 상기 감지증폭부로 부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하고,감지증폭부의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할때 검출신호로서 하이상태의 신호를 출력하는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제8항에 있어서, 제어부의 검출수단은 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하고, 감지증폭부의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할 때 검출신호로서 하이상태의 신호를 출력하는 2-입력 익스클루시브 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제8항에 있어서, 제어부의 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호를 입력하여 감지증폭부의 데이타 감지구간이 완료되면 상기 감지증폭부를 디스에이블시켜 주기위한 제어신호를 발생하는 노아게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1항에 있어서, 상기 제어부는 상기 감지증폭기 인에이블신호를 반전시켜 주기위한 반전수단과, 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호와 반전수단을 통해 반전된 감지증폭기 인에이블신호를 입력하여 상기 감지증폭부의 데이타 감지동작이 완료되었는가를 검출하여 상기 감지증폭부로 제어신호를 발생하는 제어신호 발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제13항에 있어서, 제어부의 반전수단은 감지증폭기 인에이블신호를 입력하여 반전된 감지증폭기 인에이블신호를 출력하는 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제13항에 있어서, 제어부의 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호를 입력하여 감지증폭부의 데이타 감지구간이 완료되면 상기 감지증폭부를 디스에이블시켜 주기위한 제어신호를 발생하는 3-입력 익스클루시브 노아게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1항에 있어서, 상기 감지증폭부는 제1 및 제2입력단에 인가되는 입력신호를 감지증폭하여 소정의 제1 및 제2출력신호를 출력하는 제1감지증폭단과, 상기 제1감지증폭단의 출력신호를 감지증폭하여 제1 및 제2출력단을 통해 제1 및 제2최종출력신호를 출력하기 위한 제2감지증폭단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제16항에 있어서, 상기 감지증폭부의 제1감지증폭단은 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수의 전류 공급용 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제17항에 있어서, 상기 제1감지증폭단의 감지증폭수단은 게이트에 제1입력신호가 인가되고, 상기 전원전압이 드레인에 인가되고, 상기 전류원에 연결되는 소오스로 제2출력신호를 출력하는 제2NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제17항에 있어서, 상기 제1감지증폭단의 상기 전류원은 게이트에 제2출력신호가 인가되고, 드레인이 상기 제1감지증폭수단에 연결되며, 소오스는 상기 인에이블수단에 연결되는 제3NMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 드레인이 상기 제1감지증폭수단에 연결되며, 소오스는 상기 인에이블수단에 연결되는 제4NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제17항에 있어서, 상기 제1감지증폭단의 상기 인에이블수단은 상기 제어부로 부터 제어신호가 인가되고, 드레인은 상기 전류원에 연결되며, 소오스가 접지된 제5NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제16항에 있어서, 상기 감지증폭부의 제2감지증폭단은 상기 제1감지증폭단은 제1 및 제2출력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2최종출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수단의 전류 공급용 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기 위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제21항에 있어서, 상기 제2감지증폭단의 감지증폭수단은 게이트에 상기 제1감지증폭단의 제1출력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제1최종출력신호를 출력하는 제6NMOS 트랜지스터와, 게이트에 상기 제1감지증폭단의 제2출력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제2최종출력신호를 출력하는 제7NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제21항에 있어서, 상기 제2감지증폭단의 상기 전류원은 게이트에 제2최종출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제1PMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제2PMOS 트랜지스털로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제21항에 있어서, 상기 제2감지증폭단의 상기 인에이블수단은 상기 제어부로 부터 제어신호가 인가되고, 드레인은 상기 감지증폭수단에 연결되며, 소오스가 접지된 제8NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제1 및 제2입력단에 인가되는 신호를 감지증폭하여 제1 및 제2출력단을 통해 서로 다른 레벨의 출력신호를 출력하는 반도체 메모리장치의 감지증폭기에 있어서, 등화신호에 의해 제1 및 제2입력단의 노드를 일정전압으로 프리차아지시켜주기 위한 프리차아지부와, 제1 및 제2입력단을 통해 인가되는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 제1 및 제2출력단을 통해 출력하는 감지증폭부와, 감지증폭부 인에이블신호에 의해 감지증폭부의 입력신호의 감지증폭전에 차아지시켜 주기위한 차아지부와, 감지증폭기 인에이블신호가 인가되는 동안 상기 감지증폭부가 입력신호를 감지하여 서로 다른 레벨의 출력신호를 출력할때 감지증폭부를 디스에이블시키는 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제25항에 있어서, 제1입력단에는 더미라인의 전압이 인가되고, 제2입력단에는 비트라인 전압이 인가되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제25항에 있어서, 상기 감지증폭부는 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2 출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수단으로 전류를 공급하기 위한 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제27항에 있어서, 상기 감지증폭부의 상기 감지증폭수단은 게이트에 제1입력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제1출력신호를 출력하는 제1NMOS 트랜지스터와, 게이트에 제2입력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제2 출력신호를 출력하는 제2NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제27항에 있어서,상기 감지증폭부의 상기 전류원은 게이트에 제2출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제1PMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제27항에 있어서, 상기 감지증폭부의 상기 인에이블수단은 상기 제어부로부터 제어신호가 인가되고, 드레인은 상기 감지증폭수단에 연결되며, 소오스가 접지된 제3NMOS 트래지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제25항에 있어서, 상기 차아지부는 제1출력단을 전원전압으로 차아지시켜주기 위한 제1차아지수단과, 제2출력단을 전원전압으로 차아지시켜주기 위한 제2차아지수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제31항에 있어서, 상기 차아지부의 제1차아지수단은 게이트에 상기 감지증폭기 인에이블신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 제1출력단에 연결되는 제3PMOS 트랜지스터로 구성되고, 제2차아지수단은 게이트에 상기 감지증폭기 인에이블신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 제2출력단에 연결되는 제4PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제25항에 있어서, 상기 제어부는 상기 감지증폭기 인에이블신호를 반전시켜 주기위한 반전수단과, 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하여 상기 감지증폭부의 데이타 감지동작이 완료되었는가를 검출하는 검출수단과, 상기 반전수단을 통해 반전된 감지증폭기 인에이블신호와 검출수단의 출력신호를 입력하여 상기 감지증폭부로 제어신호를 발생하는 제어신호 발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제33항에 있어서 제어부의 반전수단은 감지증폭기 인에이블신호를 입력하여 반전된 감지증폭기 인에이블신호를 출력하는 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제33항에 있어서, 제어부의 검출수단은 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하고, 감지증폭부의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할때 검출신호로서 하이상태의 신호를 출력하는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제33항에 있어서, 제어부의 검출수단은 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호를 입력하고, 감지증폭부의 데이타 감지증폭동작이 완료되어 서로 다른 레벨의 출력신호를 출력할때 검출신호로서 하이상태의 신호를 출력하는 익스클루시브 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제33항에 있어서, 제어부의 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호를 입력하여 감지증폭부의 데이타 감지구간이 완료되면 상기 감지증폭부를 디스에이블시켜 주기 위한 제어신호를 발생하는 노아게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제25항에 있어서, 상기 제어부는 상기 감지증폭기 인에이블신호를 반전시켜 주기위한 반전수단과, 상기 감지증폭부로부터 제1 및 제2출력단을 통해 출력되는 출력신호와 반전수단을 통해 반전된 감지증폭기 인에이블신호를 입력하여 상기 감지증폭부의 데이타 감지동작이 완료되었는가를 검출하여 상기 감지증폭부로 제어신호를 발생하는 제어신호 발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제38항에 있어서, 제어부의 반전수단은 감지증폭기 인에이블신호를 입력하여 반전된 감지증폭기 인에이블신호를 출력하는 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제38항에 있어서, 제어부의 제어신호 발생수단은 상기 검출수단의 출력신호와 반전수단을 통해 출력되는 반전된 감지증폭기 인에이블신호를 입력하여 감지증폭부의 데이타 감지구간이 완료되면 상기 감지증폭부를 디스에이블시켜 주기위한 제어신호를 발생하는 익스클루시브 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제 25항에 있어서, 상기 감지증폭부는 제1 및 제2입력단에 인가되는 입력신호를 감지증폭하여 소정의 제1 및 제2출력신호를 출력하는 제1감지증폭단과, 상기 제1감지증폭단의 출력신호를 감지증폭하여 제1 및 제2출력단을 통해 제1 및 제2최종출력신호를 출력하기 위한 제2감지증폭단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제41항에 있어서, 상기 감지증폭부의 제1감지증폭단은 제1 및 제2입력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수의 전류 공급용 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제42항에 있어서, 상기 제1감지증폭단의 감지증폭수단은 게이트에 제1입력신호가 인가되고, 상기 전원전압이 드레인에 인가되고, 전류원에 연결되는 소오스로 제1출력신호를 출력하는 제1NMOS 트랜지스터와, 게이트에 제2입력신호가 인가되고, 상기 전원전압이 드레인이 인가되고, 상기 전류원에 연결되는 소오스로 제2출력신호를 출력하는 제2NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제42항에 있어서, 상기 제1감지증폭단의 상기 전류원은 게이트에 제2출력신호가 인가되고, 드레인이 상기 제1감지증폭수단에 연결되며, 소오스는 상기 인에이블수단에 연결되는 제3NMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 드레인이 상기 제1감지증폭수단에 연결되며, 소오스는 상기 인에이블수단에 연결되는제4NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제42항에 있어서, 상기 제1감지증폭단의 상기 인에이블수단은 상기 제어부로부터 제어신호가 인가되고, 드레인은 상기 전류원에 연결되며, 소오스가 접지된 제5NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제41항에 있어서, 상기 감지증폭부의 제2감지증폭단은 상기 제1감지증폭단은 제1 및 제2출력신호를 감지증폭하여 서로 다른 레벨의 제1 및 제2최종출력신호를 출력하는 감지증폭수단과, 상기 감지증폭수단의 전류 공급용 전류원과, 상기 제어부의 제어신호에 의해 상기 감지증폭수단을 인에이블시켜 주기위한 인에이블수단으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제46항에 있어서, 상기 제2감지증폭단의 감지증폭수단은 게이트에 상기 제1감지증폭단의 제1출력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제1최종출력신호를 출력하는 제6NMOS 트랜지스터와, 게이트에 상기 제1감지증폭단의 제2출력신호가 인가되고, 상기 전류원에 연결되는 드레인으로 제2최종출력신호를 출력하는 제7NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제46항에 있어서, 상기 제2감지증폭단의 상기 전류원은 게이트에 제2최종출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제1PMOS 트랜지스터와, 게이트에 제1출력신호가 인가되고, 소오스에 전원전압이 인가되며, 드레인은 상기 감지증폭수단에 연결되는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.
제46항에 있어서, 상기 제2감지증폭단의 상기 인에이블수단은 상기 제어부로 부터 제어신호가 인가되고, 드레인은 상기 감지증폭수단에 연결되며, 소오스가 접지된 제8NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 감지증폭기.