JP2017208059A - メモリデバイスにおける電力シグネチャ抑制のための方法及びシステム - Google Patents

メモリデバイスにおける電力シグネチャ抑制のための方法及びシステム Download PDF

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Abstract

【課題】読出し動作の間メモリデバイスにおける電力シグネチャを抑制するための方法及びシステムを提供する。
【解決手段】メモリアレイはデータを、ビット当たり２つのセルなど、ビット当たり偶数のセルに記憶し、そこで相補データ状態が各対のセルに記憶される。メモリアレイからアクセスされているデータにかかわらず同じ電力消費が発生するので、ビット線を介するメモリアレイの差動読出しは電力シグネチャを抑制する。相補データを下流の回路システムに提供するデータ出力バッファは、（相補出力バッファ対の）１つの出力バッファのみが常に各読出しサイクルで逆の論理状態に駆動されるように、あらゆる読出し動作の前に同じ論理状態にリセットされる。それ故に、メモリアレイから読み出され、出力バッファによって提供されているデータ状態にかかわらず、電力消費は同じままである。
【選択図】図３

Description

関連出願の相互参照
[0001]本出願は、引用により本明細書に援用される、２０１６年５月１８日に出願された米国特許仮出願第６２／３３８，２７７号の優先権の利益を主張する。
分野
[0002]本開示は一般にメモリデバイスに関する。より詳細には、本開示はメモリデバイスにおける電力シグネチャ抑制に関する。
背景
[0003]メモリデバイスが他のシステムによって使用されて一定の機能を実行するデータを記憶することは周知である。そのようなデータはマルチメディアファイル又はユーザ可読文書と同程度の単純なものとすることができ、そのようなデータを記憶するメモリデバイスは、例として、ポータブルＵＳＢドライブ、様々な既知のメモリカード及びソリッドステートハードディスクドライブなどの不揮発性メモリとすることができる。そのようなメモリデバイスは、例として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はスタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリデバイスとすることができる。後者の場合、メモリデバイスはパッケージに封入される独立型半導体メモリチップとすることができる。
[0004]別の種類のデータは、メモリデバイスに記憶され、必要とされるときにホストシステムによって読み出される暗号鍵又はパスワードなど、取扱いにより注意を要する。そのようなデータは、特定用途向け集積回路（ＡＳＩＣ）又は他の混在回路システムでなど、他の回路と集積されるメモリデバイスに記憶することができる。代わりに、独立型メモリデバイスはプリント回路基板で又はマルチチップパッケージでホストシステムと相互接続されて記憶能力を提供することができる。
[0005]当然、そのような注意を要するデータは意図的、非意図的に発見されないようにセキュアであるべきである。記憶されているデータを発見するために半導体メモリデバイスのリバースエンジニアリングが可能であり得るが、リバースエンジニアリングは専用の機器が物理的回路素子を露わにすることを必要とするので、そうする費用は非常に高い。更にまた、半導体デバイスのリバースエンジニアリングを専門とする会社はそのような注意を要するデータの不正アクセスの不法行為には関与しそうにない。
[0006]メモリデバイスに記憶されているデータを部分的に決定するために使用することができるリバースエンジニアリングの形態が現れた。この手法は電力シグネチャ解析と称され、その解析では半導体メモリデバイス又はメモリデバイスが一部であるシステムの電源が、システムが動作されて様々な機能を実行するにつれて監視される。ここでの原理は、読み出されている実データが未知であっても、読み出される特定のデータは異なるデータ状態が読み出されるときに変化する電力消費レベルを呈することがあることである。こうして、異なる読出し動作がメモリデバイスによって実行されるにつれて、電力消費が発生することになり、電源はそのレベルの変動を呈することになる。電源変動のパターンは時間（クロック信号）とともに特定の機能と相関されることができ、十分なデータが蓄積されると、パターンの解析がアクセスされているデータの論理状態に関して手掛かりを提供することがある。
[0007]現在のメモリデバイスに関する電力シグネチャ問題を例示するために、図１に参照がなされる。図１は、既知のメモリアレイ及び出力経路回路を図示する概略図である。メモリアレイはビット線ＢＬ０〜ＢＬ７及びワード線ＷＬによって表され、各ビット線とのワード線ＷＬの交点で接続される１つのメモリセルがあることが前提とされる。当業者は、メモリアレイが２つ以上のワード線及び図１に図示される８つのビット線を含むことができることを理解する。メモリアレイは不揮発性又は揮発性メモリセルから成ることができる。ビット線ＢＬ０〜ＢＬ３はマルチプレクサ／デマルチプレクサ記号によって表される第１の列選択回路１０に接続されるが、一方ビット線ＢＬ４〜ＢＬ７はマルチプレクサ／デマルチプレクサ記号によって表される第２の列選択回路１２に接続される。列選択回路１０及び１２は列選択信号（図示せず）によって制御されて１つのビット線をデータバス線ＤＢ０及びＤＢ１に結合する。
[0008]データを読み出すためには、センスアンプ１４及び１６は各々、ポートＱ０及びＱ１での出力のために基準電圧ＶＲＥＦに対してそれぞれＤＢ０及びＤＢ１の電圧を比較する。ＶＲＥＦ電圧は、ビット線電圧を論理「１」又は論理「０」を表すとして区別する電圧レベルに設定される。この事はシングルエンド検出としてより広く知られている。出力ポートＱ０は１つのビットのデータを出力するが、一方出力ポートＱ１は第２のビットのデータを出力する。データを書き込むためには、書込みドライバ１８及び２０はＤＢ０及びＤＢ１への印加のために入力ポートＤ０及びＤ１から書込みデータを受信する。列選択回路１０及び１２は選択信号によって再び制御されてＤＢ０及びＤＢ１を選択されるビット線に結合し、そこでＷＬはメモリセルにアクセスするように駆動されて、選択されているビット線に接続されるメモリセルへのデータの記憶をもたらす。要素１０、１２、１４及び１６は図１の出力経路回路と考えられることができる。
[0009]図１の回路のための例示読出し動作タイミング図が図２に図示され、図中各クロックサイクルＣＬＫで出力ポートＱ０及びＱ１から連続ビットが読み出される。この例では、Ｑ０（又はＱ１）が低論理状態から高論理状態に遷移するたびに、メモリアレイに及びセンスアンプ１４及び１６に電力消費が発生する。更にまた、高から低レベル遷移対低から高レベル遷移の間、異なる電力消費が発生することができる。図２に図示されるように、単一の出力ポートだけが高論理状態に遷移するときに１つのレベルの電力消費が、どちらの出力ポートも高論理状態に遷移しないときに異なるレベルの電力消費が、及び両出力ポートが高論理状態に遷移するときに更に別の異なるレベルの電力消費があってもよい。特定のクロックサイクルでの瞬間的な電力消費が監視されることができるが、一方連続するクロックサイクルにわたる出力ポートの遷移の連続も使用されてメモリデバイスの電力シグネチャを決定することができる。
[0010]したがって、読出し動作の間いかなる電力シグネチャも抑制するように構成されるメモリデバイスを提供することが望ましい。
概要
[0011]本開示の目的は以前の半導体デバイスの少なくとも１つの欠点を回避又は軽減することである。
[0012]第１の態様において、本開示はメモリアレイ及び出力経路回路を有する半導体デバイスを提供する。メモリアレイは、読出し動作において少なくとも１つのビット線でビットのデータを提供するためのビット線及びワード線に接続されるメモリセルを有する。出力経路回路はビット線に結合され、且つ少なくとも１つのビット線からのビットのデータを検出するように構成される。出力経路回路は、第１の出力ポート及び第２の出力ポートを有し、該第１の出力ポート及び第２の出力ポートが少なくとも１つのビット線が検出される前に制御信号に応答してリセット電圧レベルに選択的に駆動（ｄｒｉｖｅ：ドライブ）されるように構成されており、且つ検出されたビットのデータに対応する電圧レベルに第１の出力ポート及び第２の出力ポートの一方を駆動することによって検出されたビットのデータを出力するように構成されている。リセット電圧は、第１の電圧源レベル（ＶＤＤ）及び第２の電圧源レベル（ＶＳＳ）の一方とすることができる。
[0013]本実施形態によれば、メモリアレイは、１つの論理状態に対応する単一のメモリセルに、又は相補型論理状態に対応する少なくとも２つのメモリセルに、ビットのデータを記憶するように構成可能である。本実施形態の態様において、メモリアレイは、相補型論理状態に対応する第１の対のメモリセル及び相補型論理状態に対応する第２の対のメモリセルに、ビットのデータを記憶するように構成可能である。代替として、メモリアレイは、相補型論理状態に対応する第１の対のメモリセル及び逆相補型論理状態に対応する第２の対のメモリセルに、ビットのデータを記憶するように構成可能である。本実施形態において、メモリアレイの第１の部分はデータをビット当たり単一のメモリセルとして記憶するように構成され、メモリアレイの第２の部分はデータをビット当たり少なくとも２つのメモリセルに記憶するように構成される。メモリアレイがビットのデータを単一のメモリセルに記憶するように構成される実施形態において、制御信号が阻止されて第１の出力ポート及び第２の出力ポートがリセット電圧レベルに駆動されるのを防止してもよく、出力経路回路は、検出されたビットのデータを第１の出力ポートで出力し、且つ第２の出力ポートでの出力のために別のビット線からの別のビットのデータを検出する。メモリアレイがビットのデータを少なくとも２つのメモリセルに記憶するように構成される実施形態において、出力経路回路が複数のリセット回路を含み、該リセット回路はそれぞれ制御信号に応答して第１の出力ポート及び第２の出力ポートをリセット電圧レベルに駆動するように構成されている。
[0014]本説明される実施形態において、リセット回路は第１の出力ポートとリセット電圧との間に接続される第１のトランジスタデバイス及び第２の出力ポートとリセット電圧との間に接続される第２のトランジスタデバイスを含み、第１のトランジスタデバイス及び第２のトランジスタデバイスの各々は制御信号を受信するためのゲート端子を有する。代わりに、リセット回路は第１の出力ポートに接続される第１のラッチ及び第２の出力ポートに接続される第２のラッチを含み、第１のラッチ及び第２のラッチの各々は第１の出力ポート及び第２の出力ポートをリセット電圧に駆動するように制御信号によってリセット可能である。
[0015]第１の態様の別の実施形態によれば、出力経路回路は複数のビット線セレクタ及び検出アンプブロックを含む。複数のビット線セレクタは、第１のビット線を第１のデータバスに結合し且つ第２のビット線を第２のデータバスに結合する。検出アンプブロックは、第１のデータバス及び第２のデータバスの電圧を検出するためのシングルエンド検出モード及び差動検出モードで選択的に動作可能であり、且つ第１の出力ポート及び第２の出力ポートを第１の電圧源レベル（ＶＤＤ）か又は第２の電圧源レベル（ＶＳＳ）かに駆動するように構成される。この実施形態において、検出アンプブロックは複数の出力ラッチ回路を含み、該出力ラッチ回路はそれぞれ制御信号に応答して第１の出力ポート及び第２の出力ポートをリセット電圧レベルに駆動するように構成されている。
[0016]更にまた、検出アンプブロックは、第１のシングルエンドセンスアンプ、第２のシングルエンドセンスアンプ、差動センスアンプ及び複数の出力セレクタを含むことができる。第１のシングルエンドセンスアンプは、シングルエンド検出モードで動作可能であり、且つ第１のデータバス電圧を基準電圧と比較して第１のシングルエンド出力を提供するように構成される。第２のシングルエンドセンスアンプは、シングルエンド検出モードで動作可能であり、且つ第２のデータバス電圧を基準電圧と比較して第２のシングルエンド出力を提供するように構成される。差動センスアンプは、差動検出モードで動作可能であり、且つ第１のデータバス電圧を第２のデータバス電圧と比較して差動出力を提供させるように構成される。複数の出力セレクタは、シングルエンド検出モードでは、第１のシングルエンド出力及び第２のシングルエンド出力を出力ラッチ回路に結合するように構成され、差動検出モードでは、差動出力を出力ラッチ回路に結合するように構成される。
[0017]代わりに、検出アンプブロックは、第１の差動センスアンプ、第２の差動センスアンプ及び複数の第１の基準セレクタを含むことができる。第１の差動センスアンプは、第１のデータバスに接続される第１の入力、第１の基準ノードに接続される第２の入力、及び第１の出力を有する。第２の差動センスアンプは、第２のデータバスに接続される第１の入力、第２の基準ノードに接続される第２の入力、及び第２の出力を有する。第１の出力及び第２の出力は出力ラッチ回路に接続される。複数の第１の基準セレクタは、シングルエンド検出モードでは基準電圧を第１の基準ノード及び第２の基準ノードに結合し、差動検出モードでは第２のデータバスを第１の基準ノードに結合するとともに第１のデータバスを第２の基準ノードに結合する。
[0018]この実施形態において、基準セレクタは、更に、第２の差動検出モードでは、第３のビット線を第１の基準ノードに結合するように構成されており且つ第４のビット線を第２の基準ノードに結合するように構成されており、そこで第１のビット線及び第３のビット線は第１の相補データに対応する電圧を伝え、且つ第２のビット線及び第４のビット線は第２の相補データに対応する電圧を伝える。本実施形態によれば、第１の相補データ及び第２の相補データは同じビットのデータを表し、第１の差動センスアンプは第１の相補データを検出してビットのデータの真の状態を出力し、且つ第２の差動センスアンプは第２の相補データを検出して真の状態の補数を出力する。
[0019]第１の態様の更に別の実施形態によれば、出力経路回路は、複数のビット線セレクタ、第１の差動センスアンプ、第２の差動センスアンプ、第１の出力ラッチ回路及び第２の出力ラッチ回路、並びに複数の基準セレクタを含む。複数のビット線セレクタは、第１のビット線及び第２のビット線の一方を第１のデータバスに選択的に結合し且つ第３のビット線及び第４のビット線の一方を第２のデータバスに選択的に結合するように構成される。第１の差動センスアンプは、第１のデータバスに接続される第１の入力、第１の基準ノードに接続される第２の入力、及び第１の出力を有する。第２の差動センスアンプは、第２のデータバスに接続される第１の入力、第２の基準ノードに接続される第２の入力、及び第２の出力を有する。第１の出力ラッチ回路及び第２の出力ラッチ回路はそれぞれ、制御信号に応答して第１の出力ポート及び第２の出力ポートをリセット電圧レベルに駆動するように構成される。複数の基準セレクタは、基準電圧、第２のビット線及び第２のデータバスの１つを第１の基準ノードに選択的に結合し且つ基準電圧、第３のビット線及び第１のデータバスの１つを第２の基準ノードに選択的に結合するように構成される。
[0020]第２の態様において、本開示はメモリデバイスからデータを読み出すための方法を提供する。方法は、複数の差動出力を第１の電圧レベルにリセットするステップと、メモリデバイスのメモリアレイからの読出し動作を実行するステップと、メモリアレイから読み出されたデータに応答して差動出力の一方を第２の電圧レベルに駆動するステップとを含む。リセットするステップは差動出力を第１の電圧レベルに駆動することを含むことができるか、又はリセットするステップは差動出力に接続されている複数のラッチ回路をリセットすることを含むことができる。実施形態によれば、読出し動作を実行するステップはメモリアレイのワード線をアサートすることと、ワード線をアサートした後に少なくとも１つのセンスアンプを活性化することとを含む。差動出力をリセットするステップは少なくとも１つのセンスアンプを活性化することの前に、且つワード線をアサートすることと同時に発生することができる。
[0021]本開示の他の態様及び特徴は添付の図と併せて以下の特定の実施形態の説明を概観することにより当業者にとって明らかになろう。
[0022]本開示の実施形態がここで添付の図を参照しつつ例としてのみ説明されることになる。
[0023]図１は、先行技術の出力経路回路を伴うメモリアレイの回路図である。
[0024]図２は、図１の出力経路回路の例示動作を図示するタイミング図である。
[0025]図３は、本実施形態に係る電力シグネチャ抑制を伴うメモリデバイスのブロック図である。
[0026]図４は、図３の出力経路回路の例示動作を図示するタイミング図である。
[0027]図５は、本実施形態に係るメモリアレイ及び出力経路回路の回路図である。
[0028]図６は、図５の出力経路回路の例示動作を図示するタイミング図である。
[0029]図７は、代替実施形態に係るメモリアレイ及び出力経路回路の回路図である。
[0030]図８Ａは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。 [0030]図８Ｂは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。 [0030]図８Ｃは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。 [0030]図８Ｄは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。 [0030]図８Ｅは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。 [0030]図８Ｆは、更に別の代替実施形態に係る、異なるモードで動作しているところを図示されるメモリアレイ及び出力経路回路の回路図である。
[0031]図９は、図８Ｅ及び８Ｆに図示されている実施形態を動作させる方法のフローチャートである。
[0032]図１０は、本実施形態に係る出力経路回路電力シグネチャ抑制の方法を概説するフローチャートである。
[0034]図１１Ａは、代替の出力経路回路を図示する回路図である。 [0034]図１１Ｂは、代替の出力経路回路を図示する回路図である。
詳細な説明
[0035]一般に、本開示は、読出し動作の間メモリデバイスにおける電力シグネチャを抑制するための方法及びシステムを提供する。メモリアレイは、データを、ビット当たり２つのセルなど、ビット当たり偶数のセルに記憶し、そこで相補データ状態が各対のセルに記憶される。アクセスされているデータにかかわらず同じ電力消費が発生するので、ビット線を介するメモリアレイの差動アクセスは電力シグネチャを抑制する。相補データを下流の回路システムに提供するデータ出力バッファは、１つの出力バッファのみが常に各読出しサイクルで逆の論理状態に駆動されるようにあらゆる読出し動作の間に同じ論理状態にリセットされる。それ故に、メモリアレイから読み出され、出力バッファによって提供されているデータ状態にかかわらず、電力消費は同じままである。この事は更に検出可能な連続の電力シグネチャを除去する利点という結果になる。
[0036]更には、本実施形態に説明される手法はメモリデバイス自体の内に電力シグネチャを隠すのみならず、その手法は共同ブロックが電力シグネチャとは独立したデータを受信する又は書き込むために「一覧」をも提供する。換言すれば、メモリ回路の一部ではないが、同じチップに集積されている隣接する回路ブロックも、それらブロックがそれらの構造内でそうするように設計されていれば、それらブロックが受信又は提供する相補データの電力シグネチャを隠すことができる。
[0037]図３は、本実施形態に係る電力シグネチャ抑制を伴うメモリデバイスのブロック図である。メモリデバイス１００は、ビット線及びワード線に接続されるメモリセルを有するメモリアレイ１０２を含み、そこで少なくとも２つのメモリセルが使用されて単一ビットのデータを相補データ状態として記憶するか、又は各メモリセルが単一ビットのデータを記憶する。メモリセルは揮発性又は不揮発性メモリセルとすることができる。２つのセルを使用して単一ビットのデータを相補型論理状態として記憶することは先行技術において周知であり、したがって更に詳細には論じられない。したがって、物理的なビット線は相補ビット線ＢＬ０／ＢＬ０＿Ｎ〜ＢＬｐ／ＢＬｐ＿Ｎと論理的に称され、ここで「ｐ」は最後のビット線を表す整数であり、「Ｎ」は相補的なビット線を示す。したがって、各対のＢＬ／ＢＬ＿Ｎビット線の電圧は単一ビットのデータを表す。出力経路回路１０４はメモリアレイ１０２からの読出しデータを差動ポートＱ［０：ｍ］／Ｑ［０：ｍ］＿Ｎに出力し、ここで「ｍ」は最後の出力ポートを表す整数であり、「Ｎ」は相補的な出力ポートを示す。更に詳細に後述されるように、出力経路回路１０４は相補ビット線の電圧を互いと比較するための差動検出又はビット線の電圧を基準電圧と比較するためのシングルエンド検出を利用する。
[0038]したがって、各ペアリングのＱ／Ｑ＿Ｎ出力ポートは単一ビットのデータを表す出力電圧を提供する。出力経路回路１０４は、メモリアレイ１０２からの読出し動作の間の特定の時間に活性化されてＱ／Ｑ＿Ｎ出力ポートからのデータの出力の間いかなる電力シグネチャも抑制するリセット信号ＲＥＳＥＴを受信する。このリセット信号がどこでどのように出力経路回路１０４によって使用されるかの更なる詳細が更に詳細に後述される。
[0039]メモリデバイス１００は適切な動作を確実にするために必要とされる他の回路を含むことになるが、これらの回路は本実施形態には関連しないので、それらは図３には図示されない。メモリデバイス１００は、独立型半導体チップとすることができるか、又はデバイスは他の下流の回路を有するシステムオンチップに集積されることができる。例示の下流の回路は、真のデータを受信するデータ処理回路１０６、及びデータ処理回路１０６と同じであるように構成され、真のデータの補数を受信するミラーデータ処理回路１０８を含む。
[0040]本実施形態によれば、メモリアレイ１０２及び出力経路回路１０４は、任意の読出し動作の間に出力されているデータを認識するのを促進するために使用されることがありえるいかなる電力シグネチャも呈しない。読み出されているデータの状態にかかわらず、各読出しサイクルに常に論理「１」及び論理「０」出力があるので、メモリアレイ１０２は同じ電力を消費し、出力経路回路１０４も同じ電力を消費する。より大きい集積システムにおいて電力シグネチャを更に抑制するために、ミラー処理回路１０８は、出力データにかかわらず２つの回路１０６又は１０８の一方が常に動作しているように実データ処理回路１０６と同じ方法で機能する。
[0041]図４は、本実施形態に係る出力経路回路１０４による電力シグネチャ抑制を図示する簡略タイミング図である。データの相補状態がメモリアレイ１０２から読み出され、差動的に検出され、クロックと同期して相補ポートＱ及びＱ＿Ｎで出力経路回路１０４によって出力されることが前提とされる。図４には図３のリセット信号ＲＥＳＥＴに対する信号トレースも図示される。図４の左側で開始すると、第１の読出し動作が立上りＣＬＫエッジ１１０で開始し、この事が任意の必要とされるビット線プリチャージ、ワード線活性化及び検出を含むことができる読出しシーケンスを始動する。
[0042]第１のＲＥＳＥＴパルスが立上りエッジ１１０の直後に発せられて両Ｑ及びＱ＿Ｎ出力ポートを、論理「０」状態を表す第１の電圧レベル、この例ではＶＳＳのリセット状態に駆動されるようにする。ＲＥＳＥＴパルスが発せられるのと同時に又はその後に、ビット線データの検出が始動され、出力経路回路１０４は最終的にＱ及びＱ＿Ｎを検出データで駆動する。より詳細には、Ｑは論理「１」状態を表す第２の電圧レベル、この例ではＶＤＤに駆動される。Ｑの補数であるので、Ｑ＿ＮはＶＳＳの第１の電圧レベルに駆動される。しかしながら、Ｑ＿ＮはＲＥＳＥＴにより既にＶＳＳレベルにリセットされていたので、以前のリセット状態に対してＱ＿Ｎのレベルに変化はない。この工程は次の４つのデータ読出し動作に対して繰り返す。残りの４つの読出し動作の各々に対して、Ｑ又はＱ＿Ｎの一方のみがＶＤＤの第２の電圧レベルに駆動され、各読出しサイクル内に厳密に２つの出力バッファ遷移があることが明らかである。２つの遷移は図４における各クロックサイクルに対して顕著である。したがって、読み出されている異なるデータ状態間に、又は読み出されている任意の以前のデータ状態に対して電力シグネチャはない。
[0043]メモリアレイ１０２をデータを２つのセルに記憶するように構成させることは、データが単一セルに記憶される構成に対して総記憶容量を減少させる。この特定の例では、総記憶容量は５０％減少される。更にまた、出力データ幅は５０％減少される。例えば、３２ビットのデータ幅を有する、ビット当たり単一セル記憶用に構成される６４ＭｂのメモリデバイスはＱ０〜Ｑ３１出力ポートを有することになる。メモリアレイ及び内部データバスの数が不変のままであると仮定すると、ビット当たり２セル記憶用に構成されるメモリデバイスの別のバージョンは３２Ｍｂまで記憶し、且つポートＱ０／Ｑ０＿Ｎ〜Ｑ１５／Ｑ１５＿Ｎでの出力のための１６ビットに減少されるデータ幅を有することになる。幾つかのアプリケーションは、セキュアなデータ記憶を必要とせず、むしろ高総記憶容量及び高帯域幅を望むが、一方他のアプリケーションが電力シグネチャ抑制を伴うセキュアなデータ記憶をより高い優先事項として必要としてもよい。
[0044]本実施形態によれば、メモリアレイ１０２はデータをビット当たり単一セルモードか、ビット当たり２セルモードか又は両方かで記憶するように構成されることができるのに対して、出力経路回路１０４は受信ビット線データをビット当たり単一セルモードか又はビット当たり２セルモードかで受信、検出及び出力するように選択的に構成可能とすることができる。この事は、製造されるべき単一のメモリデバイスが異なるアプリケーションで使用することができることを見込む。ビット当たり２セルモードの更なる向上は冗長性を伴うビット当たり２セルモードである。
[0045]同一出願人により所有される米国特許第８，２１３，２１１号は、データをビット当たり単一セル又はビット当たり２つ以上のセルとして記憶することができるビット線及びワード線を伴うメモリアレイを開示する。その出願の教示に参照がなされて、ビット当たり異なる数のセル記憶モードを見込む例示メモリアレイ構成を確認してもよい。以下の説明はビット線電圧をビット当たり単一又は２セル記憶モードで受信するための出力経路回路１０４の実施形態を対象とする。
[0046]図５は、出力経路回路１０４の第１の実施形態の回路図である。ビット線ＢＬ０〜ＢＬ７及びワード線ＷＬは、メモリアレイ１０２を表す。本実施形態の出力経路回路１０４は、それぞれの群のビット線に各々接続されるビット線セレクタ２００及び２０２、シングルエンドセンスアンプ２０４及び２０６、差動センスアンプ２０８、出力セレクタ２１０及び２１２、並びに出力ポートＱ及びＱ＿Ｎに接続される出力バッファ２１４及び２１６を含む。本例の出力バッファ２１４及び２１６は出力ラッチ回路として図示される。書込みドライバ２１８及び２２０は出力経路回路１０４の一部ではないが、完全性のために図示される。枠１０４の破線内に図示される構成部品のこの配置はメモリアレイ１０２の全ての他の群のビット線に対して繰り返され、メモリアレイ１０２が偶数のそのようなビット線群を有するように構成されることが前提とされる。続いては前述された構成部品のより詳細な説明である。
[0047]メモリアレイ１０２は、データをビット当たり単一セル又はビット当たり２セルとして記憶するように構成される。読出し動作でワード線が活性化されると、そこに接続される全てのセルがアクセスされる。ビット線セレクタ２００及び２０２は、列選択回路として機能し、且つ１つのビット線を選択してそれぞれのデータバスＤＢ及びＤＢ＿Ｎに接続する度に同じ復号化された列アドレス信号（図示せず）を受信する。ビット線セレクタ２００及び２０２の各々に接続される任意の数のビット線があることができる。データバスＤＢは、シングルエンドセンスアンプ２０４の１つの入力に接続され、且つ差動センスアンプ２０８の第１の入力に接続される。シングルエンドセンスアンプ２０４の他方の入力は基準電圧ＶＲＥＦを受信する。同様に、データバスＤＢ＿Ｎは、シングルエンドセンスアンプ２０６の１つの入力に接続され、且つ差動センスアンプ２０８の第２の入力に接続される。シングルエンドセンスアンプ２０６の他方の入力は基準電圧ＶＲＥＦを受信する。
[0048]シングルエンドセンスアンプ２０４の出力が出力セレクタ２１０の第１の入力に提供され、且つ差動センスアンプ２０８の第１の出力が出力セレクタ２１０の第２の入力に提供される。同様に、シングルエンドセンスアンプ２０６の出力が出力セレクタ２１２の第１の入力に提供され、且つ差動センスアンプ２０８の第２の出力が出力セレクタ２１２の第２の入力に提供される。図５に図示される全てのセンスアンプは、センスイネーブル信号ＳＥＮＳＥによってそのアンプの入力を比較することが可能にされ、且つ対応する結果としての出力を提供するためにある。出力セレクタ２１０及び２１２は、モード制御信号ＭＯＤＥを受信して、そのセレクタの入力のどちらをそれぞれ中間出力ｑ及びｑ＿Ｎを介してラッチ２１４及び２１６に結合するべきかを選択する。出力セレクタ２１０及び２１２は入力位置が数字１及び２のラベル付けされて図示され、その結果、出力への通過のために、１つの状態の信号ＭＯＤＥが入力１を選択するが、一方別の状態の信号ＭＯＤＥが入力２を選択する。入力１〜４のラベル付けされないが、ビット線セレクタ２００及び２０２も同じ復号化された列アドレス信号に応答して同じ入力を選択するように同様に構成される。この点から先、番号付けられた入力位置を有するいかなるセレクタも上述されたように機能すると理解されたい。各出力ラッチ回路２１４及び２１６はリセット信号ＲＥＳＥＴを受信し、且つ出力ポートＱ及びＱ＿Ｎに接続される。書込みドライバ２１８及び２２０から成る書込み回路は、それぞれＤＢ及びＤＢ＿Ｎへの駆動のために入力ポートＤ及びＤ＿Ｎから書込みデータを受信する。
[0049]図５の出力経路回路１０４実施形態は、データがどのようにメモリアレイ１０２に記憶されるかに応じてシングルエンドモードか又は差動モードかで動作することができる。続いては、図６のタイミング図を参照しつつ、電力シグネチャが抑制される差動モード読出し動作の例である。図６のタイミング図は図５に図示される全ての信号に対する信号トレースを含む。ビット線、データバス及び出力ポートに対する信号トレースは、一般に、記憶されているデータが論理「１」又は論理「０」である場合を表す。
[0050]本例において、メモリアレイが、例として同一出願人により所有される米国特許第８，２１３，２１１号に開示されるものなど、アンチヒューズメモリセルから成ること、及び２つのメモリセルが１つのビットのデータを相補データ状態として記憶することが前提とされる。したがって、ビット線ＢＬ０〜ＢＬ３に接続されるメモリセルがビットの一方の状態を記憶し、ビット線ＢＬ４〜ＢＬ７がビットの相補的な状態を記憶する。本例において、ＢＬ０及びＢＬ４がそれぞれのデータバスＤＢ及びＤＢ＿Ｎへの接続のために選択されることが前提とされ、この事はＢＬ０、ＢＬ４及びＷＬの交差線上に位置決めされる「Ｘ」によって図５に示される。また、制御信号ＭＯＤＥは１つの論理状態に設定されて、出力セレクタ２１０及び２１２が差動センスアンプ２０８からの出力のみを出力ラッチ回路２１４及び２１６に結合するように選択することを可能にする。ビット線及びデータバスＤＢ／ＤＢ＿Ｎがプリチャージ回路（図示せず）でＶＳＳにプリチャージされることが更に前提とされる。
[0051]読出し動作はＣＬＫの立上りエッジの直後に開始し、ここでＷＬが活性化される。この同じ時間頃に、ＲＥＳＥＴ信号がパルス信号としてアサートされる。ＲＥＳＥＴ信号は全ての出力ラッチ回路２１４及び２１６にＶＳＳ電圧レベルまでリセットさせる。センスアンプが起動される又は有効にされる前にＲＥＳＥＴがいつでもアサートされることができ、この事は本実施形態においてＳＥＮＳＥの立上りエッジの前であることが留意される。活性化されたワード線はＶＳＳにプリチャージされた選択されているビット線の一方に高電圧まで上昇させるが、一方で他方のビット線はおよそＶＳＳプレチャージ電圧レベルのままである。所定時間に、ビット線セレクタ２００及び２０２は、列選択信号によって活性化されて、選択されているビット線をＤＢ及びＤＢ＿Ｎに結合し、この時点でＤＢ又はＤＢ＿Ｎの一方は高電圧レベルまで上昇することになる。この所定時間は、センスアンプ２０４、２０６及び２０８がいつＳＥＮＳＥによって活性化されるべきかに基づいて較正されて、十分な電圧がＤＢ／ＤＢ＿Ｎに発生するのを許容することができる。本例において、ビット線セレクタ２００及び２０２は、ＣＬＫ又はＷＬの立上りエッジと同時に又はその後に活性化されることができる。ＣＬＫの立下りエッジで、ＳＥＮＳＥがアサートされて全てのセンスアンプをオンにする。
[0052]差動センスアンプ２０８への入力が検出され、ＤＢ及びＤＢ＿Ｎの電圧が相補的な高及び低電圧レベルに駆動され、ここでセンスアンプ２０８が活性化されると、ＤＢ及びＤＢ＿Ｎの一方は全電圧レールレベルに達することになる。差動センスアンプ２０８の相補出力が次いで、Ｑ及びＱ＿Ｎポートでの出力のために出力ラッチ回路２１４及び２１６によってラッチされる。読出し動作が始動された後に且つ差動センスアンプ２０８による検出の前に出力ラッチ回路２１４及び２１６がリセットされたので、一方の出力ラッチ回路２１４又は２１６のみが常にその出力を高論理レベルまで駆動する。次の読出しサイクルはＣＬＫの次の立上りエッジで開始することになり、第１の読出し動作に対して前述されたように工程が繰り返す。したがって、アクセスされているデータ及び読み出されているデータの連続にかかわらず、抑制された電力シグネチャが呈される。
[0053]図５の本図示される実施形態において、同じＳＥＮＳＥ信号が使用されてシングルエンドセンスアンプ２０４、２０６及び差動センスアンプ２０８を有効にする。代替実施形態において、ＭＯＤＥ信号はマスタセンス信号と論理的に組み合わされて別々の２つの異なるセンス信号（一方はシングルエンドセンスアンプ２０４、２０６だけを有効にするため及びもう一方は差動センスアンプ２０８だけを有効にするため）を生成することができる。
[0054]出力経路回路１０４をシングルエンドモードで動作させるために、ＭＯＤＥ信号はシングルエンド動作に対応する論理状態に変化され、その結果シングルエンドセンスアンプ２０４、２０６の出力のみが出力ラッチ回路２１４及び２１６に結合される。シングルエンドモードにおいて、ＲＥＳＥＴ信号は使用されず、不活性状態のままである。シングルエンドモードにおいて、データバスＤＢ及びＤＢ＿Ｎは目下論理的にＤＢ０及びＤＢ１として扱われ、一方出力ポートＱ及びＱ＿Ｎは目下論理的にＱ０及びＱ１として扱われる。この事は、ビット線ＢＬ０及びＢＬ４に接続されているセルから読み出されたデータが目下独立したデータビットを記憶しているからである。
[0055]図５の出力経路回路実施形態は専用のシングルエンド及び差動センスアンプを使用する。図７の代替実施形態によれば、差動センスアンプが両シングルエンド及び差動検出動作のために使用することができる。
[0056]図７は、出力経路回路１０４の第２の実施形態の回路図である。ビット線ＢＬ０〜ＢＬ１５及びワード線ＷＬがメモリアレイ１０２を表す。本実施形態の出力経路回路１０４は、それぞれの群のビット線に各々接続される第１段のビット線セレクタ３００、３０２、３０４及び３０６、第２段のビット線セレクタ３０８及び３１０、出力ｑ及びｑ＿Ｎを有する差動センスアンプ３１２及び３１４、基準セレクタ３１６及び３１８、並びに出力ポートＱ及びＱ＿Ｎに接続される出力ラッチ回路３２０及び３２２を含む。本実施形態の変形において、出力ラッチ回路３２０及び３２２はそれぞれ差動センスアンプ３１２及び３１４と共に集積されることができる。書込みドライバ３２４及び３２６は出力経路回路１０４の一部ではないが、完全性のために図示される。枠１０４の破線内に図示される構成部品のこの配置はメモリアレイ１０２の全ての他の群のビット線に対して繰り返され、メモリアレイ１０２が偶数のそのようなビット線群を有するように構成されることが前提とされる。図５の実施形態と同様で、第１段のビット線セレクタの各々に接続される任意の数のビット線があることができる。枠１０４の破線内に図示される要素は集合的に混合検出ブロックと称され、その混合検出ブロックはシングルエンド又は差動検出モードで動作させることができる。混合検出ブロック内は第１及び第２のシングルエンド検出ユニットである。第１のそのようなユニットは要素３００、３０２、３０８、３１６、３１２及び３２０から成る。第２のそのようなユニットは要素３０４、３０６、３１０、３１８、３１４及び３２２から成る。
[0057]続いては前述された構成部品のより詳細な説明である。
[0058]メモリアレイ１０２は、データをビット当たり単一セル又はビット当たり２セルとして記憶するように構成される。読出し動作でワード線が活性化されると、そこに接続される全てのセルがアクセスされる。第１段のビット線セレクタ３００、３０２及び第２段のビット線セレクタ３０８は、列選択回路として機能し、且つＢＬ０〜ＢＬ７の１つのビット線を選択してデータバスＤＢに接続するために復号化された列アドレス信号（図示せず）を受信する。同様に、第１段のビット線セレクタ３０４、３０６及び第２段のビット線セレクタ３１０は、ＢＬ８〜ＢＬ１５の１つのビット線を選択してデータバスＤＢ＿Ｎに接続するために同じ復号化された列アドレス信号（図示せず）を受信する。
[0059]データバスＤＢは、差動センスアンプ３１２の１つの入力に接続され、且つ基準セレクタ３１８の第１の入力に接続される。データバスＤＢ＿Ｎは、差動センスアンプ３１４の１つの入力に接続され、且つ基準セレクタ３１６の第１の入力に接続される。基準セレクタ３１６及び３１８は、基準電圧ＶＲＥＦを受信する第２の入力を各々有し、信号ＭＯＤＥによって制御される。基準セレクタ３１６の出力が差動センスアンプ３１２の第２の入力に提供され、且つ基準セレクタ３１８の出力が差動センスアンプ３１４の第２の入力に提供される。差動センスアンプ３１２はその真の出力を出力ラッチ回路３２０に接続されて有し、一方差動センスアンプ３１４はその真の出力を出力ラッチ回路３２２に接続されて有する。差動センスアンプ３１２及び３１４の相補出力は、この実施形態では使用されない。
[0060]図７に図示される全ての差動センスアンプは、センスイネーブル信号ＳＥＮＳＥによってそのアンプの入力を比較することが可能にされ、且つ対応する結果としての出力を提供するためにある。ＭＯＤＥの状態に応じて、差動センスアンプは、それらの真の入力のデータバス電圧を、ＶＲＥＦに又は他方のデータバス電圧に比較することになる。例えば、差動センスアンプ３１２は、その真の入力からのＤＢをＶＲＥＦと又はＤＢ＿Ｎと比較する。各出力ラッチ回路３２０及び３２２は、リセット信号ＲＥＳＥＴを受信し、且つ出力ポートＱ及びＱ＿Ｎに接続される。書込みドライバ３２４及び３２６から成る書込み回路は、それぞれＤＢ及びＤＢ＿Ｎへの駆動のために入力ポートＤ及びＤ＿Ｎから書込みデータを受信する。
[0061]図７の出力経路回路１０４実施形態は、図５のそれに非常に類似してシングルエンドモードか又は差動モードかで動作することができる。図７の実施形態において、両差動及びシングルエンドモードのために第１及び第２段のビット線セレクタを介して、第１の群のビット線ＢＬ０〜ＢＬ７の１つのビット線のみがＤＢに結合され、且つ第２の群のビット線ＢＬ８〜ＢＬ１５の１つのビット線のみがＤＢ＿Ｎに結合されることが前提とされる。ビット線の２段選択は先行技術において周知である。
[0062]差動動作モードにおいて、ビット線ＢＬ０〜ＢＬ７に接続されるメモリセルがビットの一方の状態を記憶し、ビット線ＢＬ８〜ＢＬ１５がビットの相補的な状態を記憶することが前提とされる。本例において、ＢＬ０及びＢＬ８がアクセスされ、この事はそれらのビット線が接続されているセルがビットのデータの相補状態を記憶していることを意味する。図７において、ＢＬ０、ＢＬ８及びＷＬの交差線上に位置決めされる「Ｘ」は、差動動作モードのためのこのペアリングのビット線を示す。もちろん、他のビット線ペアリングが図７の実施形態において可能である。例えば、ＢＬ７、ＢＬ１５及びＷＬの交差点での三角形は差動動作モードのための別の有効なペアリングのビット線を示し、ＢＬ４、ＢＬ１２及びＷＬの交差点での四角形も同様である。
[0063]読出し動作シーケンスは、図６のタイミング図に図示されるのと同じである。読出し動作の間に、ＲＥＳＥＴがアサートされてＱ及びＱ＿ＮをＶＳＳに駆動する。ＤＢ及びＤＢ＿Ｎは、メモリアレイ１０２からアクセスされているビットの相補データ状態に対応する電圧を送る。基準セレクタ３１６及び３１８は、ＭＯＤＥによって差動モードで制御されてＤＢ＿Ｎを差動センスアンプ３１２に結合し、且つＤＢを差動センスアンプ３１４に結合する。差動センスアンプ３１２及び３１４は、センス信号ＳＥＮＳＥをアサートすることによって活性化される。各差動センスアンプからの検出される真の出力は次いで出力ラッチ回路３２０及び３２２に提供され、そこで一方のみがその出力を高論理レベルに駆動する。したがって、各シングルエンド検出ユニットは、その第１段のビット線セレクタに接続されている１つのビット線及び第２のシングルエンド検出ユニットの第１段のビット線セレクタに接続されている１つのビット線の電圧を検出し、逆もまた同じである。
[0064]シングルエンド動作モードは、ＢＬ０及びＢＬ８に接続されているメモリセルが各々それら自身のビットのデータを記憶し、ＤＢの電圧がＶＲＥＦと比較され且つＤＢ＿Ｎの電圧がＶＲＥＦと比較されるようにＭＯＤＥが異なる論理状態に設定される点でのみ異なる。再度、ＲＥＳＥＴはシングルエンド動作モードではアサートされない。したがって、各シングルエンド検出ユニットは、その第１段のビット線セレクタに接続されている１つのビット線の電圧を検出する。
[0065]図７の実施形態において、シングルエンド検出又は差動出力を伴う差動検出動作モードが可能である。図７の実施形態に対する代替実施形態によれば、出力経路回路１０４はシングルエンド検出、差動出力を伴う差動検出及びシングルエンド出力を伴う差動検出を提供するように構成されることができる。
[0066]図８Ａは、出力経路回路１０４の第３の実施形態の回路図である。図８Ａの回路に図示される要素は図７の実施形態において図示される要素に類似しており、したがって同じ参照番号は図７のために前述されたのと同じ方法で機能する同じ要素を示す。枠１０４の破線内に図示される要素は集合的に混合検出ブロックと称され、その混合検出ブロックはシングルエンド又は差動検出モードで動作させることができる。混合検出ブロック内は第１及び第２のシングルエンド検出ユニットである。第１のそのようなユニットは、要素３００、３０２、３０８、４００、３１２及び３２０から成る。第２のそのようなユニットは、要素３０４、３０６、３１０、４０２、３１４及び３２２から成る。
[0067]図７及び８Ａの実施形態間の回路差がここで詳細に説明される。
[0068]図８Ａの実施形態において、メモリアレイ１０２は図７の実施形態において説明されたメモリアレイ１０２と同じである。以下の考察の目的のために、ビット線ＢＬ０〜ＢＬ３は第１のビット線群と称され、ビット線ＢＬ４〜ＢＬ７は第２のビット線群と称され、ビット線ＢＬ８〜ＢＬ１１は第３のビット線群と称され、ビット線ＢＬ１２〜ＢＬ１５は第４のビット線群と称される。図８Ａの実施形態において、基準セレクタ４００及び４０２が図７の基準セレクタ３１６及び３１８に取って代わる。第１の基準セレクタ４００は基準電圧ＶＲＥＦを受信する第１の入力、ＤＢ＿Ｎの電圧を受信するためにＤＢ＿Ｎに接続される第２の入力、及びビット線ＢＬ４〜ＢＬ７の１つの電圧を受信するために第１段のビット線セレクタ３０２の出力に接続される第３の入力を有する。同様に、第２の基準セレクタ４０２は基準電圧ＶＲＥＦを受信する第１の入力、ＤＢの電圧を受信するためにＤＢに接続される第２の入力、及びビット線ＢＬ８〜ＢＬ１１の１つの電圧を受信するために第１段のビット線セレクタ３０４の出力に接続される第３の入力を有する。基準セレクタ４００は、その３つの入力の１つを差動センスアンプ３１２の入力に結合するように選択するための制御信号ＭＯＤＥ１及びＭＯＤＥ２を受信する。基準セレクタ４０２は、その３つの入力の１つを差動センスアンプ３１４の入力に結合するように選択するための同じ制御信号ＭＯＤＥ１及びＭＯＤＥ２を受信する。ＭＯＤＥ１及びＭＯＤＥ２は基準セレクタ４００及び４０２内で論理回路によって復号化されて、当業者には十分理解されるはずである、３つから１つの選択動作を行うことができる。
[0069]本実施形態の動作モードがここで図８Ａ、８Ｂ、８Ｃ、８Ｄ及び８Ｅを参照しつつ更に詳細に説明される。図８Ａ、８Ｂ、８Ｃ、８Ｄ及び８Ｅは、異なる動作モードでアクセスされる例示ビット線を図示する注釈を除いて同一の回路を図示する。
[0070]図８Ａにおけるシングルエンド動作モードは、基準セレクタ４００及び４０２がＶＲＥＦを差動センスアンプ３１２及び３１４のそれぞれの入力に結合することを可能にするようにＭＯＤＥ１及びＭＯＤＥ２信号が設定されることを除いて、図７の実施形態のために前述されたのと同じである。したがって、第１のビット線群のＢＬ０〜ＢＬ３からのビット線又は第２のビット線群のＢＬ４〜ＢＬ７からのビット線がＶＲＥＦに対する検出のためにＤＢに結合される。同様に、第３のビット線群のＢＬ８〜ＢＬ１１からのビット線又は第４のビット線群のＢＬ１２〜ＢＬ１５からのビット線がＶＲＥＦに対する検出のためにＤＢ＿Ｎに結合される。具体的な例では、第１及び第２段のビット線セレクタ３００、３０２及び３０８がＢＬ０をＤＢに結合し、一方第１及び第２段のビット線セレクタ３０４、３０６及び３１０はＢＬ８をＤＢ＿Ｎに結合する。本図示される実施形態に関して、列復号化が第１段のビット線セレクタ３００、３０２、３０４、３０６に対して反復され、且つ列復号化が第２段のビット線セレクタ３０８及び３１０に対して反復されることが前提とされる。したがって、各シングルエンド検出ユニットはその第１段のビット線セレクタに接続されている１つのビット線の電圧を検出する。参照し易さのため、ＢＬ０及びＷＬの交差点での「Ｘ」は、最終的に差動センスアンプ３１２の入力で現れるシングルエンドデータを記憶しているメモリセルを表し、ＢＬ１２及びＷＬの交差点での白角は、最終的に差動センスアンプ３１４の入力で現れる無関係なシングルエンドデータを記憶しているメモリセルを表す。
[0071]差動出力を伴う差動検出モードが図８Ｂに例として図示され、基準セレクタ４００及び４０２がＤＢ＿Ｎを差動センスアンプ３１２に結合し且つＤＢを差動センスアンプ３１４に結合することを可能にするようにＭＯＤＥ１及びＭＯＤＥ２信号が設定されることを除いて、図７の実施形態のために説明された差動モードと同じである。したがって、第１又は第２のビット線群からのビット線が両差動センスアンプ３１２及び３１４によって第３又は第４のビット線群からのビット線と比較される。具体的な例では、ＢＬ０及びＢＬ１２が、差動検出並びに差動出力Ｑ及びＱ＿Ｎとしての出力のために、それぞれＤＢ及びＤＢ＿Ｎへの結合するための相補ビット線として選択される。図８Ｂに図示されるように、ＢＬ０及びＷＬの交差点での白角は１つのデータ状態を記憶しているメモリセルを表し、且つＢＬ１２及びＷＬの交差点での黒角は白角と逆のデータ状態を記憶しているメモリセルを表し、最終的に差動センスアンプ３１２及び３１４の入力で現れる差動データを表す。したがって、各シングルエンド検出ユニットは、その第１段のビット線セレクタに接続されている１つのビット線及び第２のシングルエンド検出ユニットの第１段のビット線セレクタに接続されている１つのビット線の電圧を検出し、逆もまた同じである。
[0072]前述された差動出力を伴う差動検出モードのために、真のデータを記憶している一方のメモリセルが第１か又は第２かのビット線群におけるビット線に接続され、一方相補的なデータを記憶している他方のメモリセルが第３か又は第４かのビット線群のビット線に接続される。この動作モードにおいて、ＲＥＳＥＴ信号は、上記の実施形態において論じられたように使用される。
[0073]図８Ｃは、本実施形態に係る別の種類の差動検出モードを例示する。本説明されるシングルエンド出力を伴う差動検出モードにおいて、１つのビットのデータがビット当たり２セルとして記憶されるが、単一の出力ポートのみが検知データを提供する。１ビットのための相補データを記憶している一対のメモリセルの一方のメモリセルが第１のビット線群におけるビット線に接続され、一方一対のメモリセルの他方のメモリセルが第２のビット線群におけるビット線に接続される。同様に、１ビットのための相補データを記憶している一対のメモリセルの一方のメモリセルが第３のビット線群におけるビット線に接続され、一方一対のメモリセルの他方のメモリセルが第４のビット線群におけるビット線に接続される。
[0074]メモリアレイ１０２でのこのビット当たり２セル記憶構成において、基準セレクタ４００が第１段のビット線セレクタ３０２の出力を差動センスアンプ３１２の一方の入力に結合することを可能にし、一方第１及び第２段のビット線セレクタ３００及び３０８が第１のビット線群からのビット線を差動センスアンプ３１２の他方の入力に結合するように、ＭＯＤＥ１及びＭＯＤＥ２信号は設定されることができる。例として、ＢＬ１及びＷＬの交差点での白角及びＢＬ５及びＷＬの交差点での黒角は、最終的に差動センスアンプ３１２の入力で現れる差動データを記憶しているメモリセルを表す。同様に、基準セレクタ４０２は、ＭＯＤＥ１及びＭＯＤＥ２によって第３段のビット線セレクタ３０４の出力を差動センスアンプ３１４の一方の入力に結合することを可能にされ、一方第１及び第２段のビット線セレクタ３０６及び３１０は、第４のビット線群からのビット線を差動センスアンプ３１４の他方の入力に結合する。例を挙げると、ＢＬ９及びＷＬの交差点での黒三角は一方のデータ状態を表し、且つＢＬ１３及びＷＬの交差点での白三角は白三角と逆のデータ状態を表し、これらの三角は最終的に差動センスアンプ３１４の入力で現れる差動データを記憶しているメモリセルである。これらの条件下では、各差動センスアンプ３１２及び３１４は、異なる対の差動ビット線を互いに比較し、シングルエンド結果をそのアンプのそれぞれの出力ポートから出力する。したがって、Ｑ及びＱ＿Ｎ出力は互いに逆の論理状態を有する必要はない。前述されたシングルエンド検出実施形態に関しては、ＲＥＳＥＴ信号は読出し動作のいかなる部分の間もアサートされない。したがって、各シングルエンド検出ユニットは、その第１段のビット線セレクタに接続されている相補ビット線の電圧を差動的に検出してシングルエンド結果を提供する。
[0075]図８Ｄは、８Ｃのシングルエンド出力を伴う差動検出モードの変形を例示する。シングルエンド出力を伴う差動検出モードにおいて、１つのビットの情報がＢＬ１及びＢＬ５に接続されているセルに相補データ状態として記憶され、一方別の異なるビットの情報がＢＬ９及びＢＬ１３に接続されているセルに相補データ状態として記憶される。本冗長差動検出モードにおいて、同じビットの情報が相補データ状態を各々記憶している二対のセルに記憶される。例えば、ＢＬ１及びＷＬの交差点での白「Ａ」角が真のデータであり、且つＢＬ５及びＷＬの交差点での黒「Ａ」角が補数データとすることができ、ここで両方とも第１のビットの情報に対応する差動データを記憶しているメモリセルを表す。同様に、ＢＬ９及びＷＬの交差点での黒「Ｂ」角が真のデータであり、且つＢＬ１３及びＷＬの交差点での白「Ｂ」角が補数データとすることができ、ここで両方とも第１のビットの情報と同じである第２のビットの情報の差動データを記憶しているメモリセルを表す。２つの白角のデータ状態が同じであり、一方２つの黒角のデータ状態が同じである。したがって、出力Ｑ及びＱ＿Ｎは同じ論理状態を有するはずである。
[0076]このデータ記憶構成によって、ミッションクリティカルアプリケーションに冗長性を提供することができる。読出し動作において、相補「Ａ」データが互いに比較され、相補「Ｂ」データが互いに比較される。この比較を行うため、第２段のビット線セレクタ３０８及び３１０が制御されてそれぞれＢＬ１及びＢＬ１３をＤＢ及びＤＢ＿Ｎに結合し、基準セレクタ４００及び４０２がＭＯＤＥ１及びＭＯＤＥ２によって制御されてＢＬ５をセンスアンプ３１２に且つＢＬ９をセンスアンプ３１４に結合することができる。この読出しモードにおいて、ビット線対ＢＬ１／ＢＬ５及びＢＬ９／ＢＬ１３に接続されているメモリセルに相補データが適切にプログラムされれば、Ｑ及びＱ＿Ｎは同じ出力を提示するはずである。
[0077]プログラミング後の図８Ｄのメモリの試験の間、或るメモリセルが適切にプログラムされることができなかったと判定されれば、それらのメモリセルは不良と考えられ、それらの場所は冗長プログラミングのために留意される。より詳細には、Ｑ及びＱ＿Ｎのどちらが不良メモリセルからデータを提供するかが知られることになる。したがって、冗長プログラミングの一実施形態において、Ｑ及びＱ＿Ｎ出力を受信するために接続される、ビット線セレクタ回路３０８に類似した付加スイッチ回路が、任意の下流の回路に非不良データを出力するようにプログラムされることができる。例えば、この付加スイッチ回路を制御する信号は、ヒューズプログラミング又は先行技術において公知の他のプログラミング技法を通して設定されることができる。代わりに、Ｑ及びＱ＿Ｎ出力が異なれば、両出力は無視されることができ、新しいアドレスが両方のために使用される。
[0078]図８Ｄの上記の実施形態が電力シグネチャを呈することがあるシングルエンド出力を提供するのに対して、例として図８Ｅの実施形態に図示されるように、同じ回路が使用されて、電力シグネチャを最小限にする差動出力を伴う冗長差動検出を提供することができる。
[0079]図８Ｅの差動出力を伴う冗長差動検出動作において、１つのビットの情報がＢＬ１及びＢＬ５に接続されているセルに相補データ状態として記憶され、一方別の異なるビットの情報がＢＬ９及びＢＬ１３に接続されているセルに相補データ状態として記憶される。「Ｂ」角のデータ記憶構成が図８Ｄの実施形態に図示された構成に対して交換されていることに留意されたい。図８Ｄの実施形態におけるように、２つの白角のデータ状態が同じであり、一方２つの黒角のデータ状態が同じである。
[0080]図８Ｅのこのデータ記憶構成によって、ミッションクリティカルアプリケーションに冗長性を提供することができる。読出しモードにおいて、白「Ａ」データはセンスアンプ３１２で黒「Ａ」データと比較され、白「Ｂ」データはセンスアンプ３１４で黒「Ｂ」データと比較される。この比較を行うため、第２段のビット線セレクタ３０８及び３１０が制御されてそれぞれＢＬ１及びＢＬ１３をＤＢ及びＤＢ＿Ｎに結合し、基準セレクタ４００及び４０２がＭＯＤＥ１及びＭＯＤＥ２によって制御されてＢＬ５をセンスアンプ３１２に且つＢＬ９をセンスアンプ３１４に結合することができる。この読出しモードにおいて、Ｑ及びＱ＿Ｎは、ビット線ＢＬ１及びＢＬ１３に接続されているメモリセルに相補データが適切にプログラムされている場合、相補データ状態であるはずである。この事は単純でセキュアな冗長差動動作モードと称することができる。
[0081]同じデータ記憶パターンを有する図８Ｅの回路実施形態のための別の代替動作モードが図８Ｆに図示される。このデータ記憶構成によって、ミッションクリティカルアプリケーションに冗長性を提供することができる。第１の読出しモードにおいて、白「Ａ」データがセンスアンプ３１２及び３１４で黒「Ｂ」データと比較される。この比較を行うため、第２段のビット線セレクタ３０８及び３１０が制御されてそれぞれＢＬ１及びＢＬ１３をＤＢ及びＤＢ＿Ｎに結合し、基準セレクタ４００及び４０２がＭＯＤＥ１及びＭＯＤＥ２によって制御されてＤＢをセンスアンプ３１４に且つＤＢ＿Ｎをセンスアンプ３１２に結合することができる。この読出しモードにおいて、Ｑ及びＱ＿Ｎは、ビット線ＢＬ１及びＢＬ１３に接続されているメモリセルに相補データが適切にプログラムされている場合、相補データ状態であるはずである。
[0082]第２の読出しモードにおいて、黒「Ａ」データがセンスアンプ３１２及び３１４で白「Ｂ」データと比較される。この比較を行うため、第２段のビット線セレクタ３０８及び３１０が制御されてそれぞれＢＬ５及びＢＬ９をＤＢ及びＤＢ＿Ｎに結合し、基準セレクタ４００及び４０２がＭＯＤＥ１及びＭＯＤＥ２によって制御されてＤＢをセンスアンプ３１４に且つＤＢ＿Ｎをセンスアンプ３１２に結合することができる。図８Ｅを参照すると、黒「Ａ」データはセンスアンプ３１２の「＋」入力に及びセンスアンプ３１４の「−」入力で現れることになり、一方白「Ｂ」データはセンスアンプ３１２の「−」入力及びセンスアンプ３１４の「＋」入力に現れることになる。センスアンプ３１２及び３１４に対するビット線データのこの経路指定構成において、ビット線ＢＬ５及びＢＬ９に接続されているメモリセルに相補データが適切にプログラムされている場合、Ｑ及びＱ＿Ｎ出力は依然として相補データ状態であるはずである。Ｑ及びＱ＿Ｎ出力が第１の読出しモードに対して反転されているデータ状態を有することになり、したがって下流の回路が使用されてデータ状態を再反転することができることに留意されたい。
[0083]したがって、図８Ｆの実施形態は、電力シグネチャが発生されずに冗長且つセキュアな差動出力データを提供するために、２つの異なる説明されたモードのいずれかで動作させることができる。両読出しモードにおいて、同じ記憶されているデータが２つの異なるセンスアンプによって検出されるが、各読出しモードは異なるペアリングの記憶されているデータを検出する。図８Ｆの実施形態の更なる変形において、回路は、２つの前述されたモードを使用して動作されて、図９のフローチャートを参照しつつここで説明されるように、時間ベースの冗長性を提供することができる。冗長データが図８Ｅ及び８Ｆに図示されるようにプログラムされていることが前提とされる。５００で開始し、図８Ｅの実施形態に図示されるような第１の読出しモードが実行されて差動出力Ｑ及びＱ＿Ｎに関するデータを提供する。この第１の読出しデータは、Ｑ及びＱ＿Ｎ出力に結合される第１のレジスタ（図示せず）に一時的に記憶することができる。続いて５０２で方法は待ち状態に入り、次いで図８Ｆの実施形態に図示されるような第２の読出しモードが実行されて同じ差動出力Ｑ及びＱ＿Ｎに関するデータを提供する。この第２の読出しデータは、Ｑ及びＱ＿Ｎ出力に結合される第２のレジスタ（図示せず）に一時的に記憶することができる。
[0084]５０６に進み、第１のレジスタ及び第２のレジスタに記憶されている差動データは周知の論理を使用して互いに比較されて、それらが一致するか又は不一致かを判定することができる。第１の読出し動作対第２の読出し動作でＱ及びＱ＿Ｎによって伝えられる相補データが互いに対して反転されており、したがって比較論理はこの反転を考慮するように構成されるべきであることに留意されたい。データが一致すれば、方法は５０８で終了し、全ての４つの記憶されている「Ａ」及び「Ｂ」ビットのデータは正しいと考えられる。そうでなければ、方法は５１０に進み、そこで４つの記憶されているビットの少なくとも１つが誤って記憶されていると考えられ、この事は不良メモリセルを示してもよい。この時点で、付加の予め設定されているアルゴリズムが実行されて、対の記憶されている相補データビットのどちらが使用されるべきでないかを特定することができる。
[0085]したがって、これらの２つの説明された読出しモードが使用されて、Ｑ及びＱ＿Ｎ出力が第１の読出しモードで相補的であり、且つ第１の読出しモードに対して第２の読出しモードで相補的であるが、反転されていることを確認することによって、相補「Ａ」及び相補「Ｂ」データのプログラミングを検証することができる。両読出しモードにおいて、電力シグネチャは、上記の実施形態のために説明されたようにＲＥＳＥＴ信号を挿入することによって最小限にされる。図９の前述された方法は、メモリシステムの寿命の間に任意の回数実行されて、記憶されているデータを確認することができる。
[0086]図５、７及び８Ａ〜８Ｅに図示される出力経路回路網１０４の前述された実施形態は、メモリアレイ全体のための１つの動作モードのために構成されることができる。例えば、全ての混合検出ブロックは差動出力を伴う差動検出モードで動作するために構成されることができ、メモリデバイスからの任意の電力シグネチャは前述されたようにＲＥＳＥＴ信号をアサートすることによって最小限にされる。代わりに、幾つかの混合検出ブロックは１つの動作モードのために構成されることができるが、一方他の混合検出ブロックは異なる動作モードのために構成されることができる。図８Ａ〜８Ｅの実施形態に対して、４つの異なる動作モードがメモリアレイの異なる部分のために確保されることができる。メモリアレイの異なる部分とは、特定のワード線に接続されているメモリセルの１つ若しくは複数の行、又はワード線の範囲を指すことができる。したがって、前述されたＭＯＤＥ信号は、所望の動作モードを設定する適切な論理レベルへの自動アサートのために１つ又は複数の行アドレスで復号化されることができる。そのような柔軟性はメモリアレイが大量のデータを記憶するのを許容しつつ、コード、暗号鍵、又は電力シグネチャによる検出が望ましくない任意の他のデータなど、少量のセキュアなデータの記憶を可能にする。
[0087]要約すると、本説明される実施形態のいくつかは、データがビット当たり２つのセル（又はより多く）として記憶されるときに電力シグネチャ抑制を提供し、出力経路回路網は出力ポートに検出相補データを提供する。図１０のフローチャートは、半導体メモリデバイスにおける電力シグネチャ抑制のための方法の概要をなす。方法は、データがメモリアレイに、ビット当たり少なくとも２つのセルに差動的に記憶されることを前提とする。図１０の方法は、前述された実施形態に図示されるＱ及びＱ＿Ｎなどの差動又は相補出力ポートを第１の電圧レベルにリセットすることによって６００で開始する。この電圧レベルはＶＳＳ電圧レベル、又は別の可能なデータ状態に対応する別の電圧レベルとすることができる。次いで６０２で読出し動作が実行され、これはワード線（ＷＬ）を活性化してメモリアレイのメモリセルにアクセスすることで開始する。ビット線及び／又はデータバス検出が実行され、出力ポートの一方のみが６０４で第１の論理状態と逆の論理状態を表す第２の電圧レベルに駆動される。この方法は、相補データが検出後に提供される前述された実施形態のいずれにおいても使用することができる。この手法は、データを他の回路に再現するＱ及びＱ＿Ｎ出力の任意の他の下流の検出にも更に適用することができる。
[0088]前述された実施形態において、リセット可能な出力ラッチ回路３２０及び３２２が使用されて、その回路に接続される出力をＶＳＳ又はＶＤＤ電源電圧に駆動する。図１１Ａに図示される第１の代替実施形態において、非リセット可能なラッチ７００が先に図示された出力ラッチ回路３２０及び３２２に取って代わることができる。そのような実施形態において、リセット信号の活性レベルに応答してラッチ７００の入力を接地に結合するための単純なｎチャネルトランジスタ７０２を含むことによって、電力シグネチャは抑制されることができる。図示されないが、ｎチャネルトランジスタ７０２は、リセット信号の活性レベルに応答してラッチ７００の入力をＶＤＤに結合するためのｐチャネルトランジスタ（図示せず）と置き換えられることができる。
[0089]図１１Ｂに図示される第２の代替実施形態において、ｎチャネルトランジスタ７０４が、リセット信号の活性レベルに応答してラッチ７００の出力を接地に結合するように設置される。このトランジスタは、リセット信号の活性レベルに応答してラッチ７００の出力をＶＤＤに結合するｐチャネルトランジスタ（図示せず）と置き換えられることができる。図１１Ａ及び１１Ｂの実施形態には単一のトランジスタデバイスが例としてのみ図示されるのに対して、異なる制御信号を受信する異なる構成の複数のトランジスタデバイスが同じ結果を達成するために使用することができる。
[0090]前述された出力経路回路網実施形態に関して、回路がシングルエンドモードで動作されるとき、ＲＥＳＥＴ信号は使用されず、不活性状態のままである。上記の実施形態の代替シングルエンド動作モードにおいて、リセット信号は、特定の方式及びシーケンスで使用することができる。この代替シングルエンド動作モードにおいて、ＲＥＳＥＴ信号は、各読出し動作及び全ての出力が読出し動作毎に高論理状態及び低論理状態に交互にリセットされる前に、アサートされることができる。例えば、ＲＥＳＥＴ信号は第１の読出し動作の前にアサートされて全ての出力を低論理状態にリセットし、その後に第１のデータ読出し動作が続く。次のクロックサイクルで、ＲＥＳＥＴ信号はアサートされて全ての出力を高論理状態にリセットし、その後に第２のデータ読出し動作が続く。
[0091]上記の説明において、説明の目的で、数多くの詳細が実施形態の完全な理解を提供するために記載される。しかしながら、これらの具体的な詳細は必須ではないことが当業者にとって明らかであろう。他の事例において、周知の電気構造及び回路は、理解を不明瞭にしないためにブロック図形式で図示される。例えば、本明細書に説明される実施形態がソフトウェアルーチン、ハードウェア回路、ファームウェア又はそれらの組合わせとして実装されるかどうかに関して、具体的な詳細は提供されない。
[0092]本開示の実施形態は、機械可読媒体（コンピュータ可読プログラムコードが内部に具体化されるコンピュータ可読媒体、プロセッサ可読媒体又はコンピュータ使用可能媒体とも称される）に記憶されるコンピュータプログラム製品として表されることができる。機械可読媒体は、ディスケット、コンパクトディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、メモリデバイス（揮発性若しくは不揮発性）又は類似した記憶機構を含む磁気、光学又は電気記憶媒体を含め、任意の適切な有形の非一時的な媒体とすることができる。機械可読媒体は、実行されるとプロセッサに本開示の実施形態に係る方法におけるステップを行わせる命令、コードシーケンス、構成情報又は他のデータの様々な組を含むことができる。当業者は、説明された実装を実装するのに必要な他の命令及び動作も機械可読媒体に記憶することができることを認識するであろう。機械可読媒体に記憶される命令はプロセッサ又は他の適切な処理デバイスによって実行されることができ、且つ回路網とインタフェースして説明されたタスクを行うことができる。
[0093]上記の実施形態は専ら例であるものと意図される。変更、修正及び変形が当業者によって特定の実施形態にもたらされることができる。請求項の範囲は本明細書に記載される特定の実施形態によって限定されるべきでなく、全体として本明細書と一貫して解釈されるべきである。

Claims (25)

  1. 半導体デバイスであって、
    読出し動作において少なくとも１つのビット線からビットのデータを提供するための、ビット線及びワード線に接続されているメモリセルを有するメモリアレイと、
    前記ビット線に結合されており、且つ前記少なくとも１つのビット線からの前記ビットのデータを検出するように構成されている出力経路回路であって、該出力経路回路は、第１の出力ポート及び第２の出力ポートを有し、該第１の出力ポート及び第２の出力ポートが前記少なくとも１つのビット線が検出される前に制御信号に応答して読出し動作においてリセット電圧レベルに選択的に駆動されるように構成されており、且つ前記検出されたビットのデータに対応する電圧レベルに前記第１の出力ポート及び第２の出力ポートの一方を駆動することによって前記検出されたビットのデータを出力するように構成されている出力経路回路と、
    を備える半導体デバイス。
  2. 前記リセット電圧が第１の電圧源レベル（ＶＤＤ）及び第２の電圧源レベル（ＶＳＳ）の一方である、請求項１に記載の半導体デバイス。
  3. 前記メモリアレイが、１つの論理状態に対応する単一のメモリセルに、又は相補型論理状態に対応する少なくとも２つのメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項１に記載の半導体デバイス。
  4. 前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び前記相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項３に記載の半導体デバイス。
  5. 前記メモリアレイが、前記相補型論理状態に対応する第１の対のメモリセル、及び逆相補型論理状態に対応する第２の対のメモリセルに、前記ビットのデータを記憶するように構成可能である、請求項３に記載の半導体デバイス。
  6. 前記メモリアレイの第１の部分がデータを単一のメモリセルに記憶するように構成されており、且つ前記メモリアレイの第２の部分がデータを少なくとも２つのメモリセルに記憶するように構成されている、請求項３に記載の半導体デバイス。
  7. 前記メモリアレイが前記ビットのデータを単一のメモリセルに記憶するように構成されており、前記制御信号が阻止されて前記第１の出力ポート及び前記第２の出力ポートがリセット電圧レベルに駆動されるのを防止し、前記出力経路回路が、前記検出されたビットのデータを前記第１の出力ポートで出力し、且つ前記第２の出力ポートでの出力のために別のビット線からの別のビットのデータを検出する、請求項３に記載の半導体デバイス。
  8. 前記メモリアレイが前記ビットのデータを少なくとも２つのメモリセルに記憶するように構成されており、前記出力経路回路が複数のリセット回路を含み、該リセット回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、請求項３に記載の半導体デバイス。
  9. 前記リセット回路が、前記第１の出力ポートと前記リセット電圧との間に接続されている第１のトランジスタデバイス、及び前記第２の出力ポートと前記リセット電圧との間に接続されている第２のトランジスタデバイスを含み、前記第１のトランジスタデバイス及び第２のトランジスタデバイスの各々が前記制御信号を受信するためのゲート端子を有している、請求項８に記載の半導体デバイス。
  10. 前記リセット回路が、前記第１の出力ポートに接続されている第１のラッチ、及び前記第２の出力ポートに接続されている第２のラッチを含み、前記第１のラッチ及び第２のラッチの各々が、前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧に駆動するように前記制御信号によってリセット可能である、請求項８に記載の半導体デバイス。
  11. 前記出力経路回路が、
    第１のビット線を第１のデータバスに結合し且つ第２のビット線を第２のデータバスに結合するための複数のビット線セレクタと、
    前記第１のデータバス及び前記第２のデータバスの電圧を検出するためのシングルエンド検出モード及び差動検出モードで選択的に動作可能であり、且つ前記第１の出力ポート及び第２の出力ポートを前記第１の電圧源レベル（ＶＤＤ）か又は前記第２の電圧源レベル（ＶＳＳ）かに駆動するように構成されている検出ブロックと、
    を含む、請求項２に記載の半導体デバイス。
  12. 前記検出ブロックが複数の出力ラッチ回路を含み、該出力ラッチ回路はそれぞれ前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている、請求項１１に記載の半導体デバイス。
  13. 前記検出ブロックが、
    前記シングルエンド検出モードで動作可能な第１のシングルエンドセンスアンプであり、且つ前記第１のデータバスの電圧を基準電圧と比較して第１のシングルエンド出力を提供するように構成されている第１のシングルエンドセンスアンプと、
    前記シングルエンド検出モードで動作可能な第２のシングルエンドセンスアンプであり、且つ前記第２のデータバスの電圧を前記基準電圧と比較して第２のシングルエンド出力を提供するように構成されている第２のシングルエンドセンスアンプと、
    前記差動検出モードで動作可能な差動センスアンプであり、且つ前記第１のデータバスの電圧を前記第２のデータバスの電圧と比較して複数の差動出力を提供するように構成されている差動センスアンプと、
    複数の出力セレクタであり、前記シングルエンド検出モードでは前記第１のシングルエンド出力及び前記第２のシングルエンド出力を前記出力ラッチ回路に結合するように構成されており、且つ前記差動検出モードでは前記差動出力を前記出力ラッチ回路に結合するように構成されている複数の出力セレクタと、
    を含む、請求項１２に記載の半導体デバイス。
  14. 前記検出ブロックが、
    前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
    前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有しており、前記第１の出力及び前記第２の出力が前記出力ラッチ回路に接続されている、第２の差動センスアンプと、
    前記シングルエンド検出モードでは基準電圧を前記第１の基準ノード及び前記第２の基準ノードに結合し、且つ前記差動検出モードでは前記第２のデータバスを前記第１の基準ノードに結合するとともに前記第１のデータバスを前記第２の基準ノードに結合する複数の基準セレクタと、
    を含む、請求項１２に記載の半導体デバイス。
  15. 前記基準セレクタが、更に、第２の差動検出モードでは第３のビット線を前記第１の基準ノードに結合するように構成されており且つ第４のビット線を前記第２の基準ノードに結合するように構成されている、請求項１４に記載の半導体デバイス。
  16. 前記第１のビット線及び前記第３のビット線が第１の相補データに対応する電圧を伝え、且つ前記第２のビット線及び前記第４のビット線が第２の相補データに対応する電圧を伝える、請求項１５に記載の半導体デバイス。
  17. 前記第１の相補データ及び前記第２の相補データが同じビットのデータを表しており、前記第１の差動センスアンプが前記第１の相補データを検出して前記ビットのデータの真の状態を出力し、且つ前記第２の差動センスアンプが前記第２の相補データを検出して前記真の状態の補数を出力する、請求項１５に記載の半導体デバイス。
  18. 前記出力経路回路が、
    複数のビット線セレクタであり、第１のビット線及び第２のビット線の一方を第１のデータバスに選択的に結合し、且つ第３のビット線及び第４のビット線の一方を第２のデータバスに選択的に結合するように構成されている複数のビット線セレクタと、
    前記第１のデータバスに接続されている第１の入力、第１の基準ノードに接続されている第２の入力、及び第１の出力を有している第１の差動センスアンプと、
    前記第２のデータバスに接続されている第１の入力、第２の基準ノードに接続されている第２の入力、及び第２の出力を有している第２の差動センスアンプと、
    第１の出力ラッチ回路及び第２の出力ラッチ回路であり、それぞれが前記制御信号に応答して前記第１の出力ポート及び前記第２の出力ポートを前記リセット電圧レベルに駆動するように構成されている第１の出力ラッチ回路及び第２の出力ラッチ回路と、
    複数の基準セレクタであり、基準電圧、前記第２のビット線及び前記第２のデータバスの１つを前記第１の基準ノードに選択的に結合し、且つ前記基準電圧、前記第３のビット線及び前記第１のデータバスの１つを前記第２の基準ノードに選択的に結合するように構成されている複数の基準セレクタと、
    を含む、請求項２に記載の半導体デバイス。
  19. 半導体デバイスからデータを読み出すための方法であって、
    前記メモリデバイスのメモリアレイからの読出し動作を実行するステップと、
    複数の差動出力を第１の電圧レベルにリセットするステップと、
    前記メモリアレイから読み出された前記データに応答して前記差動出力の一方を第２の電圧レベルに駆動するステップと、
    を含む方法。
  20. 前記リセットするステップが差動出力を前記第１の電圧レベルに駆動することを含む、請求項１９に記載の方法。
  21. 前記リセットするステップが前記差動出力に接続されている複数のラッチ回路をリセットすることを含む、請求項１９に記載の方法。
  22. 前記読出し動作を実行する前記ステップが、前記メモリアレイのワード線をアサートすることを含む、請求項１９に記載の方法。
  23. 前記読出し動作を実行する前記ステップが、前記ワード線をアサートした後に少なくとも１つのセンスアンプを活性化することを含む、請求項２２に記載の方法。
  24. 前記差動出力をリセットする前記ステップが、前記少なくとも１つのセンスアンプを活性化することの前に発生する、請求項２３に記載の方法。
  25. 前記差動出力をリセットする前記ステップが、前記ワード線をアサートすることと同時に発生する、請求項２３に記載の方法。
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