TW201741928A - 抑制記憶體器件中電紋特徵之系統及方法 - Google Patents

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Abstract

一種於讀取作業時抑制記憶體器件中電紋特徵之系統及方法。記憶體陣列將每一位元之數據存儲於雙數的單元裡，例如每位元以兩單元存儲。其中互補數據狀態係存儲於每對單元裡。透過位線差別讀取記憶體陣列可抑制電紋特徵，因為無關被讀取的數據為何，其功率消耗之展現均相同。於每一讀取作業前，提供補償數據至下游電路系統之數據輸出緩衝器重置至相同的邏輯狀態，如此在每讀取循環中僅一輸出緩衝器(位於互補輸出緩衝器配對)可被驅使至相對的邏輯狀態。因此無關數據狀態係自記憶體陣列被讀取且由輸出緩衝器所提供，其功率消耗維持相同。

Description

抑制記憶體器件中電紋特徵之系統及方法
本申請案主張於2016年5月18日提出申請之美國第62/338,277號臨時申請案之國際優先權利益，該文之內容於此一併列為參考。
本案係關於一種記憶體器件，尤指一種關於記憶體器件之電紋特徵抑制。
眾所皆知，記憶體器件存儲之數據係供其他系統使用以執行某些功能。這類數據可簡單如多媒體檔案或使用者可閱覽之文件，而存儲這類數據之記憶體器件可例示為可攜式USB碟之非揮發式記憶體、各類已知之記憶卡及固態硬碟。這類記憶體器件亦可例示為揮發式記憶體，如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)或靜態隨機存取記憶體(Static Random-Access Memory， SRAM)。而於前述例示中，該等記憶體器件可為封裝中所構裝之一獨立的半導體記憶體晶片。
另一種型態之數據則較為敏感，如加密金鑰或密碼，係存儲於一記憶體器件中，待有需要時則由主機系統讀取。這類數據存儲於一記憶體器件中，並與其他電路整合，如專用積體電路(Application-specific integrated circuit，ASIC)或其他混合電路系統。另外，獨立的記憶體器件可互聯至一主機系統之印刷電路板或多晶片封裝上，以提供存儲容量。
當然，這類敏感的數據必須確保免於有意或無意的探視。當半導體記憶體器件的逆向工程有可能用以探視此存儲數據時，需耗費時力為之，且需以特定設備去揭示物理性電路元件。再者，專司於半導體器件逆向工程的公司亦不可能涉入未經授權而讀取這類敏感數據的違法行為。
遂而興起一種逆向工程，用以部份探知存儲於記憶體器件之存儲數據。此一技術被稱為是電紋特徵技術(Power signature analysis)，於半導體記憶體器件或以記憶體器件為部份之系統中，一旦系統操作執行各種功能時，其電源供應係受到監控。所使用的原理係於特定數據讀取時會顯現功率消耗位階，當不同數據狀態被讀取時即有所變化，即便實際被讀取的數據仍未知。所以，當不同的讀取作業為記憶體器件所執行時，功率消耗將會發生，且電源供應將於其位階上顯現變化。電源供應變化之圖形可校對於特定功能含蓋時間(一時程信號)，且當足夠數據被收集後，分析圖形可為該數據正被讀取時之邏輯狀態提供線索。
為描述目前記憶體器件的電紋特徵問題，遂作成圖1參考。圖1係揭示一已知記憶體陣列及輸出路徑電路。記憶體陣列以位線BL0至BL7及字線WL表示，且採取以一記憶體單元連接於字線WL與每一位線的交連處。熟知技藝者可知一記憶體陣列可包含多於圖1中所示之一字線及八位線。記憶體單元可由非揮發式或揮發式記憶體單元所構成。位線BL0至BL3係連接至第一列選擇電路10，其係標號為一多工器/多路輸出選擇器。位線BL4至BL7係連接至第二列選擇電路12，其係標號為一多工器/多路輸出選擇器。列選擇電路10及12係由列選擇信號(未圖示)所控制，以耦合一位線至數據匯流線DB0及DB1。
讀取數據時，檢測放大器14及16分別將數據匯流線DB0及DB1之電壓相較於一參考電壓VREF做比較，以於輸出端Q0及Q1輸出。參考電壓VREF設定至一電壓準位以區分一位線電壓並標記為邏輯＂1＂或邏輯＂0＂。此檢測通常被稱為單一端檢測。輸出端Q0輸出一位元數據時，輸出端Q1輸出一第二位元數據。覆寫數據時，覆寫驅動器18及20由輸入端D0及D1接收覆寫數據，以應用於數據匯流線DB0及DB1。列選擇電路10及12再次由選擇信號所控制，以耦合數據匯流線DB0及DB1至選擇的位線。其中字線WL被驅動去讀取記憶體單元，以影響數據被存儲至連接於所選擇位線之記憶體單元。列選擇電路10及12與檢測放大器14及16可視為圖1之輸出路徑電路。
圖1電路之讀取作業時程圖例示於圖2，於每一時脈循環CLK中，有連續的位元自輸出端Q0及Q1被讀取出來。於此實施例中，每次輸出端Q0(或Q1)自一低邏輯狀態轉換至一高邏輯狀態時，即有功率消耗發生於記憶體陣列以及檢測放大器14及16處。再者，不同功率消耗發生於高至低位階的轉換以及低至高位階的轉換。如圖2所示，當一信號輸出端轉換至高邏輯狀態時，其功率消耗處於一位階；當無任一輸出端轉換至高邏輯狀態時，功率消耗處於另一不同之位階；而當兩輸出端轉換至高邏輯狀態時，功率消耗更處於再一不同之位階。一旦於特定時脈循環內之瞬間功率消耗可被監測，則於連續時脈循環內，輸出端之轉換序列則可用於決定記憶體器件之電紋特徵。
因此，實有需要提供一記憶體器件，以組配抑制任何於讀取作業時之電紋特徵。
本案的目的在消除或減輕先前記憶體器件之至少一缺點。
於第一概念上，本案提供一種具記憶體陣列和輸出路徑電路之半導體器件。記憶體陣列具有記憶體單元連接至位線及字線，以於一讀取作業時在至少一位線上提供一數據位元。輸出路徑電路係耦合至位線，且組配自至少一位線上檢測該數據位元。輸出路徑電路具有第一及第二輸出端，以於該至少一位線被檢測前，因應一控制信號而被選擇性地驅動至一重置電壓準位，並藉由驅動第一及第二輸出端的其中之一至一電壓準位以對應該被檢測之數據字元而輸出該被檢測的數據位元。該重置電壓準位可為第一電壓(VDD)供應準位及第二電壓(VSS)供應準位的其中之一。
於一實施例中，記憶體陣列可組配對應一邏輯狀態將該數據字元存儲於一單一記憶體單元，或對應互補邏輯狀態將該數據字元存儲於至少兩記憶體單元。於本實例的構想中，該記憶體陣列可組配對應該互補邏輯狀態而將該數據字元存儲於一第一對記憶體單元，以及對應該互補邏輯狀態而將該數據字元存儲於一第二對記憶體單元。抑或，該記憶體陣列可組配對應該互補邏輯狀態而將該數據字元存儲於一第一對記憶體單元，以及對應倒互補邏輯狀態而將該數據字元存儲於一第二對記憶體單元。於此實施例中，該記憶體陣列的第一部份係以單一記憶體單元存儲一位元的數據，且該記憶體單元的第二部份係以至少兩記憶體單元存儲一位元數據。於記憶體陣列組配將數據字元存儲於單一記憶體單元時，控制信號可被抑制，以避免該第一及第二輸出端被驅動至一重置電壓準位，且輸出路徑電路於第一輸出端輸出該被檢測的數據字元，並自另一位線檢測另一數據位元以於第二輸出端輸出。於記憶體陣列組配將該數據字元存儲於至少兩記憶體單元時，該輸出路徑電路包含的重置電路中，每一者均可因應該控制信號而驅使該第一輸出端及第二輸出端達該重置電壓準位。
於該等實施例中，重置電路包含一第一電晶體器件連接於該第一輸出端及該重置電壓之間，且包含一第二電晶體器件連接於該第二輸出端及該重置電壓之間。該第一電晶體器件及該第二電晶體器件均具接收控制信號之閘極端。抑或，該重置電路包含一第一閉鎖器連接至第一輸出端，以及一第二閉鎖器連接至第二輸出端。每一第一及第二閉鎖器可藉由控制信號重置而驅使該第一輸出端及第二輸出端達該重置電壓。
根據第一概念的另一實施態樣，該輸出路徑電路包含位線選擇器及一檢測放大器模塊。位線選擇器耦合第一位線至第一數據匯流排以及第二位線至第二數據匯流排。檢測放大器模塊係可選擇性地操作於一單端檢測模式以及一差別檢測模式，以檢測第一數據匯流排及第二數據匯流排上的電壓，且組配驅使第一輸出端及第二輸出端達到第一電壓(VDD)供應準位或第二電壓(VSS)供應準位。於此實例中，檢測放大器模塊包含之輸出閉鎖電路中，每一者均組配因應該控制信號而驅使該第一輸出端及第二輸出端達該重置電壓準位。
再者，檢測放大器模塊可包含一第一單端檢測放大器、一第二單端檢測放大器、一差別檢測放大器以及輸出選擇器。第一單端檢測放大器可於單端檢測模式中操作，且組配比較第一數據匯流排電壓與一參考電壓以提供一第一單端輸出。第二單端檢測放大器可於單端檢測模式中操作，且組配比較第二數據匯流排電壓與該參考電壓以提供一第二單端輸出。差別檢測放大器可於差別檢測模式中操作，且組配比較第一數據匯流排電壓與第二數據匯流排電壓以提供差別輸出。輸出選擇器則係組配於單端檢測模式時耦合第一單端輸出及第二單端輸出至輸出閉鎖電路，並組配於差別檢測模式時耦合差別輸出至輸出閉鎖電路。
此外，檢測放大器模塊可包含一第一差別檢測放大器、一第二差別檢測放大器以及第一參考選擇器。第一差別檢測放大器具有一第一輸入端連接至第一數據匯流排、一第二輸入端連接至第一參考節點，以及一第一輸出端。第二差別檢測放大器則具有一第一輸入端連接至第二數據匯流排、一第二輸入端連接至第二參考節點，以及一第二輸出端。第一輸出端及第二輸出端連接至輸出閉鎖電路。第一參考選擇器於單端檢測模式時耦合第一參考電壓至第一參考節點及第二參考節點，而於差別檢測模式時耦合第二數據匯流排至第一參考節點以及耦合第一數據匯流排至第二參考節點。
於此實施態樣中，參考選擇器更於一第二差別檢測模式中組配耦合一第三位線至第一參考節點，以及組配耦合一第四位線至第二參考節點。其中第一位線及第三位線承載電壓對應於第一互補數據，而第二位線及第四位線承載電壓則對應於第二互補數據。於本實施態樣中，第一互補數據及第二互補數據為具相同位元數之數據，且第一差別檢測放大器檢測第一互補數據以輸出數據位元之真實狀態，而第二差別放大器檢測第二互補數據以輸出該真實狀態之互補狀態。
根據第一概念的再一實施態樣，輸出路徑電路包括位線選擇器、一第一差別檢測器、一第二差別檢測器、一第一輸出閉鎖電路與一第二輸出閉鎖電路，以及參考選擇器。位線選擇器係組配以選擇性地將一第一位線與一第二位線的其中之一耦合至一第一數據匯流排，並選擇性地將一第三位線與一第四位線的其中之一耦合至一第二數據匯流排。第一差別檢測放大器具有一第一輸入端連接至第一數據匯流排、一第二輸入端連接至第一參考節點，以及一第一輸出端。第二差別檢測放大器具有一第一輸入端連接至第二數據匯流排、一第二輸入端連接至第二參考節點，以及一第二輸出端。第一輸出閉鎖電路及第二輸出閉鎖電路均組配以因應控制信號而驅使第一輸出端及第二輸出端達該重置電壓準位。參考選擇器則組配選擇性地將一參考電壓、第二位線以及第二數據匯流排的其中之一耦合至第一參考節點；以及選擇性地將參考電壓、第三位線及第一數據匯流排的其中之一耦合至第二參節點。
於一第二概念上，本案提供一種自記憶體器件讀取數據的方法。其方法步驟包含重置差別輸出至一第一電壓準位；由記憶體器件之一記憶體陣列單元執行記憶體器件之一讀取作業；以及因應由記憶體陣列所讀取的數據驅使差別輸出的其中之一達一第二電壓準位。其中重置可包括驅使差別輸出達第一電壓準位，或重置包括重置連接至差別輸出之閉鎖電路。於一實施態樣中，執行讀取作業包括宣告記憶體陣列之一字線，以及於宣告字線後激活至少一檢測放大器。重置差別輸出可於激活至少一檢測放大器或宣告字線前進行。
本案其他概念及技術特徵均可由熟習此技術之人士透過以下特定實施例之敍述並配合對應圖式說明而知悉。
概括而言，本案提供一種於讀取作業時抑制一記憶體器件之電紋特徵之方法及系統。一記憶體陣列將每一位元之數據存儲於雙數的單元裡，例如每位元以兩單元存儲。其中互補數據狀態係存儲於每對單元裡。透過位線差別讀取記憶體陣列可抑制電紋特徵，因為無關被讀取的數據，其功率消耗均相同。於每一讀取作業時，提供互補數據至下游電路系統之數據輸出緩衝器重置至相同的邏輯狀態，如此僅一輸出緩衝器被驅使至相對的邏輯狀態。因此無關數據狀態係自記憶體陣列被讀取及由輸出緩衝器所提供，功率消耗均維持相同。此結果更具移除電紋特徵中可偵測序號的優勢。
本案更進一步的技術特徵非僅將電紋特徵隱藏於記憶體器件內，其亦提供一”瀏覽”共構模塊以接收或覆寫電紋特徵獨立之數據。換言之，非記憶體電路之部份但整合於相同晶片上之相鄰電路，若將其構造依此設計亦可隱藏其接收或所提供之互補數據之電紋特徵。
圖3係揭示本案較佳實施例之具電紋特徵抑制之記憶體器件之方塊圖。記憶體器件100包括一記憶體陣列102，具有複數個記憶體單元連接至複數個位線及複數個字線。其中當互補數據狀態呈現或每一記憶體單元存儲有單一位元之數據時，至少有兩記憶體單元用於存儲單一位元之數據。記憶體單元可為一揮發性或非揮發性的記憶體元。如現有技藝熟知之互補邏輯狀態，利用兩單元去存儲單一位元之數據，於此便不再詳述。據此，物理性位線邏輯化成為互補位線BL0/BL0_N至BLp /BLp_N。其中＂p＂為整數，代表最後的位線；而＂N＂用於表示互補位線。因此每一對位線BL/BL_N上之電壓代表單一位元之數據。輸出路徑電路104由記憶體陣列102輸出讀取數據至差別輸出端Q[0:m]/Q[0:m]_N，其中＂m＂為整數，代表最後的輸出端；而＂N＂用於表示互補輸出端。於後將詳盡說明，輸出路徑電路104應用於差別檢測，以比較互補位線彼此間之電壓；或應用於單端檢測，以比較位線與一參考電壓之電壓。
因此每一對輸出端 Q/Q_N提供輸出電壓作為單一位元數據。輸出路徑電路104自該記憶體陣列102接收一重置信號RESET，其係於讀取作業期間的一特定時間點被激活，以於輸出端Q/Q_N輸出數據時期，抑制任何電紋特徵。於後將更詳細的說明此重置信號何時及如何為輸出路徑電路104所使用。
記憶體器件100包含有其他需求電路以確保適切的運作，但其與本案無相關性故未圖示於圖3中。記憶體器件100可為一單機半導體晶片或可整合於一具有其他下游電路之晶片上之系統。例示之下游電路包括接收真實數據之數據處理電路106以及組配與數據處理電路106相同而用於接收互補之真實數據之鏡射數據處理電路108。
於本實施例中，記憶體陣列102及輸出路徑電路104於任何讀取作業時並未展示任何有助於查知被輸出數據之電紋特徵。不論被讀取的數據狀態為何，記憶體陣列102消耗相同的功率，且輸出路徑電路104消耗相同的功率，因為於每一讀取循環中，總是以邏輯＂1＂及邏輯＂0＂輸出。於一大型整合系統中，為進一步抑制電紋特徵，鏡射處理電路108可如實際之數據處理電路106般以相同方法作用，所以數據處理電路106或鏡射處理電路108兩者其中之一不管輸出數據而總持續運作。
圖4係揭示本案實施例以輸出路徑電路104進行電紋特徵抑制之簡單時程圖。其係採取數據之互補狀態由記憶體陣列102讀出，且由輸出路徑電路104差別檢測並以一時序同步於互補輸出端Q及Q_N輸出。圖4所示者亦為圖3重置信號RESET之一信號軌蹤。由圖4的左側開始，第一讀取作業開始於時脈CLK之發起邊緣110，其初始之讀取程序，可包含任何所需位線的預充電、字線的激活和檢測。
第一重置RESET脈衝於發起邊緣110後短暫地發起，以使兩輸出端Q及Q_N被驅使至一第一電壓準位之重置狀態，即於此例中之電壓VSS，表示一邏輯＂0＂的狀態。與重置RESET脈衝發起的同時或其後，位線數據之檢測被啟動，輸出路徑電路104最終驅動具檢測數據之輸出端Q及Q_N。更特別的是，輸出端Q被驅使至一第二電壓準位，即於此例示中之電壓VDD，表示一邏輯＂1＂的狀態。而作為輸出端Q之互補，輸出端Q_N被驅使至VSS的第一電壓準位。然而，由於輸出端Q_N因重置RESET信號而重置至電壓VSS準位，相對先前的重置狀態，輸出端Q_N的準位並無變化。此程序重覆於後接續之四個數據讀取作業。對其餘四個數據讀取作業之每一個來說，僅有輸出端Q或Q_N的其中之一被驅使至電壓VDD的第二電壓準位，且正好有二輸出緩衝器於每一讀取循環時程中變化。該二變化可記為圖4中的每一時序循環。因此，於不同數據狀態被讀出時，或相對於任何先前數據被讀取時，並無電紋特徵存在於其間。
以記憶體陣列102組配存儲數據於兩單元相對較將一數據存儲於一單一單元內之組配，可降低全部存儲容量。於此特別例示中，全部存儲容量可減少50%。再者，輸出數據寬度也減少50%。舉例來說，一64Mb記憶體器件組配以單一位元存儲於單一單元，具有數據寬度32位元，以及輸出端Q0至Q31。若採用記憶體陣列及內部數據匯流排之數量維持不變，另一版本之記憶體器件則組配以單一位元存儲於兩單元，則將存至32Mb，具有數據寬度降至16位元，以及輸出端Q0/Q0_N至Q15/Q15_N。當某些應用不需安全數據存儲空間，較偏好量大的總存儲空間及高頻寬。而於其他需要安全數據存儲空間，具有電紋特徵抑制者則有較高度優先權。
於本案實施例中，當輸出路徑電路104可選擇性地組配接收、檢測及輸出所接收的位線數據而供予單一位元單一單元模式或單一位元兩單元模式時，記憶體陣列102可組配以單一位元單一單元模式、以單一位元兩單元模式或兩者一起來存儲數據。其可以單一記憶體器件形式被製造而作不同的應用。單一位元兩單元模式之再加強即為具備存之一單一位元兩單元模式。
本屬共擁前案之美國專利US 8,213,211係揭示一種具位線及字線之記憶體陣列。其即得以單一位元單一單元模式或單一位元二或多單元模式來存儲數據。參考該申請案之教示可見例示之記憶體陣列組態可以不同數量的單元作為單一位元之存儲模式。以下直接說明輸出路徑電路104之例示，於單一或雙單元存儲單一位元模式，接收位線電壓。
圖5係揭示本案第一較佳實例之輸出路徑電路104之電路示意圖。位線BL0至BL7及字線WL列示於記憶體陣列102。於本實施例之輸出路徑電路104包含各自連接至各別群組位線之位線選擇器200及202、單端檢測放大器204及206、差別檢測放大器208、輸出選擇器210及211，以及連接至輸出端Q及Q_N之輸出緩衝器214與216。於本實施例中，輸出緩衝器214及216可為一輸出閉鎖電路。覆寫驅動器218及220非屬輸出路徑電路104的部份，但仍完整列示。虛線框內輸出路徑電路104之元件排列可依記憶體陣列102其他各族群之位線而重複設置，且其係採取記憶體陣列102組配包含雙數個這類位線族群。以下將對前述元件做更詳盡的說明。
記憶體陣列102係組配以單一或雙單元存儲單一位元來存儲數據。於一讀取作業中，激活一字線讀取其所連接的所有單元。位線選擇器200及202作為列選擇電路，且接收相同的解碼列位址信號(未圖示)供每一選擇的單一位線連接至各別的數據匯流排DB及DB_N。每一位線選擇器200和202可與任何數量的位線連接。數據匯流排DB則連接至單端檢測放大器204的一輸入端，以及連接至差別檢測放大器208的一第一輸入端。單端檢測放大器204的其他輸入端則用以接收一參考電壓VREF。同樣地，數據匯流排DB_N連接至單端檢測放大器206的一輸入端，以及連接至差別檢測放大器208的一第二輸入端。單端檢測放大器206的其他輸入端則用以接收一參考電壓VREF。
單端檢測放大器204的輸出端則供予輸出選擇器210的一第一輸入端；而差別檢測放大器208的第一輸出端則供予輸出選擇器210的一第二輸入端。同樣地，單端檢測放大器206的輸出端則供予輸出選擇器212的一第一輸入端；而差別檢測放大器208的第二輸出端則供予輸出選擇器212的一第二輸入端。圖5中所示之所有檢測放大器均可以一檢測致能信號SENSE致能之，以比較其輸入端並提供一對應的結果輸出。輸出選擇器210及212接收一模式控制信號MODE而選擇以其何輸入端分別透過媒介輸出端q及q_N耦合至閉鎖器214及216。所示之輸出選擇器210及212具有標示為數字1及2之輸入位置。當模式控制信號MODE於另一狀態選擇輸入2時，該模式控制信號MODE則以狀態選擇輸入1而傳送至輸出端。未標示1至4之位線選擇器200及202亦類似組配因應相同的解碼列位址信號而選擇相同的輸入端。由此可知，任何具有數值輸入位置之選擇器均可知悉其功能作動如前所述。每一輸出閉鎖電路214及216接收一重置信號RESET且連接至輸出端Q及Q_N。由覆寫驅動器218及220構成之覆寫電路則可自輸入端D及D_N接收覆寫數據而分別驅動數據匯流排DB及DB_N。
圖5例示之輸出路徑電路104可端視數據如何存儲於記憶體陣列102而以單端或差別模式操作。以下以差別模式參考圖6所示時程圖為例之讀取作業，其電紋特徵可被抑制。圖6所示之時程圖包含圖5所有信號之信號軌跡。位線、數據匯流排及輸出端之信號軌跡通常表示所存儲之數據為一邏輯 ＂1＂或邏輯＂0＂的狀況下。
於本實施例中，採取記憶體陣列由反熔絲記憶體單元所構成，其如本屬共擁前案之美國專利US 8,213,211所例示者，且以兩記憶體單元存儲單一位元數據以成為互補數據狀態。因此記憶體單元連接至位線BL0至BL3存儲有位元之狀態；而位線BL4至BL7則存儲有位元之互補狀態。於本實施例中，採取BL0至BL4被選定以連接至各別對應之數據匯流排DB及DB_N，即如圖5中位線BL0、BL4及字線WL相交處標示為＂＂的位置上。且模式控制信號MODE設定成一邏輯狀態，以致能輸出選擇器210及212由差別檢測放大器208選擇出唯一的輸出而耦合至輸出閉鎖電路214及216。其中位線及數據匯流排DB/DB_N更採取由預充電電路(未圖示)預充電至電壓VSS準位。
讀取作業於時脈CLK發起邊緣後旋即開始，其中字線WL被激活。約於此同時，重置信號RESET宣告成為一脈衝信號。重置信號RESET使所有輸出閉鎖電路214及216重置至電壓VSS準位。值得注意的是，於檢測放大器觸發或致能前，重置信號RESET可於任何時間點上宣告。於本實施例中，係於檢測致能信號SENSE發啟邊緣前，激活的字線使被選定的位線被預充電至電壓VSS準位而昇至高電壓，此時其他位線仍維持在約略是電壓VSS之充電電壓準位。於預定的時間上，位線選擇器200及202被列選擇信號所激活，以將被選定之位線耦合至數據匯流排DB及DB_N。於該點，數據匯流排DB及DB_N將昇至一高電壓準位。此預定時間可根據檢測放大器204、206及208何時為檢測致能信號SENSE所激活而進行校對，以使足夠電壓得於數據匯流排DB/DB_N上發展。於本實施例中，位線選擇器200及202可與時脈CLK或字線WL發起邊緣的同時或其後被激活。於時脈CLK落下邊緣，檢測致能信號SENSE則被宣告開啟全部的檢測放大器。
差別檢測放大器208之輸入端被測得，而數據匯流排DB及DB_N上之電壓被驅使為互補高及低電壓準位。其中當檢測放大器208被激活時，數據匯流排DB及DB_N中之一將達到一全電壓軌準位。差別檢測放大器208之互補輸出則由輸出閉鎖電路214及216所閉鎖，以於輸出端Q及Q_N上輸出。因為輸出閉鎖電路214及216於讀取作業啟動後會被重置，且先於差別檢測放大器208之檢測，所以僅一輸出閉鎖電路214或216能驅使其輸出端達到一高邏輯準位。下一讀取循環則於下一時脈CLK發起邊緣開始進行，且重複先前所述第一次讀取作業之流程。因此，不管數據讀取或數據被讀出的時序，電紋特徵均得以被抑制。
於圖5所示之實施例中，相同的檢測致能信號SENSE被用於致能單端檢測放大器204及206，以及差別檢測放大器208。於另一實施例中，模式信號MODE可與一主要檢測信號邏輯性地結合而產生分離出兩不同的檢測信號。一為正好致能單端檢測放大器204及206，而另一則為正好致能差別檢測放大器208者。
為於一單端模式下操作輸出路徑電路104，模式信號MODE改為對應單端操作之邏輯狀態，如此僅單端檢測放大器204及206之輸出端耦合至輸出閉鎖電路214及216。於單端模式中，重置信號RESET未被使用，且持續處於一未激活狀態。於單端模式中，當輸出端Q及Q_N被邏輯處理為Q0及Q1時，數據匯流排DB及DB_N亦於此被邏輯處理成DB0及DB1。這是因為由連接至位線BL0及BL4之單元所讀取出之數據正存儲於獨立的數據位元。
圖5所示之實施例中輸出路徑電路使用專用單端及差別檢測放大器。然而根據圖7所示之另一實施例，一差別檢測放大器均可被用於單端及差別檢測操作。
圖7係本案第二較佳實施例之輸出路徑電路104之電路示意圖。位線BL0至BL15及字線WL列示於記憶體陣列102。於本實施例之輸出路徑電路104包含各自連接至各別群組位線之第一階段位線選擇器300, 302, 304及306、第二階段位線選擇器308及310、具輸出端q及q_N之差別檢測放大器312及314、參考選擇器316及318，以及連接至輸出端Q及Q_N之輸出閉鎖電路320及322。於本實施例的變化態樣中，輸出閉鎖電路320及322可分別與差別檢測放大器312及314整合在一起。覆寫驅動器324及326非屬輸出路徑電路104的部份，但顧及完整性故於此仍列示。虛線框內輸出路徑電路104之元件排列可依記憶體陣列102其他各族群之位線而重複設置，且其係採取記憶體陣列102組配包含雙數個這類位線族群。與圖5所示之實施例相似，每一第一階段位線選擇器可與任何數量的位線連接。虛線框內輸出路徑電路104之元件可視為集合成一混合檢測模塊，其可以單端或差別檢測模式被運用。於混合檢測模塊中有第一及第二單端檢測單元。此第一單元由元件300、302、308、316、312及320所構成。此第二單元則由元件304、306、310、318、314及322所構成。
以下將對前述元件做更詳盡的說明。
記憶體陣列102係組配以單一或雙單元存儲單一位元來存儲數據。於一讀取作業中，激活一字線讀取其所連接的所有單元。第一階段位線選擇器300及302及第二階段位線選擇器308作為列選擇電路，且接收相同的解碼列位址信號(未圖示)供於位線BL0至BL7中選取的單一位線連接至數據匯流排DB。同樣地，第一階段位線選擇器304及306及第二階段位線選擇器310接收相同的解碼列位址信號(未圖示)供於位線BL8至BL15中選取的單一位線連接至數據匯流排DB_N。
數據匯流排DB連接至差別檢測放大器312之一輸入端以及連接至參考選擇器318之一第一輸入端。數據匯流排DB_N連接至差別檢測放大器314之一輸入端以及連接至參考選擇器316之一第一輸入端。參考選擇器316及318均具有一第二輸入端用以接收一參考電壓VREF，且由一模式控制信號MODE所控制。參考選擇器316的輸出端係供予差別檢測放大器312之一第二輸入端；而參考選擇器318的輸出端係供予差別檢測放大器314之一第二輸入端。差別檢測放大器312令其一真輸出端連接至輸出閉鎖電路320，而差別檢測放大器314則令其一真輸出端連接至輸出閉鎖電路322。差別檢測放大器312及314之互補輸出並未用於本實施例中。
圖7中所示之所有差別檢測放大器均可以一檢測致能信號SENSE致能之，以令其比較其輸入端並提供一對應的結果輸出。依據模式控制信號MODE的狀態，差別檢測放大器可比較於其真輸入端上之數據匯流排電壓與參考電壓VREF或其他數據匯流排電壓。例如，差別檢測放大器312不僅比較其真輸入端上之數據匯流排DB與參考電壓VREF，亦與數據匯流排DB_N比較。每一輸出閉鎖電路320及322接收一重置信號RESET且連接至輸出端Q及Q_N。 由覆寫驅動器324及326構成之覆寫電路則可自輸入端D及D_N接收覆寫數據而分別驅動數據匯流排DB及DB_N。
圖7例示之輸出路徑電路104可以非常近似於圖5所示之方法而以一單端模式或一差別模式操作。於圖7所示之實施例中，其採取於差別及單端之兩模式中，透過第一及第二階段位線選擇器，第一群位線BL0至BL7中僅有一位線耦合至數據匯流排DB，而第二群位線BL8至BL15亦僅有一位線耦合至數據匯流排DB_N。位線二階段之選擇為一現有技術。
於差別模式操作中，其係採取記憶體單元連接至位線BL0至BL7而存儲有位元之狀態；而位線BL8至BL15則存儲有位元之互補狀態。於本實施例中，BL0及BL8被讀取即代表記憶體單元被連接去存儲數據位元之互補狀態。如圖7中於位線BL0、BL8及字線WL相交處標示為＂＂的位置上，代表應用於差別模式操作之位線配對。當然，其他的位線配對方式亦可應用於圖7所示之實施例中。舉例來說，圖7中於位線BL7、BL15及字線WL相交處標示為三角形的位置上，代表另一應用於差別模式操作之有效位線配對，亦如位線BL4、BL12及字線WL相交處正方形所在的位置。
其讀取作業時序與圖6所示之時程圖相同。於一讀取作業時，重置信號RESET被宣告以驅使輸出端Q及Q_N達電壓VSS準位。數據匯流排DB及DB_N之承載電壓係對應於取自記憶體陣列102之位元的互補狀態。參考選擇器316及318由模式控制信號MODE控制於差別模式，而將數據匯流排DB_N耦合至差別檢測放大器312，且將數據匯流排DB耦合至差別檢測放大器314。差別檢測放大器312及314藉由宣告檢測致能信號SENSE而激活。由每一差別檢測放大器所檢測的真輸出端則再供予輸出閉鎖電路320及322，其僅有一者驅使其輸出端達到高邏輯準位。據此，每單端檢測單元檢測連接至其所屬第一階段位線選擇器之一位線的電壓，以及檢測連接至第二單端檢測單元之第一階段位線選擇器之一位線的電壓。反之亦同。
單端檢測模式操作之差異僅在於記憶體單元連接至各自存有其數據位元之位線BL0及BL8，且模式控制信號MODE被設定為不同邏輯狀態，如此數據匯流排DB上之電壓與參考電壓VREF比較，而數據匯流排DB_N上之電壓亦與參考電壓VREF比較。又，重置信號RESET於單端模式操作中不被宣告。據此，每一單端檢測單元檢測連接至第一階段位線選擇器之一位線上的電壓。
圖7所示之實施例中，單端檢測或差別檢測可以差別輸出模式操作進行。根據圖7所示之另一實施態樣，輸出路徑電路104可組配提供單端檢測、具差別輸出之差別檢測，以及具單端輸出之差別檢測。
圖8A係揭示本案第三較佳實施例之輸出路徑電路104。圖8A中所示之元件與圖7中所示者相似，且相同符號代表相同元件，而元件功能亦與先前圖7所示者相同。虛線框內輸出路徑電路104之元件可視為集合成一混合檢測模塊，其可以單端或差別檢測模式被運用。於混合檢測模塊中有第一及第二單端檢測單元。此第一單元由元件300、302、308、400、312及320所構成。此第二單元則由元件304、306、310、402、314及322所構成。
以下將對圖7與圖8A所示實施例間之電路差異做更詳盡的說明。
於圖8A所示的實施例中，記憶體陣列102與圖7所述之記憶體陣列102相同。於後述的討論中，位線BL0至BL3可視為第一位線群組、位線BL4至BL7視為第二位線群組、位線BL8至BL11視為第三位線群組，而位線BL12至BL15則視為第四位線群組。於圖8A所示實施例中，係以參考選擇器400及402置換圖7中之參考選擇器316及318。第一參考選擇器400具有一第一輸入端接收一參考電壓VREF、一第二輸入端連接至數據匯流排DB_N以接收其電壓，以及一第三輸入端連接至第一階段位線選擇器302之輸出端以接收位線BL4至BL7中其中之一者的電壓。同樣地，第二參考選擇器402具有一第一輸入端接收一參考電壓VREF、一第二輸入端連接至數據匯流排DB以接收其電壓，以及一第三輸入端連接至第一階段位線選擇器304之輸出端以接收位線BL8至BL11中其中之一者的電壓。參考選擇器400接收模式控制信號MODE1及MODE2而選擇以其三個輸入端之一耦合至差別檢測放大器312的一輸入端。參考選擇器402接收相同的模式控制信號MODE1及MODE2而選擇以其三個輸入端之一耦合至差別檢測放大器314的一輸入端。模式控制信號MODE1及MODE2可為參考選擇器400及402內之邏輯電路所解譯而執行三選一的作業，其為熟知技藝者所可知悉者。
此實施例之操作模式更詳盡的圖示於圖8A、8B、8C、8D及8E。圖8A、8B、8C、8D及8E係揭示相同電路，惟例示位線於不同操作模式下被讀取。
圖8A中之單端模式操作與先前圖7所述者相同，惟模式控制信號MODE1及MODE2被設定致能參考選擇器400及402以將參考電壓VREF耦合至差別檢測放大器312及314之各別輸入端。因此，第一位線群組之位線BL0至BL3中之一位線或第二位線群組之位線BL4至BL7中之一位線被耦合至數據匯流排DB以相對於參考電壓VREF檢測。同樣地，第三位線群組之位線BL8至BL11中之一位線或第四位線群組之位線BL12至BL15中之一位線被耦合至數據匯流排DB_N以相對於參考電壓VREF檢測。於一特定實施例中，第一階段位線選擇器300及302與第二階段位線選擇器308將位線BL0耦合至數據匯流排DB；而第一階段位線選擇器304及306與第二階段位線選擇器310將位線BL8耦合至數據匯流排DB_N。於本實施例中，採用列解碼複製供予第一階段位線選擇器300、302、304、306，且列解碼複製亦供予第二階段位線選擇器308及310。據此，每單端檢測單元檢測連接至其所屬第一階段位線選擇器之一位線的電壓。為便於參視，位線BL0及字線WL交叉點＂Ⅹ＂處代表一記憶體單元存儲有單端之數據，其最終出現於差別檢測放大器312之輸入端；而於位線BL12及字線WL交叉點處之白色方框代表一記憶體單元存儲有無關單端之數據，其最終出現於差別檢測放大器314之輸入端。
圖8B係例示具差別輸出模式之差別檢測，且其與圖7實施例中所示之差別模式係相同，惟模式控制信號MODE1及MODE2被設定致能參考選擇器400及402以將數據滙流排DB_N耦合至差別檢測放大器312，而將數據滙流排DB耦合至差別檢測放大器314之各別輸入端。因此，透過兩差別檢測放大器312及314，第一或第二位線群組之位線中之一位線可與第三或第四位線群組之位線中之一位線進行比較。於一特定實施例中，位線BL0及BL12被選定為互補位線而分別耦合至數據匯流排DB及DB_N，以進行差別檢測並輸出至差別輸出端Q及Q_N。如圖8B所示，位線BL0與字線WL交叉點處之白色方框代表一記憶體單元存儲有一數據狀態；而位線BL12與字線WL交叉點處之黑色方框則代表一記憶體單元存儲有一相對於白色方框的數據狀態。其所表示之差別據最終展現於差別檢測放大器312及314的輸入端上。據此，每單端檢測單元檢測連接至其所屬第一階段位線選擇器之一位線的電壓，以及檢測連接至第二單端檢測單元之第一階段位線選擇器之一位線的電壓。反之亦同。
為前述具差別輸出模式之差別檢測，存儲有真實數據之一記憶體元連接至第一或第二位線群組中的一位線，而存儲有互補數據之一記憶體元則連接至第三或第四位線群組中的一位線。於此模式操作中，重置信號RESET之使用方式如前述實施例所述。
圖8C揭示本案實施例另一態樣之差別檢測模式。於此所述之差別檢測具單端輸出模式，以每位元兩記憶體單元形式存儲一數據位元，但僅以一單一輸出端提供被檢測的數據。成對記憶體單元中之單一記憶體單元存儲有單一位元之互補數據連接至第一位線群組中之一位線，而成對記憶體單元之其他單一記憶體單元則連接至第二位線群組中之一位線。同樣地，成對記憶體單元中之單一記憶體單元存儲有單一位元之互補數據連接至第三位線群組中之一位線，而成對記憶體單元之其他單一記憶體單元則連接至第四位線群組中之一位線。
於此以每位元兩單元形式組配之記憶體陣列102中，模式控制信號MODE1及MODE2可被設定去致能參考選擇器400，將第一階段位線選擇器302之輸出端耦合至差別檢測放大器312之一輸入端，而第一階段位線選器302及第二階段位線選擇器308則將第一位線群組之一位線耦合至差別檢測放大器312的其他輸入端。例如，位線BL1與字線WL交叉點處之白色方框及位線BL5與字線WL交叉點處之黑色方框代表記憶體單元存儲之差別數據，其最終展現於差別檢測放大器312之輸入端。同樣地，參考選擇器402由模式控制信號MODE1及MODE2致能，將第三階段位線選擇器304之輸出端耦合至差別檢測放大器314之一輸入端，而第一階段位線選器306及第二階段位線選擇器310則將第四位線群組之一位線耦合至差別檢測放大器314的其他輸入端。例如，位線BL9與字線WL交叉點處之黑色三角形代表一數據狀態，而位線BL13與字線WL交叉點處之白色三角形代表黑色三角形相對之數據狀態，其為存儲有差別數據之記憶體單元，差別數據最終展現於差別檢測放大器314之輸入端。在這些條件下，每一差別檢測放大器312及314相互比較不同對的差別位線，並於各別輸出端輸出單端結果。據此，輸出端Q及Q_N毋需具有彼此相對之邏輯狀態。如先前所述之單端檢測實施例，於讀取作業中的任何時段部份，重置信號RESET未被宣告。據此，每一單端檢測單元差別地檢測連接至其所屬第一階段位線選擇器之互補位線之電壓，以提供一單端結果。
圖8D係揭示圖8C中具單端輸出模式之差別檢測的另一變化態樣。於一具單端輸出模式之差別檢測中，單一位元之資訊係於連接至位線BL1及BL5之記億體單元中被存儲為互補數據狀態；而另一不同位元之資訊則係於連接至位線BL9及BL13之記憶體單元中被存儲為互補數據狀態。而於當前備存差別檢測模式中，相同位元的資訊係存儲於兩對記憶體單元中，每一單元則存儲有互補數據狀態。舉例來說，位線BL1及字線WL交叉處之白色＂A＂字方框為真實數據，而位線BL5及字線WL交叉處之黑色＂A＂字方框則可為一互補數據。其中兩者代表記憶體單元存儲有對應第一位元資訊的差別數據。同樣地，位線BL9及字線WL交叉處之黑色＂B＂字方框為真實數據，而位線BL13及字線WL交叉處之白色＂B＂字方框則可為一互補數據。其中兩者代表記憶體單元存儲有對應第二位元資訊的差別數據，而第二位元之資訊與第一位元之資訊相同。兩個白色方框的數據狀態相同，且兩個黑色方框的數據狀態相同。據此，輸出端Q及Q_N便具有相同的邏輯狀態。
依此數據存儲組態，備存可作為關鍵任務的應用。於一讀取作業，互補＂A＂數據會彼此相互比較，而互補＂B＂亦會彼此相互比較。於執行時，第二階段位線選擇器308及310分別被控制去將位線BL1及BL13耦合至數據匯流排DB及DB_N，而參考選擇器400及402則可由模式控制信號MODE1及MODE2所控制而將位線BL5耦合至檢測放大器312，將位線BL9耦合至檢測放大器314。於該讀取模式中，若互補數據被合宜的程式化到連接於位線對BL1/BL5及BL9/BL13的記憶體單元內，輸出端Q及Q_N則需提供相同的輸出。
若於程式後的記憶體(如圖8D)測試期間，得知某些記憶體單元可能未被適當的程式化，則其會被視為缺陷且可得知其位置而進行備存程式化。更特別地是，可得知輸出端Q及Q_N中何者自缺陷記憶體單元中提供數據。因此於一備存程式化的實施例中，外加開關電路與位線選擇器308相似地被連接去接收輸出端Q及Q_N，而可被程式化輸出無缺陷的數據至任何下游電路。舉例而言，控制此外加開關電路之信號可被設定通過絲編程(fuse programming)，或其他熟知之程式化技術。另一方面，若輸出端Q及Q_N之輸出不同，則兩輸出端之輸出可被忽略且提供一新位址供兩者使用。
當先前圖8D之實施例提供可抑制電紋特徵之單端輸出，相同的電路可被用以提供具差別輸出之備存差別檢測，以最小化電紋特徵，即如圖8E所示之實施例。
於圖8E所示具差別輸出作業之備存差別檢測中，單一位元之資訊係於連接至位線BL1及BL5之記億體單元中被存儲為互補數據狀態；而另一不同位元之資訊則係於連接至位線BL9及BL13之記憶體單元中被存儲為互補數據狀態。值得注意的是，＂B＂方框之數據存儲組配係相對圖8D實施例之組配作轉換。且如於圖8D中所示之實施例，兩個白色方框的數據狀態相同，且兩個黑色方框的數據狀態相同。
於圖8E的數據存儲組配中，備存可作為關鍵任務的應用。於讀取模式中，白色＂A＂數據與黑色＂A＂數據在檢測放大器312進行比較；而白色＂B＂數據與黑色＂B＂數據在檢測放大器314進行比較。如此進行，第二階段位線選擇器308及310分別被控制去將位線BL1及BL13耦合至數據匯流排DB及DB_N，而參考選擇器400及402則可由模式控制信號MODE1及MODE2所控制而將位線BL5耦合至檢測放大器312，將位線BL9耦合至檢測放大器314。於此讀取模式中，若互補數據被合宜的程式化到連接於位線對BL1及BL13的記憶體單元內，輸出端Q及Q_N即為互補數據狀態。其可視為一簡單之安全備存差別模式之操作。
圖8F係揭示與圖8E具相同數據存儲態樣之電路例示的另一作業替代模式。依此數據存儲組態，備存可作為關鍵任務的應用。於一第一讀取模式中，白色＂A＂數據與黑色＂B＂數據在檢測放大器312及314進行比較。如此進行，第二階段位線選擇器308及310分別被控制去將位線BL1及BL13耦合至數據匯流排DB及DB_N，而參考選擇器400及402則可由模式控制信號MODE1及MODE2所控制而將數據匯流排DB耦合至檢測放大器314，將數據滙流排DB_N耦合至檢測放大器312。於此讀取模式中，若互補數據被合宜的程式化到連接於位線對BL1及BL13的記憶體單元內，輸出端Q及Q_N即為互補數據狀態。
於一第二讀取模式中，黑色＂A＂數據與白色＂B＂數據在檢測放大器312及314進行比較。如此進行，第二階段位線選擇器308及310分別被控制去將位線BL5及BL9耦合至數據匯流排DB及DB_N，而參考選擇器400及402則可由模式控制信號MODE1及MODE2所控制而將數據匯流排DB耦合至檢測放大器314，將數據滙流排DB_N耦合至檢測放大器312。參考圖8E，黑色＂A＂數據出現在檢測放大器312的＂+＂輸入端及檢測放大器314的＂-＂輸入端；而白色＂B＂數據出現在檢測放大器312的＂-＂輸入端及檢測放大器314的＂+＂輸入端。於此位線至檢測放大器312及314的路由配置，若互補數據被合宜的程式化到連接於位線對BL5及BL9的記憶體單元內，輸出端Q及Q_N仍為互補數據狀態。值得注意的是，輸出端Q及Q_N之輸出將具有與第一讀取模式相反的數據狀態，因此下游電路可用以恢復數據狀態。
所以，圖8F之實施例可被操制以兩不同所述模式中的任一者進行，進而提供備存及安全差別輸出數據而無電紋特徵產生。於兩讀取模式中，相同存儲資料由兩差別檢測放大器所檢測，但每一讀取模式檢測不同對的存儲數據。於圖8F更進一步的變化中，可利用先前所述兩模式來操制電路以提供時間基礎之備存，其如圖9流程圖所示。備存數據係採用圖8E及圖8F所示進行編程。開始於步驟500，如圖8E實施例所示之第一讀取模式被執行，以提供數據於差別輸出端Q及Q_N。此第一讀取數據可暫存於第一寄存器(未圖示)，其係耦合至輸出端Q及Q_N。接著於步驟502進入一等待狀態。然後如圖8F實施例所示之第二讀取模式被執行，以提供數據至相同的差別輸出端Q及Q_N，即如步驟504。此第二讀取數據可暫存於第一寄存器(未圖示)，其係耦合至輸出端Q及Q_N。
步驟506處理存儲於第一寄存器及第二寄存器之差別數據，利用已知之邏輯方式對彼此進行比較，以決定他們相符或不相符。值得注意的是，輸出端Q及Q_N所承載之互補數據，於第一讀取作業與第二讀取作業中係彼此相反，因此需組配比較邏輯以考慮此點。若數據符合，則方法結束於步驟508，4個存儲有＂A＂及＂B＂位元資料均被視為正確。否則，方法則進入步驟510，4個存儲位元至少有一個被視為不正確地存儲，其將被標示為缺陷記憶體單元。於此點上，可執行額外的預設演算，以識別存儲的成對的互補資料位元中何者不應被使用。
由上可知，此兩所述讀取模式可藉由檢定該輸出端Q及Q_N之輸出於第一讀取模式下為互補態，於第二讀取模式下為相對於第一讀取模式之反向互補態，進而用以有效編程互補＂A＂及互補＂B＂數據。於兩讀取模式中，藉由先前所述之方法插入重置信號RESET則可使電紋特徵最小化。前面圖9所述之方法可於記憶體系統檢查存儲數據時的過程中被執行任意次數。
前述圖5、圖7及圖8A至圖8E實施例中所示之輸出路徑電路104可組配用於整體記憶體陣列之一作業模式。舉例而言，所有混合檢測模塊可組配於具差別輸出之差別檢測模式下操作，並藉由前述宣告重置信號RESET而使源自記憶體器件之任何電紋特徵最小化。可替換地，當一些混合檢測模塊組配為一作業模式時，其他混合檢測模塊則可被組配為不同的作業模式。針對圖8A至圖8E的實施例，四種不同作業模式可預設用於記憶體陣列的不同部位。記憶體陣之不同部位可視一排以上的記憶體單元，連接至特定字線或字線區域。因此，前述模式控制信號MODE可被解譯至一排以上的位址，以自動宣告至適當的邏輯準位，該邏輯準位即設定所欲作業模式。如此的靈活性使記憶體陣列可存儲大量的數據，其中一小量用於存儲安全數據，像是編碼、加密鑰匙或任何其他不想由電紋特徵檢知之數據。
綜上所述，當數據以兩單位(或以上)存儲一位元，且輸出路徑電路於輸出端提供被檢測互補數據，則前述各種實施例便可提供電紋特徵抑制。圖10之流桯圖概述於一半導體記憶體器件中電紋特徵抑制之方法。該方法中，數據採至少以兩個以上記憶體單元存儲單一位元而區別地存儲於記憶體陣列。圖10所示之方法，起始於步驟600，先重置差別或互補輸出端，如先前實施例中所述之輸出端Q及Q_N，並達一第一電壓準位。其可為電壓VSS準位或另一對應於其他可能數據狀態的電壓準位。接著步驟602執行一讀取作業，其先激活一字線(WL)去讀取記憶體陣列中之記憶體單元。執行位線及/或數據匯流排檢測且僅有一輸出端被驅使至第二電壓準位，以表示一相對於步驟604中第一邏輯狀態的邏輯狀態。此方法可用於前述任何於檢測後提供互補數據之實施例中。其技術更可應用於輸出端Q及Q_N輸出的其他下游檢測，以重複該數據至其他電路。
於前述實施例中，可重置之輸出閉鎖電路320及322被用以驅動輸出，連接至電壓VSS或電壓VDD。於圖11A所示之一第一替代實施例中，一不可重置的閉鎖器700可用以取代先前所示之輸出閉鎖電路320及322。於此類實施例，藉由包含一簡單的n通道電晶體702以將閉鎖器700的輸入端耦合至對應於重置信號一激活準位的接地端，則電紋特徵便可被抑制。雖未圖示，n通道電晶體702可被置換成一p通道電晶體(未圖示)以將閉鎖器700的輸入端耦合至對應於重置信號一激活準位的電壓VDD。
於圖11B所示之一第二替代實施例中，n通道電晶體704設置去將閉鎖器700之輸出端耦合至對應於重置信號一激活準位的接地端。此電晶體可被置換成一p通道電晶體(未圖示)，而將閉鎖器700的輸出端耦合至對應於重置信號一激活準位的電壓VDD。圖11A及圖11B實施例中所示之單一電晶體器件僅為例示，不同組態接收不同控制信號之多重電晶體器件可用以達到相同的結果。
針對前述輸出路徑電路實施例，當電路於單端模式中作業時，重置信號RESET未被使用而維持在一未激活態。於前述實施例之替代單端模式作業中，重置信號可以特定方式及排程被使用。而於此替代單端模式作業中，在每一讀取作業及每一讀取作業的所有輸出被替代地重置至一高邏輯狀態及一低邏輯狀態之前，重置信號RESET可被宣告。舉例而言，重置信號RESET於第一讀取作業重置所有輸出至一低邏輯狀態前被宣告，其後接第一數據讀取作業。於次一時間循環上，重置信號RESET被宣告以重置所有輸出至一高邏輯狀態，其後接第二數據讀取作業。
於前述說明中，為達闡述目的，眾多細節闡述係為實施例提供透徹解析。然而對於熟知本技術者而言，這些特定細節非為必須。於其他情況下，習知電子結構及電路以方塊圖形式表示為了是不模糊解析。舉例而言，關於此述實施例是否以軟體程序、硬體電路、韌體或其組合施行，並未提供特定細節說明。
所揭示之實施例可代表一電腦程式產品，存儲於一機器可讀媒介(亦稱之為一電腦可讀媒介、一處理器可讀媒介、或嵌設有電腦可讀程式碼之電腦可用媒介)。機器可讀媒介可為任何適合的有形、非短暫性媒介，包括磁性、光學或包含磁片、唯讀光碟片、記憶體器件(揮發或非揮發)或相似存儲機構之電性存儲媒介。機器可讀媒介可含有各種指令組、編碼時序、組態信息或其他數據，於執行時，可使處理器去操作所揭示實施例方法之步驟流程。熟知技藝者所查知施行所述實施必須之其他指令及操作亦可存儲於機械可讀媒介中。存儲於機械可讀媒介中之指令可為處理器或其他適合的處理器件所執行，且可提供電路介面以操作所述任務。
前述實施僅屬例示。本案得由熟習此技術之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
10、12‧‧‧第一列選擇電路
14、16‧‧‧檢測放大器
18、20‧‧‧覆寫驅動器
100‧‧‧記憶體器件
102‧‧‧記憶體陣列
104‧‧‧輸出路徑電路
106‧‧‧數據處理電路
108‧‧‧鏡射數據處理電路
110‧‧‧邊緣
200、202‧‧‧位線選擇器
204、206‧‧‧單端檢測放大器
208‧‧‧差別檢測放大器
210、211‧‧‧輸出選擇器
214、216‧‧‧輸出緩衝器/輸出閉鎖電路
218、220‧‧‧覆寫驅動器
300、302、304、306‧‧‧第一階段位線選擇器
308、310‧‧‧第二階段位線選擇器
312、314‧‧‧差別檢測放大器
316、318‧‧‧參考選擇器
320、322‧‧‧輸出閉鎖電路
324、326‧‧‧覆寫驅動器
400、402‧‧‧參考選擇器
500、502、504、506、510、600、602、604‧‧‧步驟
700‧‧‧閉鎖器
702、704‧‧‧電晶體
RESET‧‧‧重置信號
SENSE‧‧‧檢測致能信號
MODE‧‧‧模式控制信號
CLK‧‧‧時脈
Q、Q0、Q1、Q_N、Q0_N、Q15、Q15_N、Q31、Q[0:m]、Q[0:m]_N‧‧‧輸出端
q、q_N‧‧‧輸出端
D0、D1、D、D_N‧‧‧輸入端
BL0~31、BL0_N、BLp、BLp_N‧‧‧位線
DB0、DB1、DB、DB_N‧‧‧數據匯流線
WL‧‧‧字線
VREF‧‧‧參考電壓
本案實施例將於此說明，僅以例示為之，並配合參考圖式。
圖1係揭示習知具輸出路徑電路之記憶體陣列之電路示意圖。
圖2係揭示圖1中輸出路徑電路之例示操作之時程圖。
圖3係揭示本案較佳實施例之具電紋特徵抑制之記憶體器件之方塊圖。
圖4係揭圖3中輸出路徑電路之例示操作之時程圖。
圖5係揭示本案較佳實施例之記憶體陣列及輸出路徑電路之電路示意圖 。
圖6係揭圖5中輸出路徑電路之例示操作之時程圖。
圖7係揭示本案再一實施例之記憶體陣列及輸出路徑電路之電路示意圖。
圖8A、8B、8C、8D、8E及8F係揭示本案又一實施例之記憶體陣列及輸出路徑電路於不同操作模式下之電路示意圖。
圖9係揭示圖8E及圖8F所示實施例之操作方法之流程圖。
圖10係揭示本案較佳實施例之輸出路徑電路電紋特徵抑制之方法概述流程圖。
圖11A及11B係揭示替代輸出路徑電路之電路示意圖。
102‧‧‧記憶體陣列
104‧‧‧輸出路徑電路
200、202‧‧‧位線選擇器
204、206‧‧‧單端檢測放大器
208‧‧‧差別檢測放大器
210、211‧‧‧輸出選擇器
214、216‧‧‧輸出緩衝器/輸出閉鎖電路
218、220‧‧‧覆寫驅動器
RESET‧‧‧重置信號
SENSE‧‧‧檢測致能信號
MODE‧‧‧模式控制信號
Q、Q_N‧‧‧輸出端
q、q_N‧‧‧輸出端
D、D_N‧‧‧輸入端
BL0~7、BL0_N、BLp、BLp_N‧‧‧位線
DB、DB_N‧‧‧數據匯流線
WL‧‧‧字線
VREF‧‧‧參考電壓

Claims (25)

  1. 一半導體器件，包括： 一記憶體陣列，具有複數個記憶體單元連接至複數個位線及複數個字線，以於一讀取作業從至少一位線提供一位元的數據；以及 一輸出路徑電路，耦合至該複數個位線，且組配由該至少一位線檢測該位元的數據，其中該輸出路徑電路具有第一輸出端及第二輸出端，組配於該至少一位線被檢測前，在一讀取作業中，因應一控制信號而被選擇性地驅動至一重置電壓準位，且藉由驅動該第一輸出端及該第二輸出端中之一者至一電壓準位對應該被檢測位元的數據而組配輸出該被檢測位元的數據。
  2. 如申請專利範圍第1項所述之半導體器件，其中該重置電壓準位為第一電壓供應準位及第二電壓供應準位之一。
  3. 如申請專利範圍第1項所述之半導體器件，其中該記憶體陣列係組配於存儲該位元的數據於一單一記憶體單元而對應一邏輯狀態，或於至少二記憶體單元而對應互補邏輯狀態。
  4. 如申請專利範圍第3項所述之半導體器件，其中該記憶體陣列係組配於存儲該位元的數據於一第一對記憶體單元而對應該互補邏輯狀態，以及一第二對記憶體單元而對應該互補邏輯狀態。
  5. 如申請專利範圍第3項所述之半導體器件，其中該記憶體陣列係組配於存儲該位元的數據於一第一對記憶體單元而對應該互補邏輯狀態，以及一第二對記憶體單元而對應該互補邏輯狀態的反相。
  6. 如申請專利範圍第3項所述之半導體器件，其中該記憶體陣列具一第一部位組配於存儲數據於單一記憶體單元，以及一第二部位組配於存儲數據於至少二記憶體單元。
  7. 如申請專利範圍第3項所述之半導體器件，其中該記憶體陣列係組配於存儲該位元的數據於一單一憶體單元，該控制信號被禁制以避免該第一輸出端及該第二輸出端被驅動至一重置電壓準位，且該輸出路徑電路於該第一輸出端輸出該被檢測位元的數據，並由另一位線檢測另一位元之數據以於該第二輸出端被輸出。
  8. 如申請專利範圍第3項所述之半導體器件，其中該記憶體陣列係組配於存儲該位元的數據於至少二記憶體單元，且該輸出路徑電路包含複數個重置電路，每一該重置電路組配因應該控制信號而去驅動該第一輸出端及該第二輸出端至該重置電壓準位。
  9. 如申請專利範圍第8項所述之半導體器件，其中該重置電路包含一第一電晶體器件連接於該第一輸出端及該重置電壓之間，以及一第二電晶體器件連接於該第二輸出端及該重置電壓，每一該第一電晶體器件及該第二電晶體器件具有閘極端以接收該控制信號。
  10. 如申請專利範圍第8項所述之半導體器件，其中該重置電路包含一第一閉鎖器連接至該第一輸出端，以及一第二閉鎖器連接至該第二輸出端，每一該第一閉鎖器及該第二閉鎖器可由該控制信號重置而驅使該第一輸出端及該第二輸出端至該重置電壓。
  11. 如申請專利範圍第2項所述之半導體器件，其中該輸出路徑電路包括： 複數個位線選擇器，以組配將一第一位線耦合至一第一數據匯流排，以及將一第二位線耦合至一第二數據匯流排；以及 一檢測模塊，選擇性地於一單端檢測模式及一差別檢測模式中操作，以檢測該第一數據匯流排及該第二數據匯流排上之電壓，並組配去驅使該第一輸出端及該第二輸出端達到該第一電壓供應準位或該第二電壓供應準位。
  12. 如申請專利範圍第11項所述之半導體器件，其中該檢測模塊包含複數個輸出閉鎖電路，每一該輸出閉鎖電路係組配因應該控制信號而驅使該第一輸出端及該第二輸出端達到該重置電壓準位。
  13. 如申請專利範圍第12項所述之半導體器件，其中該檢測模塊包含： 一第一單端檢測放大器，可於該單端檢測模式中操作，並組配去比較該第一數據匯流排電壓與一參考電壓，以提供一第一單端輸出； 一第二單端檢測放大器，可於該單端檢測模式中操作，並組配去比較該第二數據匯流排電壓與該參考電壓，以提供一第二單端輸出； 一差別檢測放大器，可於該差別檢測模式中操作，並組配去比較該第一數據匯流排電壓與該第二數據匯流排電壓，以提供差別輸出；以及 複數個輸出選擇器，組配去將該第一單端輸出及該第二單端輸出耦合至於該單端檢測模式中之該輸出閉鎖電路，且組配去將該差別輸出耦合至於該差別檢測模式中之該輸出閉鎖電路。
  14. 如申請專利範圍第12項所述之半導體器件，其中該檢測模塊包含： 一第一差別檢測放大器，具有一第一輸入端連接至該第一數據匯流排，一第二輸入端連接至一第一參考節點，以及一第一輸出端； 一第二差別檢測放大器，具有一第一輸入端連接至該第二數據匯流排，一第二輸入端連接至一第二參考節點，以及一第二輸出端，其中該第一輸出端及該第二輸出端係連接至該輸出閉鎖電路；以及 複數個參考選擇器，以於該單端檢測模式中將一參考電壓耦合至該第一參考節點及該第二參考節點，且於該差別檢測模式中將該第二數據匯流排耦合至該第一參考節點，且將該第一數據匯流排耦合至該第二參考節點。
  15. 如申請專利範圍第14項所述之半導體器件，其中該複數個參考選擇器更組配於一第二差別檢測模式中將一第三位線耦合至該第一參考節點，並將一第四位線耦合至該第二參考節點。
  16. 如申請專利範圍第15項所述之半導體器件，其中該第一位線及該第三位線之承載電壓對應於第一互補數據，且該第二位線及該第四位線之承載電壓對應於第二互補數據。
  17. 如申請專利範圍第15項所述之半導體器件，其中該第一互補數據及第二互補數據表示相同位元的數據，且第一差別檢測放大器檢測該第一互補數據以輸出該位元的數據的一真實狀態，而第二差別檢測放大器檢測該第二互補數據以輸出該真實狀態的一互補狀態。
  18. 如申請專利範圍第2項所述之半導體器件，其中該輸出路徑電路包括： 複數個位線選擇器，以組配選擇性地將一第一位線及一第二位線中之一者耦合至一第一數據匯流排，以及選擇性地將一第三位線及一第四位線中之一者耦合至一第二數據匯流排； 一第一差別檢測放大器，具有一第一輸入端連接至該第一數據匯流排，一第二輸入端連接至一第一參考節點，以及一第一輸出端； 一第二差別檢測放大器，具有一第一輸入端連接至該第二數據匯流排，一第二輸入端連接至一第二參考節點，以及一第二輸出端； 一第一輸出閉鎖電路及一第二輸出閉鎖電路均係組配因應該控制信號而驅使該第一輸出端及該第二輸出端達到該重置電壓準位；以及 複數個參考選擇器，組配選擇性地將一參考電壓，該第二位線及該第二數據匯流排中之一者耦合至該第一參考節點，且選擇性地將該參考電壓，該第三位線及該第一數據匯流排中之一者耦合至該第二參考節點。
  19. 一種自一記憶體器件讀取數據的方法，其包括： 自該記憶體器件之記憶體陣列中執行一讀取作業； 重置複數個差別輸出端至一第一電壓準位；以及 因應自該記憶體器件讀取之該數據，驅使該差別輸出端中之一至一第二電壓準位。
  20. 如申請專利範圍第19項所述之方法，其中重置包含驅使該差別輸出端至該第一電壓準位。
  21. 如申請專利範圍第19項所述之方法，其中重置包含重置連接至該差別輸出端之複數個閉鎖電路。
  22. 如申請專利範圍第19項所述之方法，其中執行該讀取作業包含宣告該記憶體陣列之一字線。
  23. 如申請專利範圍第22項所述之方法，其中執行該讀取作業包含於宣告該字線後，激活至少一檢測放大器。
  24. 如申請專利範圍第23項所述之方法，其中重置該複數個差別輸出端早於激活該至少一檢測放大器。
  25. 如申請專利範圍第23項所述之方法，其中重置該複數個差別輸出端與激活該至少一檢測放大器係同時。
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