KR20170096807A - 메모리를 이용한 물리적 복제 불가능 함수 보안 칩 - Google Patents

메모리를 이용한 물리적 복제 불가능 함수 보안 칩 Download PDF

Info

Publication number
KR20170096807A
KR20170096807A KR1020160018527A KR20160018527A KR20170096807A KR 20170096807 A KR20170096807 A KR 20170096807A KR 1020160018527 A KR1020160018527 A KR 1020160018527A KR 20160018527 A KR20160018527 A KR 20160018527A KR 20170096807 A KR20170096807 A KR 20170096807A
Authority
KR
South Korea
Prior art keywords
memory
physical
function
puf
replicable
Prior art date
Application number
KR1020160018527A
Other languages
English (en)
Other versions
KR101799905B1 (ko
Inventor
홍종필
최강운
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충북대학교 산학협력단 filed Critical 충북대학교 산학협력단
Priority to KR1020160018527A priority Critical patent/KR101799905B1/ko
Publication of KR20170096807A publication Critical patent/KR20170096807A/ko
Application granted granted Critical
Publication of KR101799905B1 publication Critical patent/KR101799905B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 일 실시예에 따른 물리적 복제 불가능 함수 보안 칩은 하나 이상의 물리적 복제 불가능 함수(Physical unclonable function, PUF) 셀(Cell) 및 상기 물리적 복제 불가능 함수 셀에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수 셀에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수 셀에 출력하는 메모리를 포함한다.
본 발명에 의하면, 전원이 꺼져도 정보를 기억하고 있는 비휘발성 메모리의 특성을 이용하여, 외부 환경변화에 관계없이 물리적 복제 불가능 함수(PUF)에서 생성한 고유 값(ID)를 저장하고 있다가 바로 출력 가능하므로, 기존의 재생산성(Reproducible) 확률의 오류 문제를 해결 할 수 있다는 효과가 있다.

Description

메모리를 이용한 물리적 복제 불가능 함수 보안 칩 {Security chip for physical unclonable function using memory}
본 발명은 하드웨어를 이용한 보안 기술에 관한 것으로, 더욱 상세하게는 반도체를 이용한 물리적 복제 불가능 함수(Physical Unclonable Function, PUF)를 이용하여 고유값(ID)을 갖는 복제 불가능 시스템에 관한 것이다.
정보통신 네트워크, 즉 인터넷 및 네트워크의 발전으로 보안의 중요성이 지속적으로 증가되고 있다. 또한, 인터넷 뱅킹，인터넷 쇼핑 및 공공기관의 증명서 등 네트워크상에서 금전 및 개인 정보가 거래되고 활용되기 때문에, 이와 같은 주요정보를 보호해야 하는 보안 시스템이 요구되고 있다. 따라서 주민등록증과 지문처럼 개인 식별이 가능한 칩이 만들어질 필요가 있다.
보통 보안 기술은 소프트웨어 및 하드웨어를 이용하여 구성된다. 두 경우 모두 비밀 키를 사용하고 비밀 키를 안전하게 보관하여야 한다. 비밀 키가 외부의 공격으로 공개되었을 때 이 키는 다른 장치에서 그대로 사용될 수 있다. 이러한 경우에 대비한 보안 기술로서, 물리적 복제 불가능 함수(Physical Unclonable Function, PUF)가 있다.
물리적 복제 불가능 함수(Physical Unclonable Function, PUF)는 물리적으로 복제가 불가능하도록 구현하여 보안 성능을 높이는 기술로서, 물리적 복제방지 기능을 수행한다. PUF는 인간의 지문처럼 각 소자 고유의 인식정보를 생성시키는 것이다. 고유 인식정보는 하나의 장치가 외부의 공격으로 비밀 키가 공개되더라도 공격을 당한 장치를 제외하고 다른 장치는 공개된 비밀 키를 사용할 수 없도록 한다. PUF를 이용하면 지문의 효과를 각 소자마다 디지털 형식으로 제공할 수 있다.
PUF회로는 기존의 반도체 공정을 활용하여 작은 면적의 회로로 만들 수 있다. PUF 회로는 회로구조가 동일한 셀(cell) 들로 구성되고 같은 제조 공정으로 만들어지지만, 제조 공정 편차에 따라 셀(cell) 들이 미세하게 서로 다른 값들을 출력한다. 이처럼, PUF 회로는 여러 셀들마다 미세한 차이를 검출하여 지문처럼 사용하는 것이다.
PUF 회로에 입력신호인 챌린지(challenge) 비트(bit)를 입력하면 PUF 셀(cell) 각각은 고유한 리스판스(response) 비트(bit)를 출력한다. 즉, PUF 회로에서는 같은 셀(cell) 회로를 반복하여 동일한 공정으로 제조하여도 다른 리스판스(response) 발생능력을 갖는 것이다. 이러한 성질이 PUF 회로에서 물리적인 복제불가의 특성을 갖게 한다.
PUF 시스템은 PUF 셀(cell)이 모여 구성되며 이 시스템의 입력 값과 출력 값은 각각 챌린지(challenge)와 리스판스(response)로 나타낸다. PUF 셀의 리스판스(response) 비트(bit)는 PUF 셀 각각 모두 고유한 값을 갖고 있기 때문에, PUF 시스템은 동일한 챌린지(challenge) 비트(bit)를 입력 받더라도 각각 고유한 리스판스(response) 비트(bit) 값을 갖게 된다.
각각의 PUF 시스템은 동일한 챌린지(challenge)를 입력받아도 서로 다른 리스판스(response)를 출력한다. 따라서 각각의 PUF 시스템은 각각 챌린지(challenge)와 리스판스(response)의 쌍으로 이루어진다. 그러므로 PUF 시스템을 갖는 장치들은 챌린지(challenge)에 따라 리스판스(response)가 모두 다르기 때문에 고유한 장치 식별이 가능하다. 이러한 특성으로 챌린지(challenge)와 리스판스(response)쌍을 이용하여 전자지문 및 암호화 장치에 사용할 수 있다.
고집적, 저비용 장점이 있는 CMOS 공정이 기반인 물리적 복제 불가능 함수(PUF) 시스템은 특정한 입력이 되는 값(Challenge)에 의해 고유한 값(ID)을 무작위(random)로 빠르게 생성할 수 있다. 이러한 무작위의 고유 값은 CMOS를 이용한 물리적 복제 불가능 칩이 만들어질 때, 실제 공정상에서는 똑같은 칩을 생산하더라도 공정상의 불일치(process mismatch)에 의하여 같은 구조지만, 물리적 복제 불가능 보안 칩은 각각 다른 값을 생성한다. 물리적 복제 불가능 함수(PUF)가 외부의 환경 변화에 상관없이 특정한 입력이 되는 값(Challenge)에 의하여 고유한 물리적 값을 가지는 것을 재생산성(Reproducible)이라는 하나의 확률적 성질로 나타낼 수 있고, 이상적인 값은 1을 나타내는데, 같은 입력 값(Challenge)을 여러 번 입력하여도 고유한 리스판스(response)가 무작위(random)로 나타나는 확률을 의미한다. 이러한 확률적 성질은 물리적 복제 불가능 함수(PUF)의 성능 지표가 된다. 하지만 기존의 물리적 복제 불가능 함수(PUF)는 외부 환경(온도변화, 공급전압 변화 등)에 의해 실제적으로는 재생산성(Reproducible) 확률이 1에 가깝지 않아서 오류가 생기는 문제점이 있다.
기존에는 재생산성(Reproducible) 확률을 높이기 위해서 비휘발성 메모리를 사용하게 되는데, 기존의 비휘발성 메모리는 메모리 단위로 묶어져서 동작하게 구성되어 있어서, 물리적 복제 불가능 함수(PUF)와 같이 동작 할 수 없는 문제점이 있다.
대한민국 공개특허 10-2015-0138611
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 기존의 물리적 복제 불가능 함수(PUF)에서 온도변화나 공급전압 변화 등과 같은 외부 환경에 의해 재생산성(Reproducible) 확률에 오류를 가지게 되는 문제점을 해결하는데 그 목적이 있다.
본 발명의 다른 목적은 재생산성(Reproducible) 확률의 오류를 해결하기 위해서 메모리를 사용하여, 메모리와 물리적 복제 불가능 함수(PUF)가 같은 클럭에서 작동하도록 하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 물리적 복제 불가능 함수 보안 칩은 하나 이상의 물리적 복제 불가능 함수(Physical unclonable function, PUF) 셀(Cell) 및 상기 물리적 복제 불가능 함수 셀에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수 셀에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수 셀에 출력하는 메모리를 포함한다.
상기 메모리는 비휘발성 메모리로 구현될 수 있다.
본 발명의 다른 실시예에 따른 물리적 복제 불가능 함수 보안 칩은 고전압을 제공하기 위한 전압 부스팅 회로 및 상기 전압 부스팅 회로로부터 고전압(High voltage)과 리드 모드 전압(Read mode voltage)을 제공받으며, 물리적 복제 불가능 함수 단위 셀을 포함하는, N개의 비트(bit)를 갖는 메모리를 구비하는 물리적 복제 불가능 함수 모듈을 포함하되, 상기 물리적 복제 불가능 함수 단위 셀은 물리적 복제 불가능 함수(Physical unclonable function, PUF)와, 상기 물리적 복제 불가능 함수에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수에 출력하는 메모리를 포함하여 이루어진다.
본 발명의 일 실시예에서 전압 부스팅 회로는 차지 펌프(Charge pump)로 구현될 수 있다.
상기 물리적 복제 불가능 함수 모듈은, 하나 이상의 물리적 복제 불가능 함수 단위 셀(Cell)과, 상기 하나 이상의 물리적 복제 불가능 함수 단위 셀과 연결되어 고전압을 제공하기 위한 행(Row) 고전압 스위치(High Voltage Switch, HVS)를 포함하여 이루어지며, 상기 하나 이상의 물리적 복제 불가능 함수 단위 셀이 비트라인(Bitline, BL)으로 연결되어 하나의 행을 이루고, 하나 이상의 행이 워드라인(Wordline, WL)으로 연결되어 있고, 상기 행 고전압 스위치가 상기 행 별로 하나씩 연결되어 고전압을 제공하는 구조로 되어 있다.
상기 물리적 복제 불가능 함수 보안 칩은, 중첩하지 않는 클럭(clock) 신호를 발생시키기 위한 비중첩 클럭 발생기(Non-overlap clock generator), 상기 비중첩 클럭 발생기로부터 클럭 신호를 수신하고, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 제공하는 모드 선택 회로를 더 포함하고, 상기 모드 선택 회로는, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 공급하는 SEL 신호를 상기 행 고전압 스위치에 출력하고, 상기 차지 펌프는 리드 모드 전압을 공급하는 SRD 신호를 상기 행 고전압 스위치에 출력할 수 있다.
상기 물리적 복제 불가능 함수 단위 셀은, 물리적 복제 불가 함수(Physical unclonable function, PUF)와, 상기 물리적 복제 불가능 함수에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수에 출력하는 비휘발성 메모리와, 상기 비휘발성 메모리의 모드에 따라 전압을 스위칭하기 위한 고전압 스위치 셀을 포함하여 이루어질 수 있다.
본 발명에 의하면, 전원이 꺼져도 정보를 기억하고 있는 비휘발성 메모리의 특성을 이용하여, 외부 환경변화에 관계없이 물리적 복제 불가능 함수(PUF)에서 생성한 고유 값(ID)를 저장하고 있다가 바로 출력 가능하므로, 기존의 재생산성(Reproducible) 확률의 오류 문제를 해결 할 수 있다는 효과가 있다.
또한, 재생산성(Reproducible) 확률의 오류를 해결하기 위해서 메모리를 사용하게 되는데, 본 발명에서는 순수 CMOS 공정을 이용한 메모리를 이용하여, 물리적 복제 불가능 함수 단위 셀(Memory PUF Cell)로 구현함으로써, 하나의 보안 칩에 집적할 수 있고, 읽기 속도 및 쓰기 속도를 보다 빠르게 향상시킬 수 있다는 효과가 있다.
도 1은 기존의 물리적 복제 불가능 함수(Physical unclonable function, PUF)를 이용한 보안칩 구조와, 본 발명에서 제안한 메모리를 이용한 복제 불가능 함수(PUF)를 적용한 보안칩 구조를 개략적으로 설명한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF)의 구성을 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF)의 동작을 설명하기 위한 흐름도이다.
도 4는 도 2에서 N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Nbit Memory PUF)를 도시한 도면이다.
도 5는 도 4에서 N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Nbit Memory PUF)를 구성하는 각각의 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)을 나타낸 블록도이다.
도 6는 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)의 구조를 트랜지스터 단위로 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)의 동작을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)의 동작 파형을 각각의 동작모드에 맞게 나타낸 타이밍 도이다.
도 9는 기존의 비휘발성 순수 CMOS 메모리의 구조를 나타낸 도면이다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 순수 CMOS 비휘발성 메모리를 구성하는 트랜지스터 구조를 간략하게 나타낸 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 기존의 물리적 복제 불가능 함수(Physical unclonable function, PUF)를 이용한 보안칩 구조와, 본 발명에서 제안한 메모리를 이용한 복제 불가능 함수(PUF)를 적용한 보안칩 구조를 개략적으로 설명한 도면이다.
도 1에서 (a)는 기존의 물리적 복제 불가능 함수를 이용한 보안칩 구조를 나타낸 것이고, (b)는 본 발명에서 제안한 메모리를 이용한 복제 불가능 함수를 적용한 보안칩 구조를 나타낸 것이다.
도 1에서 보는 바와 같이, 기존의 물리적 복제 불가능 함수(PUF)의 재생산성(Reproducible) 확률을 높이기 위해서, 본 발명에서는 메모리를 이용한 복제 불가능 함수(Memory PUF)를 이용한 보안 칩 구조를 제안한다.
본 발명에서 각 PUF 셀 별로 메모리를 구비하여, ID를 생성하여 저장하는 과정을 수행한다.
즉, 본 발명의 물리적 복제 불가능 함수 보안 칩은 하나 이상의 물리적 복제 불가능 함수(Physical unclonable function, PUF) 셀(Cell) 및 물리적 복제 불가능 함수 셀에 각각 연결되어 있으며, 물리적 복제 불가능 함수 셀에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수 셀에 출력하는 메모리를 포함한다. 본 발명의 일 실시예에서 메모리는 비휘발성 메모리로 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF)의 구성을 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF) 보안 칩은 비중첩 클럭 발생기(Non-overlap clock generator)(110), 모드 선택 회로(Mode Selection Circuit)(120), 행 디코더(Row Decoder)(130), 차지 펌프(Charge pump)(140) 및 N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 모듈(Nbit Memory PUF)(200)로 구성된다.
N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 모듈(Nbit Memory PUF)(200)은 행(Row) 고전압스위치(High Voltage Switch, HVS)(210)와 물리적 복제 불가능 함수(PUF)부(220)로 구성된다.
비중첩 클럭 발생기(Non-overlap clock generator)(110)는 중첩하지 않는 클럭(clock) 신호를 발생시키는 역할을 한다.
모드 선택 회로(Mode Selection Circuit)(120)는 비중첩 클럭 발생기(110)로부터 클럭 신호를 수신하고, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 제공한다.
차지 펌프(140)는 행 고전압 스위치(210)에 고전압(High voltage)과 리드 모드 전압(Read mode voltage)을 제공하는 역할을 한다.
본 발명에서 차지 펌프(140)는 전압 부스팅 회로의 일 예로서, 본 발명이 이에 한정되는 것은 아니며, 고전압을 제공하는 다양한 전압 부스팅 회로가 사용될 수 있다.
본 발명에서 모드 선택 회로(120)는, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 공급하는 SEL 신호를 행 고전압 스위치(210)에 출력한다.
그리고, 차지 펌프(140)는 리드 모드 전압을 공급하는 SRD 신호를 행 고전압 스위치(210)에 출력한다.
도 2의 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF) 보안 칩의 외부에는 클럭(CLOCK), 파워 다운(SA POWERDOWN), 주소(ADDRESS), 리셋(CLR) 그리고 동작(SE)신호가 입력 되고, READ_Q, EN_BB, WL, EN, WWL 신호는 N개의 비트를 가지는 물리적 복제 불가능 함수(N bit Memory PUF)의 비트 수만큼 연결된다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF)의 동작을 설명하기 위한 흐름도이다.
도 3은 도 2에서 나타낸 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Memory PUF)의 동작을 설명하기 위한 흐름도이며, 도 2에서 파워 다운(SA POWERDOWN) 신호와 리셋(CLR) 신호의 논리적 레벨 상태와 동작(SE) 신호의 상승 레벨 상태(rising edge)에 따라서 동작하는 흐름을 도 3에서 확인할 수 있다.
도 3을 참조하면, SA 파워다운(Powerdown) 신호가 인가되면(S301), SA 파워다운 신호가 미리 정해진 기준값보다 높은 레벨인지 여부를 확인한다(S303).
SA 파워다운 신호가 기준값보다 낮은 레벨이면, PUF값을 생성하되 리드 모드(READ MODE)로 작동하도록 하며, 이때 READ_Q=1이고, WWL=SRD이다(S311).
반면, SA 파워다운 신호가 기준값보다 높은 레벨이면, SE 신호의 상승 에지(rising edge) 횟수(N)를 확인한다(S305).
SE 신호의 상승 에지 횟수가 1이면, PUF값을 생성하되 라이트 모드(WRITE MODE)로 작동하도록 하며, 이때 READ_Q=0이고, WWL=HIGH VOLTAGE이다(S307).
그리고, SE 신호의 상승 에지 횟수가 1보다 많으면, PUF값을 생성하되 리드 모드로 작동하도록 하며, 이때 READ_Q=1이고, WWL=SRD이다(S309).
도 4는 도 2에서 N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 모듈(Nbit Memory PUF)을 도시한 도면이다.
도 4를 참조하면, 물리적 복제 불가능 함수 모듈(200)은 하나 이상의 물리적 복제 불가능 함수 단위 셀(Cell)(310)과, 하나 이상의 물리적 복제 불가능 함수 단위 셀(310)과 연결되어 고전압을 제공하기 위한 행(Row) 고전압 스위치(High Voltage Switch, HVS)(210)를 포함하여 이루어진다.
도 4에서 하나 이상의 물리적 복제 불가능 함수 단위 셀(310)이 비트라인(Bitline, BL)으로 연결되어 하나의 행을 이루고, 하나 이상의 행이 워드라인(Wordline, WL)으로 연결되어 있다.
그리고, 행 고전압 스위치(210)가 행 별로 하나씩 연결되어 고전압을 제공하는 구조로 되어 있다.
이처럼 본 발명에서는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF Cell)(310)이 묶인 한 개의 행(Row)에 행 고전압스위치(Row HVS)(210)가 1개씩 각각 연결되어 있는 구조이다.
SEL신호는 행 고전압스위치(Row HVS)(210)에 이레이즈 모드 전압(erase mode voltage)과 프로그램 모드 전압(program mode voltage)을 구별해서 공급하는 신호이고, SRD신호는 리드 모드 전압(read mode voltage)를 공급하는 신호이다.
고전압(High voltage) 신호는 차지 펌프(Charge pump)(140)에서 만들어져서, 행 고전압스위치(Row HVS)(210)에 공급된다.
또한, 출력회로(Readout Circuit)에서는 각각의 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF Cell)(310)에서 만들어진 고유값(ID)를 출력한다.
도 5는 도 4에서 N개의 비트를 가지는 비휘발성 메모리를 이용한 물리적 복제 불가능 함수(Nbit Memory PUF)를 구성하는 각각의 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)을 나타낸 블록도이다.
도 5를 참조하면, 물리적 복제 불가능 함수 단위 셀(310)은 물리적 복제 불가 함수(Physical unclonable function, PUF)(311)와, 물리적 복제 불가능 함수(311)에 각각 연결되어 있으며, 물리적 복제 불가능 함수(311)에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수에 출력하는 비휘발성 메모리(312)와, 비휘발성 메모리(312)의 모드에 따라 전압을 스위칭하기 위한 고전압 스위치 셀(HVS CELL)(313)을 포함하여 이루어진다.
즉, 본 발명의 비휘발성 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(310)은, 물리적 복제 불가능 함수(PUF) 회로(311)에 비휘발성 메모리(Non-Volatile Memory)(312)를 연결하여 고유 값(ID)을 저장하였다가 출력하는 기능이 추가되어 있다. 그리고, 비휘발성 메모리(312)의 모드에 따라서 스위칭을 해 줄 수 있는 고전압 스위치 셀(HVS CELL)(313)이 연결되어 있다.
도 6는 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)의 구조를 트랜지스터 단위로 나타낸 도면이다.
도 5 및 도 6을 참조하여 본 발명의 물리적 복제 불가능 함수 단위 셀의 동작을 설명하면 다음과 같다.
먼저, PUF(311)에서 1 비트(bit)의 무작위의 랜덤 변수를 생성한다. 도 6을 참조하면, EN_BB 신호에 의해서 비트 라인(Bitline, BL)이 열리면, 생성된 랜덤 변수는 WL(Wordline) 신호에 의해서 비트 라인으로 출력되고, PUF(311)에서 출력된 값은 노드5(node5)를 통하여 메모리(Memory)에 저장이 된다. 메모리에 저장될 때에는 READ_Q 신호에 의해서 메모리가 리드 모드로(READ mode) 작동을 할지 또는 라이트 모드(WRITE mode)로 작동을 할지 결정하게 된다.
메모리(312)가 리드 모드로 작동을 할 경우에는 메모리(312)에 PUF 출력 값이 저장되지 않고, 메모리(312)에 이미 저장된 값이 IN1, IN2를 통해서 읽어져 온다. 그리고, 라이트 모드에서 메모리(312)가 작동 할 경우에는 PUF(311)의 출력 값을 받아서 받은 값에 의해서 메모리(312)가 IN1, IN2를 통해서 PUF의 생성되는 값을 고정시킨다. 이때 메모리(312)는 동작전압(예를 들어, 1.8V)에서 동작하는 것이 아니라 더 높은 전압이 필요한데, 이 때 HVS CELL(313)에서 높은 전압을 동작 클럭(clock)에 맞게 스위칭하여 공급해준다. 여기서, WWL 신호는 고전압(예를 들어, 10V)를 공급해주는 라인 신호이다.
도 6을 참조하면, 감지증폭기 트랜지스터(T1, T2)의 게이트(IN1, IN2)에 비휘발성 메모리(Non Volatile Memory)(312)의 리드 PMOS 트랜지스터(S1)와 리드 NMOS 트랜지스터(S2)의 소스 부분과 드레인 부분이 각각 연결 되어 있다(node3, node4). 감지 증폭기를 이용한 물리적 복제 불가능 함수 셀(SA PUF cell)(311)의 동작 신호(SE)가 낮은 레벨(low level) 일 때, 감지 증폭기 충전 트랜지스터(T3, T4)가 작동하고, 감지 증폭기를 이용한 물리적 복제 불가능 함수 셀(SA PUF cell)(311)의 노드1(node1)과 노드2(node2)는 공급 전압으로 충전(precharging)된다. 이때, 감지증폭기 트랜지스터(T1, T2)의 게이트(IN1, IN2)에 공급전압(VDD)이 공급된다. 이 상태에서 감지증폭기 동작 신호(SE)가 높은 레벨(High level)로 바뀌게 되면, 감지증폭기 동작 트랜지스터(T5)가 꺼져있는 상태에서 켜지게 되고, 인버터 트랜지스터(T6, T7, T8, T9)로 구성된 두 개의 인버터가 공정상의 불일치(Process mismatch)에 의해서 노드1(node1)과 노드2(node2)의 상태가 서로 다르게 무작위(random)로 변하게 된다.
도 6에서 두 번째로 감지 증폭기를 이용한 물리적 복제 불가능 함수 셀(SA PUF cell)(311)에서 무작위(random)의 로직 상태가 노드1(node1)과 노드2(node2)에 생성되면, 바이어스(BIAS) 신호는 높은 레벨(high level)이 되고, 노드5(node5)에 생성된 무작위(random)의 로직 상태가 고전압 인가 스위치 셀(HVS CELL)(313)로 인가된다.
도 7은 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 단위 셀(Memory PUF cell)의 동작을 설명하기 위한 흐름도이다.
도 7을 참조하면, 먼저 PUF에서 값이 생성되고(S701), 메모리 모드가 리드 모드(Read Mode)인지 또는 라이트 모드(Write Mode)인지를 확인한다(S703).
메모리 모드가 리드 모드이면 리드 모드로 동작하고(S715), 라이트 모드이면 라이트 모드로 동작한다.
라이트 모드에서 피드백 라인(Feedback line)의 PUF 출력 값의 논리 상태(Logic state)가 1인지 0인지를 확인한다(S705).
피드백 라인의 논리 상태가 0이면 이레이즈 모드(Erase Mode)로 동작하고(S711), 피드백 라인의 논리 상태가 1이면 프로그램 모드(Program Mode)로 동작한다(S707).
이레이즈 모드에서 IN1 전압이 IN2 전압보다 작으면(S713), PUF값을 메모리에 저장하고, 메모리 모드가 리드 모드로 동작하도록 한다(S717).
그리고, 프로그램 모드에서 IN1 전압이 IN2 전압보다 크면(S707), PUF값을 메모리에 저장하고, 메모리 모드가 리드 모드로 동작하도록 한다(S717).
이처럼 본 발명의 메모리를 이용한 물리적 복제 불가능 함수에서는 메모리 모드가 3가지 모드로 작동하는 것을 알 수 있다.
본 발명의 일 실시예에서 메모리에 저장되는 모드를 가정하면, 도 6에서 읽기 신호(READ_Q)의 값은 낮은 레벨(low level)이다. 그리고, WWL에는 10V의 전압이 공급되고, 노드5(node5)의 값에 의해서 고전압 인가 스위치 셀(HVS CELL)(313)은 커플링 트랜지스터(M1)에 10V를 공급하거나 0V를 선택적으로 공급할 수 있다.
고전압 인가 스위치 셀(313)에서 10V를 공급하였을 때에는 비휘발성 메모리(Non Volatile Memory)(312)가 프로그램 모드(Program mode)로 작동하고, 0V를 공급하였을 때에는 이레이즈 모드(Erase mode)로 작동함을 알 수 있다.
또한, 읽기 모드로 작동 할 때에는 WWL에 읽기 신호(VRD) 전압이 인가되고, 읽기 신호(READ_Q)의 값이 높은 레벨(high level)로, 노드5(node5)의 값에 상관없이 고전압 인가 스위치 셀(HVS CELL)(313)은 항상 커플링 트랜지스터(M1)에 읽기 신호(VRD)를 공급한다.
도 6에서 감지 증폭기를 이용한 물리적 복제 불가능 함수 셀(SA PUF cell)(311)의 실시예에 따라 각각의 감지증폭기를 이용한 물리적 복제 불가능 함수 셀(SA PUF cell)은 각각 다른 무작위의 로직 상태(random logic state)를 갖는다. 이러한 값을 임의의 주소 값에 맞춰서 출력하기 위해서 비중첩 클럭 발생기(Non-overlap clock generator)에서 만들어진 동작클럭1(
Figure pat00001
), 동작클럭2(
Figure pat00002
)에 의해서 동작클럭2(
Figure pat00003
)가 행 디코더(Row Decoder)에서 주소 값을 불러와서 동작 클럭(Φ)에 맞게 값을 출력하게 된다.
도 8은 본 발명의 일 실시예에 따른 메모리를 이용한 물리적 복제 불가능 함수 단위 셀(Memory PUF cell)의 동작 파형을 각각의 동작모드에 맞게 나타낸 타이밍 도이다.
도 8을 참조하여, 타이밍 도에 따른 동작을 상세히 설명하면, 크게 PUF 동작(Operation)과 메모리 동작(Memory Operation)으로 나눠서 설명할 수 있는데, PUF 동작(Operation)에서 먼저 SE 신호가 “1”의 로직 상태(Logic state)에 의하여 PUF(311)가 무작위로 고유 값을 가지게 된다. 이때 출력되는 무작위 고유 값은 도 6에서 OUT1, OUT2로 출력된다. 이때 비트라인(BIT, BIT_B)으로 값을 출력하려면, EN_BB, EN 그리고 WL 값이 “1”인 로직 상태로 입력되어야 한다.
메모리 동작(Memory Operation)에서 이렇게 출력된 비트라인 값이 BIT, BIT_B(비트라인의 반전값)으로 나타나게 되고, BIAS 신호가 들어감에 따라 메모리에 값이 입력된다. 이때 PUF에서 출력 값이 “1” 일 때 WWL 신호는 고전압(예를 들어, 10V)이 가해지고, PWL에 0V가 가해지게 되어서 이레이즈 모드(ERASE mode)로 사용된다.
그리고, PUF 출력 값이 “0” 일 때는 WWL, PWL 모두 고전압이 가해지게 되어 프로그램 모드(PROGRAM mode)로 작동한다.
메모리가 리드 모드(READ mode)일 때는 READ_Q값과 WWL, PWL 값에 모두 “1”의 로직 상태가 가해진다.
이 3가지 모드에 의해서 메모리의 IN1, IN2노드는 PUF 출력 값에 의하여 전압이 변하게 된다. 따라서 다음 PUF의 동작 때 PUF의 출력 값을 고정시키게 되어서 메모리가 값을 기억하는 효과를 얻을 수 있다.
도 9는 기존의 비휘발성 순수 CMOS 메모리의 구조를 나타낸 도면이다.
도 9를 참조하면, 기존의 비휘발성 순수 CMOS 메모리는 셀 단위로 묶어서 작동을 하는 구조로서, RWL, EWL에 신호를 일일이 인가해 주어야 하는 구조이다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 순수 CMOS 비휘발성 메모리를 구성하는 트랜지스터 구조를 간략하게 나타낸 회로도이다.
도 10은 본 발명에 따른 순수 CMOS 비휘발성 메모리를 구성하는 트랜지스터 구조를 보여주는 레이아웃 단면도와 회로 구성을 도시한 도면이다.
도 10을 참조하면, 순수 CMOS 비휘발성 메모리는 커플링 트랜지스터(M1), 이레이즈 트랜지스터(M2), 리드 PMOS 트랜지스터(S1)와 리드 NMOS 트랜지스터(S2)로 구성되어 있고, 이 4개의 트랜지스터의 게이트가 연결되어 부성 게이트(Floating gate, FG)를 구성하고 있다.
커플링 트랜지스터(M1)의 게이트 폭(Width)은 이레이즈 트랜지스터(M2)의 게이트 폭보다 10배 내지 13배만큼 크다. 부성 게이트(Floating gate, FG)는 FN 터널링 효과를 이용하여 전자를 방출하거나 저장하여 리드 PMOS 트랜지스터(S1)와 리드 NMOS 트랜지스터(S2)의 동작 상태를 바꾸게 된다.
도 11은 본 발명에 따른 순수 CMOS 비휘발성 메모리를 구성하는 트랜지스터의 이레이즈 동작의 실시예이다.
도 11을 참조하면, 커플링 트랜지스터(M1)와 이레이즈 트랜지스터(M2)는 각각 소스 및 드레인 바디가 하나의 노드로 연결되어 있다.
커플링 트랜지스터(M1)에 연결되어 있는 노드를 PWL이라고 하고, 이레이즈 트랜지스터(M2)에 연결되어 있는 노드를 WWL이라고 할 때, WWL에 FN 터널링이 일어날 수 있는 10V의 전압을 가해주고 PWL은 0V의 전압을 가하면 FN 터널링이 이레이즈 트랜지스터(M2)의 게이트에서 일어나게 되고, 부성 게이트(Floating gate, FG)안의 전자들이 FN 터널링 효과로 인하여 이레이즈 트랜지스터(M2)의 게이트를 통해서 빠져나가게 된다. 그리고, 전자들이 제거(Erase)되면서 부성 게이트(Floating gate, FG)는 상대적으로 높은 전압을 갖게 되고, 이로 인하여 리드 PMOS 트랜지스터(S1)는 동작하지 않고, 리드 NMOS 트랜지스터(S2)는 동작하는 상태가 된다.
도 12는 본 발명에 따른 순수 CMOS 비휘발성 메모리를 구성하는 트랜지스터의 프로그램 동작의 실시예이다. 커플링 트랜지스터(M1)와 이레이즈 트랜지스터(M2)는 각각 소스 및 드레인 바디가 하나의 노드로 연결되어 있다.
커플링 트랜지스터(M1)에 연결되어 있는 노드를 PWL이라고 하고, 이레이즈 트랜지스터(M2)에 연결되어 있는 노드를 WWL이라고 할 때, WWL와 PWL에 FN 터널링이 일어날 수 있는 10V의 전압을 가하면, FN 터널링이 리드 PMOS 트랜지스터(S1)와 리드 NMOS 트랜지스터(S2)의 게이트에서 일어나게 되고, FN 터널링 효과로 인하여 부성 게이트(Floating gate, FG)로 전자들이 입력된다. 이러한 과정을 일정 클럭(예를 들어, 1ms~2ms)동안 계속하면 전자들이 부성 게이트(Floating gate, FG)로 쌓이게 되고, 부성 게이트(Floating gate, FG)는 상대적으로 낮은 전압 상태가 되고, 리드 PMOS 트랜지스터(S1)의 문턱 전압(Threshold voltage)보다 낮아지면, 리드 PMOS 트랜지스터(S1)는 동작하고 리드 NMOS 트랜지스터(S2)는 동작하지 않는 상태가 된다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
110 비중첩 클럭 발생기
120 모드 선택 회로
130 행 디코더
140 차지 펌프
210 행 고전압 스위치
220 PUF 부
200 물리적 복제 불가능 함수 모듈
310 물리적 복제 불가능 함수 단위 셀
M1 커플링 트랜지스터
M2 이레이즈 트랜지스터
S1 리드 PMOS 트랜지스터
S2 리드 NMOS 트랜지스터
FG 부성 게이트

Claims (7)

  1. 하나 이상의 물리적 복제 불가능 함수(Physical unclonable function, PUF) 셀(Cell); 및
    상기 물리적 복제 불가능 함수 셀에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수 셀에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수 셀에 출력하는 메모리를 포함하는 물리적 복제 불가능 함수 보안 칩.
  2. 청구항 1에 있어서,
    상기 메모리는 비휘발성 메모리인 것임을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
  3. 고전압을 제공하기 위한 전압 부스팅 회로; 및
    상기 전압 부스팅 회로로부터 고전압(High voltage)과 리드 모드 전압(Read mode voltage)을 제공받으며, 물리적 복제 불가능 함수 단위 셀을 포함하는, N개의 비트(bit)를 갖는 메모리를 구비하는 물리적 복제 불가능 함수 모듈을 포함하되,
    상기 물리적 복제 불가능 함수 단위 셀은 물리적 복제 불가능 함수(Physical unclonable function, PUF)와, 상기 물리적 복제 불가능 함수에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수에 출력하는 메모리를 포함하여 이루어지는 것을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
  4. 청구항 3에 있어서,
    상기 전압 부스팅 회로는 차지 펌프(Charge pump)인 것임을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
  5. 청구항 4에 있어서,
    상기 물리적 복제 불가능 함수 모듈은,
    하나 이상의 물리적 복제 불가능 함수 단위 셀(Cell)과, 상기 하나 이상의 물리적 복제 불가능 함수 단위 셀과 연결되어 고전압을 제공하기 위한 행(Row) 고전압 스위치(High Voltage Switch, HVS)를 포함하여 이루어지며,
    상기 하나 이상의 물리적 복제 불가능 함수 단위 셀이 비트라인(Bitline, BL)으로 연결되어 하나의 행을 이루고, 하나 이상의 행이 워드라인(Wordline, WL)으로 연결되어 있고,
    상기 행 고전압 스위치가 상기 행 별로 하나씩 연결되어 고전압을 제공하는 구조로 되어 있는 것을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
  6. 청구항 5에 있어서,
    상기 물리적 복제 불가능 함수 보안 칩은,
    중첩하지 않는 클럭(clock) 신호를 발생시키기 위한 비중첩 클럭 발생기(Non-overlap clock generator);
    상기 비중첩 클럭 발생기로부터 클럭 신호를 수신하고, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 제공하는 모드 선택 회로를 더 포함하고,
    상기 모드 선택 회로는, 이레이즈 모드 전압(Erase mode voltage)과 프로그램 모드 전압(Program mode voltage)을 구별하여 공급하는 SEL 신호를 상기 행 고전압 스위치에 출력하고,
    상기 차지 펌프는 리드 모드 전압을 공급하는 SRD 신호를 상기 행 고전압 스위치에 출력하는 것을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
  7. 청구항 6에 있어서,
    상기 물리적 복제 불가능 함수 단위 셀은,
    물리적 복제 불가 함수(Physical unclonable function, PUF)와, 상기 물리적 복제 불가능 함수에 각각 연결되어 있으며, 상기 물리적 복제 불가능 함수에서 생성된 고유의 ID 정보를 저장하고, 저장하고 있는 ID 정보를 연결되어 있는 물리적 복제 불가능 함수에 출력하는 비휘발성 메모리와, 상기 비휘발성 메모리의 모드에 따라 전압을 스위칭하기 위한 고전압 스위치 셀을 포함하여 이루어지는 것을 특징으로 하는 물리적 복제 불가능 함수 보안 칩.
KR1020160018527A 2016-02-17 2016-02-17 메모리를 이용한 물리적 복제 불가능 함수 보안 칩 KR101799905B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160018527A KR101799905B1 (ko) 2016-02-17 2016-02-17 메모리를 이용한 물리적 복제 불가능 함수 보안 칩

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160018527A KR101799905B1 (ko) 2016-02-17 2016-02-17 메모리를 이용한 물리적 복제 불가능 함수 보안 칩

Publications (2)

Publication Number Publication Date
KR20170096807A true KR20170096807A (ko) 2017-08-25
KR101799905B1 KR101799905B1 (ko) 2017-11-21

Family

ID=59761547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160018527A KR101799905B1 (ko) 2016-02-17 2016-02-17 메모리를 이용한 물리적 복제 불가능 함수 보안 칩

Country Status (1)

Country Link
KR (1) KR101799905B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024805A (ko) * 2019-08-26 2021-03-08 한국전력공사 물리적 복제 불가능 함수의 응답 불안정성 감지 회로
CN112953507A (zh) * 2021-03-19 2021-06-11 常州市沃尔森电子研究院有限公司 基于电平转换器的物理不可克隆函数电路及其控制方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102124064B1 (ko) * 2018-07-17 2020-06-17 한국과학기술연구원 플래시 메모리 시스템 및 그것의 양자화 신호 생성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2593302T3 (es) * 2011-03-31 2016-12-07 Ictk Co., Ltd. Aparato y método para generar un valor digital

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024805A (ko) * 2019-08-26 2021-03-08 한국전력공사 물리적 복제 불가능 함수의 응답 불안정성 감지 회로
CN112953507A (zh) * 2021-03-19 2021-06-11 常州市沃尔森电子研究院有限公司 基于电平转换器的物理不可克隆函数电路及其控制方法

Also Published As

Publication number Publication date
KR101799905B1 (ko) 2017-11-21

Similar Documents

Publication Publication Date Title
US10580484B2 (en) Semiconductor integrated circuit device
CN108694335B (zh) 基于sram的物理不可克隆函数及产生puf响应的方法
US8767445B2 (en) SRAM circuits for circuit identification using a digital fingerprint
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
US7054182B2 (en) Nonvolatile FeRam control device
KR100506458B1 (ko) 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
US11955157B2 (en) Physically unclonable function apparatus based on ferroelectric elements and operation method thereof
KR101799905B1 (ko) 메모리를 이용한 물리적 복제 불가능 함수 보안 칩
JP2010044854A (ja) 不揮発性強誘電体メモリ装置
US7227800B2 (en) Noise suppression in memory device sensing
JP4559760B2 (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
US8638623B2 (en) Timing generation circuit, semiconductor storage device and timing generation method
US6826097B2 (en) Nonvolatile memory device including write protected region
JP2018142396A (ja) 半導体集積回路装置
JP6339714B2 (ja) 半導体集積回路装置
KR100505454B1 (ko) 반도체 장치의 데이터 출력 회로 및 방법
US7042796B2 (en) Bank command decoder in semiconductor memory device
CN115547383B (zh) 一种存储电路及磁性随机存储器读关键电路
US7542341B2 (en) MIS-transistor-based nonvolatile memory device with verify function
KR20170120370A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR100669548B1 (ko) 불휘발성 강유전체 메모리
JP2007273065A (ja) Ｃｍｉｓ型半導体不揮発記憶回路
JPH0729384A (ja) 半導体記憶装置
JPH01276493A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right