JPH01276493A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01276493A JPH01276493A JP63103373A JP10337388A JPH01276493A JP H01276493 A JPH01276493 A JP H01276493A JP 63103373 A JP63103373 A JP 63103373A JP 10337388 A JP10337388 A JP 10337388A JP H01276493 A JPH01276493 A JP H01276493A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 230000003321 amplification Effects 0.000 abstract 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 2
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性半
導体記憶装置に関し、特にそのセンスアンプに関するも
のである。
導体記憶装置に関し、特にそのセンスアンプに関するも
のである。
第４図に、従来のＥＥＰＲＯＭのセンスアンプ部を示す
。１ビツトのメモリセルは、ゲートがワード線１に接続
された選択トランジスタ２とフローティングゲートを有
するメモリトランジスタ３ ′から構成される。メモリ
トランジスタ３のゲート（コントロールゲート）はゲー
トがワード線１に接続された選択トランジスタ４を介し
てコントロールゲート線５に接続され、選択トランジス
タ２のドｌ／インはビット線６に接続される。ビット線
６、コントロールゲート′４ｉＡ５は、ゲートにＹゲー
ト信号７が入力されるトランジスタ８．９を介して、各
々Ｉ／Ｏ線／Ｏ．ＣＧ線１１に接続される。
。１ビツトのメモリセルは、ゲートがワード線１に接続
された選択トランジスタ２とフローティングゲートを有
するメモリトランジスタ３ ′から構成される。メモリ
トランジスタ３のゲート（コントロールゲート）はゲー
トがワード線１に接続された選択トランジスタ４を介し
てコントロールゲート線５に接続され、選択トランジス
タ２のドｌ／インはビット線６に接続される。ビット線
６、コントロールゲート′４ｉＡ５は、ゲートにＹゲー
ト信号７が入力されるトランジスタ８．９を介して、各
々Ｉ／Ｏ線／Ｏ．ＣＧ線１１に接続される。
センスアンプは、電流−電圧変換回路１２と第１゜第２
のインバータ１３．１４から構成される。
のインバータ１３．１４から構成される。
次に動作について説明する。ＥＥＰＲＯＭメモリトラン
ジスタ３は、フローティングゲートに電子が蓄えられて
いるか否かによって２値情報を記憶する。電子が蓄えら
れているとメモリトランジスタのしきい値は高くなり、
読出し時オフする。
ジスタ３は、フローティングゲートに電子が蓄えられて
いるか否かによって２値情報を記憶する。電子が蓄えら
れているとメモリトランジスタのしきい値は高くなり、
読出し時オフする。
この状態を“１゛が記憶されているとする。電子が蓄え
られていないとメモリトランジスタのしきい値は負とな
り、読出し時オンする。この状態を“Ｏ”が記憶されて
いるとする。選択されたメモリセルのメモリトランジス
タ３にＭＸ’ｌＫｐが流れるか否かを、ｉ流−電圧検出
回路１２で検出する。電流が流れないと電Ｈ電圧程度の
電圧を出力し、電流が流れると１■程度を出力する。こ
の出力をインバータ１３．１４で増幅する。
られていないとメモリトランジスタのしきい値は負とな
り、読出し時オンする。この状態を“Ｏ”が記憶されて
いるとする。選択されたメモリセルのメモリトランジス
タ３にＭＸ’ｌＫｐが流れるか否かを、ｉ流−電圧検出
回路１２で検出する。電流が流れないと電Ｈ電圧程度の
電圧を出力し、電流が流れると１■程度を出力する。こ
の出力をインバータ１３．１４で増幅する。
第６図に、電流−電圧変換回路の一例を示す。
ゲートが接地されたＰチャネルＭＯ５）ランジスタ１５
．１８と、ＮチャネルＭＯ３）ランジスタ１６．１７．
１９から構成される。情報“０”が読出されている時に
は、ノードａの電位は定常状態においてほぼ１．０■と
なる。これによってトランジスタ１６は多少オンの状態
となり、ノードｂの電位は例えばほぼ２ｖとなる。その
ためトランジスタ１７．１９が多少オンするが、１８の
オン抵抗が１９に比べて大きく設定されているため、出
力１つの電位はノードａの電位と同程度となる。
．１８と、ＮチャネルＭＯ３）ランジスタ１６．１７．
１９から構成される。情報“０”が読出されている時に
は、ノードａの電位は定常状態においてほぼ１．０■と
なる。これによってトランジスタ１６は多少オンの状態
となり、ノードｂの電位は例えばほぼ２ｖとなる。その
ためトランジスタ１７．１９が多少オンするが、１８の
オン抵抗が１９に比べて大きく設定されているため、出
力１つの電位はノードａの電位と同程度となる。
すなわち１■程度となる。
一方、“１′が書込まれている時は、ノードａの電位は
例えばほぼ１．１Ｖとなっている。このためノードｂの
電位は約１．８ｖとなり、トランジスタ１７．１９のゲ
ート・ソース間電位は約０．７Ｖとなり、これらのトラ
ンジスタ１７．１９はオフする。これにより、出力ＲＤ
の電位はトランジスタ１８により５■まで引上げられる
。
例えばほぼ１．１Ｖとなっている。このためノードｂの
電位は約１．８ｖとなり、トランジスタ１７．１９のゲ
ート・ソース間電位は約０．７Ｖとなり、これらのトラ
ンジスタ１７．１９はオフする。これにより、出力ＲＤ
の電位はトランジスタ１８により５■まで引上げられる
。
また、第５図に他の従来例を示す。リファレンス回路を
設け、メモリセル側の電流−電圧変換回路１２出力の“
Ｌ″、“Ｈ”の中間レベルが出力されるように、リファ
レンス側の電流−電圧変換回路１２ａの特性を設定する
。ただし、このような回路はＥＰＲＯＭにしか用いられ
ておらず、リファレンスセルを必要とするためＥＥＰＲ
ＯＭに適用することは困難である。
設け、メモリセル側の電流−電圧変換回路１２出力の“
Ｌ″、“Ｈ”の中間レベルが出力されるように、リファ
レンス側の電流−電圧変換回路１２ａの特性を設定する
。ただし、このような回路はＥＰＲＯＭにしか用いられ
ておらず、リファレンスセルを必要とするためＥＥＰＲ
ＯＭに適用することは困難である。
従来の不揮発性半導体記憶装置は以上のように構成され
ているため、アドレスが切換り“０”が記憶されている
セルを読出している状態から“１″が記憶されているセ
ルを読出す状態に切喚った時、１／Ｏ１、 ビット線の
充電に時間がかかりセンスアンプ出力の反転が遅れると
いう問題点があった。
ているため、アドレスが切換り“０”が記憶されている
セルを読出している状態から“１″が記憶されているセ
ルを読出す状態に切喚った時、１／Ｏ１、 ビット線の
充電に時間がかかりセンスアンプ出力の反転が遅れると
いう問題点があった。
また、差動増幅器を用いる方式は、Ｅ Ｅ Ｐ ＲＯＭ
に適用することが困難であるという問題点があった。
に適用することが困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速アクセスの可能なセンスアンプを有し、
ＥＥＦＲＯＭにも適用可能な不揮発性半導体記憶装置を
得ることを目的とする。
たもので、高速アクセスの可能なセンスアンプを有し、
ＥＥＦＲＯＭにも適用可能な不揮発性半導体記憶装置を
得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、ダミーＩ／
Ｏ線、ダミービット線を設け、メモリセル例の電流−電
圧変換回路の出力とリファレンス側の電流−電圧変換回
路の出力とを差動増幅し、アドレス変化時にすべてのビ
ット線、ダミービット線を接地電位にリセットし、所定
時間経過後１こ差動増幅器を活性化するようにしたもの
である。
Ｏ線、ダミービット線を設け、メモリセル例の電流−電
圧変換回路の出力とリファレンス側の電流−電圧変換回
路の出力とを差動増幅し、アドレス変化時にすべてのビ
ット線、ダミービット線を接地電位にリセットし、所定
時間経過後１こ差動増幅器を活性化するようにしたもの
である。
、〔作用〕
この発明においては、リファレンス側にダミーＩ／Ｏ＆
’ｉ、ダミービット線を設け、アドレス変化時にビット
線、ダミービット線をリセットし、その後メモリセル側
のセンス出力（電流−電圧変換回路の出力）とリファレ
ンス側のセンス出力とを差動増幅することにより、リフ
ァレンスセルを必 ・要とせずに高速アクセスが可能
となる。
’ｉ、ダミービット線を設け、アドレス変化時にビット
線、ダミービット線をリセットし、その後メモリセル側
のセンス出力（電流−電圧変換回路の出力）とリファレ
ンス側のセンス出力とを差動増幅することにより、リフ
ァレンスセルを必 ・要とせずに高速アクセスが可能
となる。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例による不揮発性半み体記
憶装置のセンスアンプ部を示す図である。
憶装置のセンスアンプ部を示す図である。
ダミーＩ／Ｃｌ２Ｏが設けられ、リファレンス側の電流
−電圧変換回路２１に接続される。ダミー１／Ｏ線２０
にはゲートに信号ＹＧが入力されるトランジスタ２２の
ドレインが接続され、トランジスタ２２のソースにはダ
ミービット線２３が接続される。すべてのビット′ｆａ
６ 、ダミービー／ ）線２３に、リセット用信号Ｒ３
Ｔがゲートに入力されるリセット用トランジスタ２４．
２５が接続される。電流−電圧変換回路１２．２１の出
力は、ゲートに信号ＶＴが入力されるトランジスタ２６
゜２７を介して、トランジスタ２８〜３１から構成され
る差動増幅器に入力される。ＰチャネルＭＯＳトランジ
スタ２８．３０のソースは、ゲートに信号Ｓ０が入力さ
れるＰチャネルＭＯＳトランジスタ３２を介して電源に
接続される。トランジスタ２９．３１のソースは、ゲー
トに信号Ｓ０が入力されるトランジスタ３３を介して接
地される。
−電圧変換回路２１に接続される。ダミー１／Ｏ線２０
にはゲートに信号ＹＧが入力されるトランジスタ２２の
ドレインが接続され、トランジスタ２２のソースにはダ
ミービット線２３が接続される。すべてのビット′ｆａ
６ 、ダミービー／ ）線２３に、リセット用信号Ｒ３
Ｔがゲートに入力されるリセット用トランジスタ２４．
２５が接続される。電流−電圧変換回路１２．２１の出
力は、ゲートに信号ＶＴが入力されるトランジスタ２６
゜２７を介して、トランジスタ２８〜３１から構成され
る差動増幅器に入力される。ＰチャネルＭＯＳトランジ
スタ２８．３０のソースは、ゲートに信号Ｓ０が入力さ
れるＰチャネルＭＯＳトランジスタ３２を介して電源に
接続される。トランジスタ２９．３１のソースは、ゲー
トに信号Ｓ０が入力されるトランジスタ３３を介して接
地される。
差動増幅器の２つのノードＮｌ、Ｎ２は、ゲートに信号
Ｒ３Ｔが入力されるトランジスタ３４．３５を介して接
地される。差動増幅器の出力ＲＤ。
Ｒ３Ｔが入力されるトランジスタ３４．３５を介して接
地される。差動増幅器の出力ＲＤ。
罰）は、ゲートに信号ＳＤＴが入力されるトランジスタ
３６．３７を介して取り出される。
３６．３７を介して取り出される。
次に動作について説明する。第２図に第１図に示した装
置のクロックタイミングダイアグラム、第３図にそのシ
ミュレーション結果を示す、入力アドレスが変化した時
、これを検知してＡＴＤパルスが出る（回路は図示せず
）。この信号によりＲ３Ｔ信号が“Ｈ”となり、すべて
のビット線６゜ダミービット線２３が接地される。その
後信号ＹＧが“Ｈ”となり、同時に選択されたＹゲート
信号７が“Ｈ゛となり、電流−電圧変換回路１２゜２１
がビット線６．ダミービット線２３に接続される。これ
によりビット線６．ダミービット線２３は、電流−電圧
変換回路１２．２１により充電されはじめる０選択され
たメモリセルに１”が書込まれておれば、ビット線６の
充電が終った後、徐々に電流−電圧変換回路１２の出力
（ノードＮ３）電位が上昇していく。また“０″が書込
まれておれば、ノードＮ３の電位は低いままである。
置のクロックタイミングダイアグラム、第３図にそのシ
ミュレーション結果を示す、入力アドレスが変化した時
、これを検知してＡＴＤパルスが出る（回路は図示せず
）。この信号によりＲ３Ｔ信号が“Ｈ”となり、すべて
のビット線６゜ダミービット線２３が接地される。その
後信号ＹＧが“Ｈ”となり、同時に選択されたＹゲート
信号７が“Ｈ゛となり、電流−電圧変換回路１２゜２１
がビット線６．ダミービット線２３に接続される。これ
によりビット線６．ダミービット線２３は、電流−電圧
変換回路１２．２１により充電されはじめる０選択され
たメモリセルに１”が書込まれておれば、ビット線６の
充電が終った後、徐々に電流−電圧変換回路１２の出力
（ノードＮ３）電位が上昇していく。また“０″が書込
まれておれば、ノードＮ３の電位は低いままである。
一方、リファレンス側は、電流−電圧変換回路２１の負
荷トランジスタ（第６図で示したトランジスタ１８）の
サイズがメモリセル側の電流−電圧変換回路１２のもの
よりも小さく設定されているので、ノードＮ４の電位は
１”読出し時のノードＮ３よりもゆっくりと上昇する。
荷トランジスタ（第６図で示したトランジスタ１８）の
サイズがメモリセル側の電流−電圧変換回路１２のもの
よりも小さく設定されているので、ノードＮ４の電位は
１”読出し時のノードＮ３よりもゆっくりと上昇する。
ノードＮ４のレベルは、“１′″読出し時 １１Ｑ″読
出し時のノードＮ３のレベルの中間となる。ノードＮ３
とノ°−ドＮ４の電位差がついたところで、−一“Ｌ”
（Ｓ、−Ｈ″）として差動増幅器を活性化させ、ノー
ドＮ３．Ｎ４の電位差を増幅する。ただし、この時信号
ＶＴは“Ｌ”となり、電流−電圧変換回路１２．２１と
差動増幅器は切離される。
出し時のノードＮ３のレベルの中間となる。ノードＮ３
とノ°−ドＮ４の電位差がついたところで、−一“Ｌ”
（Ｓ、−Ｈ″）として差動増幅器を活性化させ、ノー
ドＮ３．Ｎ４の電位差を増幅する。ただし、この時信号
ＶＴは“Ｌ”となり、電流−電圧変換回路１２．２１と
差動増幅器は切離される。
ナオ、ダミー１／ＯｖＡ２０．ダミーヒツト線２３のレ
イアウト、浮遊容量は、Ｉ／Ｏ線／Ｏ．ピッ） ｖＡ６
とほぼ同一に設定される。
イアウト、浮遊容量は、Ｉ／Ｏ線／Ｏ．ピッ） ｖＡ６
とほぼ同一に設定される。
このように、本実施例におけるリファレンス側の電流−
電圧変換回路は、アドレスが変化し読出しデータが変化
する時に、メモリセル側の電流−電圧変換回路の出力“
Ｌ”／“Ｈ”の中間電位を出力する。さらに、本実施例
による装置では、アドレス変化があって所定時間後に差
動増幅器が活性化されることにより、急速に電位差が増
幅される。従って、アドレスが切換うてもセンスアンプ
出力の反転が遅れることはなく、また、リファレンス側
にリファレンスセルを必要としないのでＥＰＲＯＭのみ
ならずＥＥＦＲＯＭに用いることもできる。
電圧変換回路は、アドレスが変化し読出しデータが変化
する時に、メモリセル側の電流−電圧変換回路の出力“
Ｌ”／“Ｈ”の中間電位を出力する。さらに、本実施例
による装置では、アドレス変化があって所定時間後に差
動増幅器が活性化されることにより、急速に電位差が増
幅される。従って、アドレスが切換うてもセンスアンプ
出力の反転が遅れることはなく、また、リファレンス側
にリファレンスセルを必要としないのでＥＰＲＯＭのみ
ならずＥＥＦＲＯＭに用いることもできる。
以上のように、この発明に係る不揮発性半導体記憶装置
によれば、リファレンス側にダミーＩ／Ｏ線、ダミービ
ット線を設け、アドレス変化時にすべてのビット線、ダ
ミービット線をリセットし、センス出力をレベル差がつ
いてから差動増幅器で急速に増幅するよう構成したので
、高速アクセスが可能であり、ＥＥＦＲＯＭにも適用可
能なものが得られるという効果がある。
によれば、リファレンス側にダミーＩ／Ｏ線、ダミービ
ット線を設け、アドレス変化時にすべてのビット線、ダ
ミービット線をリセットし、センス出力をレベル差がつ
いてから差動増幅器で急速に増幅するよう構成したので
、高速アクセスが可能であり、ＥＥＦＲＯＭにも適用可
能なものが得られるという効果がある。
第１図は本発明の一実施例による不揮発性半導体記憶装
置を示す図、第２図はそのクロックタイミングダイアグ
ラムを示す図、第３図はそのシミュレーション結果を示
す図、第４図は従来の不揮発性半導体記憶装置を示す図
、第５図は従来の他の不揮発性半導体記憶装置を示す図
、第６図は電流−電圧変換回路の一例を示す図である。 ６はビット線、１２．２１は電流−電圧変換回路、２０
はダミーＩ／Ｏ線、２３はダミービット線、２４．２５
はリセット用トランジスタ。 なお、図中同一符号は同−又は相当部分を示す。
置を示す図、第２図はそのクロックタイミングダイアグ
ラムを示す図、第３図はそのシミュレーション結果を示
す図、第４図は従来の不揮発性半導体記憶装置を示す図
、第５図は従来の他の不揮発性半導体記憶装置を示す図
、第６図は電流−電圧変換回路の一例を示す図である。 ６はビット線、１２．２１は電流−電圧変換回路、２０
はダミーＩ／Ｏ線、２３はダミービット線、２４．２５
はリセット用トランジスタ。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ダミーＩ／Ｏ線及びダミービット線と、ビット線
及び上記ダミービット線にそれぞれ接続され、アドレス
変化により該ビット線及びダミービット線をリセットす
るリセット用トランジスタと、 上記ビット線に接続される電流−電圧変換回路の出力と
上記ダミービット線に接続される電流−電圧変換回路の
出力とを入力とし、上記リセット動作から所定時間経過
後に活性化される差動増幅器とを備えたことを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337388A JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337388A JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276493A true JPH01276493A (ja) | 1989-11-07 |
| JPH07101559B2 JPH07101559B2 (ja) | 1995-11-01 |
Family
ID=14352303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337388A Expired - Lifetime JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101559B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978553B2 (en) | 2008-11-12 | 2011-07-12 | Hynix Semiconductor Inc. | Apparatus for controlling I/O strobe signal in semiconductor memory apparatus |
-
1988
- 1988-04-26 JP JP10337388A patent/JPH07101559B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978553B2 (en) | 2008-11-12 | 2011-07-12 | Hynix Semiconductor Inc. | Apparatus for controlling I/O strobe signal in semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101559B2 (ja) | 1995-11-01 |
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