JPH01503030A

JPH01503030A - 電流検出差動増幅器

Info

Publication number: JPH01503030A
Application number: JP63502733A
Authority: JP
Inventors: モブレー，ケネス　ジェー
Original assignee: ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド
Priority date: 1987-03-09
Filing date: 1988-03-08
Publication date: 1989-10-12
Also published as: WO1988007290A1; EP0306519A1; EP0306519B1; US4766333A; DE3876902T2; DE3876902D1; EP0306519A4

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】電流検出差動増幅器技術分野本発明は半導体メモリ用の検出増幅器に向けられ、とくに、低電カスタチックランダムアクセスメモリ（ＳＲＡＭ）に用いるために電流を検出する差動増幅器に向けられるものである。

発明の前景半導体メモリは、１と０の形の２道データを格納するためにメモリセルの直交アレイを一般に含む。スタチックＲＡＭ５においては、各メモリセルは、一対のビット線と語線へ結合される交差結合されたフリップフロップに構成された４個または６個のトランジスタを含む。そのアレイはビット線の列と語線の行を典型的に含む。従来は、ビット線は対にまとめられる。ビット線対と語線の各交差点にメモリセルが配置される。列アドレス復号器から出る何本かの列選択線のうちの１本の列選択線の制御の下に一対のビット線をデータ線へ選択的に結合できる。

行アドレス復号器から出る各語線は、メモリセル中のアクセストランジスタをターンオンすることにより、その行の中のメモリセルをそれらのメモリセルの対応するビット線へ選択的に結合できる。特定のメモリセル、すなわち、選択されたビット線と選択された語線の交差点に配置されているメモリセルをデータ線へ結合するために、人力アドレスが列アドレス復号器および行アドレス復号器により復号される。このようにして、メモリセルに格納されている２進データをビット線へ転送でき、それからデータ線へ転送し、最後にメモリ出力装置へ転送できる。データは同じ一般的なやり方でメモリセルに書込まれる。例示的なスタチックＲＡＭ回路の詳しい説明が、インモス・コーポレーション（Ｉｎ＊ｏｓ　ＣｏｒｐｏｒａＬＩｏｎ）により所Ｈされている、「アシンクロナスリイ・イクイリベレーテッド・アンド・プレチャーシト・スタチック・ラム（Ａｓｙｎｃｈｒｏｎｏｕｓｌｙ　ＥｑｕｊｌｌｂｅｒａＬｅｄ　Ａｎｄ　Ｐｒｅ−ｃｈａｒｇｅｄ　５Ｌａｔ！ｃ　ＲＡＭ）　Ｊという名称の米国特許第４．３５５．３７７号において行われている。

前記した種類のものか否かを問わず、メモリセルからビット線を介して読出されたデータ信号は、メモリ出力装置を駆動するために使用できる前に増幅することを要する。この増幅はいくつかの段で通常行われ、この目的のためにに用いられる増幅器はセンス増幅器と呼ばれる。

従来のセンス増幅器はビット線の間の電圧差を検出していた。ビット線の間に典型的に発生される電圧差は装置の電源電圧の５９６〜１０％のオーダーである。

したがって、電源電圧が５ボルトの場合には、ビット線の電圧差は０．２５〜０．５ボルトの範囲である。

ビット線の間の電圧差の検出に伴う１つの問題は、ビット線とデータ線が容量負荷されることである。したがって請求められている電圧差の発生には遅延時間が含まれる。容量によりひき起される遅延時間は、メモリセルからデータを読出すために要する時間を必然的に長くする。

従来の電圧検出技術に関連する別の問題は、前の動作（読出しまたは書込み）からビット線に残っている電圧差を、正しい動作のために反転せねばならないことがある。たとえば、データが第１のメモリセルから読出された後で、あるビット線がそれと対を成す片方のビット線より０．５ボルト低いとすると、それらのビット線は、第２のメモリセルからデータを読出した時に、第１のビット線がいまはそれり片方のビット線より０．５ボルト高いように、それらのビット線を換えなければならないことがある。メモリ回路の動作速度を向上させるために、前の動作からビットに残っている電圧差が無くされるように、ビット線を「平衡させる」すなわち互いに短絡するための技術が開発されている。たとえば、米国特許第４．３５５，３７７号に、プリチャージおよび平衡回路を駆動するクロック発生器へ結合されるアドレス遷移検出回路が記述されている。それらの技術の１つの欠点は、平衡動作を制御するために用いられる信号のタイミングに非常に敏感なことである。

ビット線の＋Ｑｊの電圧差に依存する検出技術を用いることの別の欠点は、センス増幅器から最適な信号利得を得ることが困難であること、および差信号をメモリ出力信号として使用できる前にビット線上の相同電圧レベルを移行させることが困難なことである。それらの問題は両方とも、メモリセルの安定度を維持するためにビット線を装置の電源電圧の約８０Ｑ６に等しく維持せねばならないという事実によりひき起される。

したがって、本発明の目的は、メモリ装置の動作速度がビット線に関連する容量により悪影響を受けない、メモリ装置用のセンス増幅器を得ることである。

本発明の別の目的は、微妙なタイミング信号に依存しないビット線平衡化技術を得ることである。

本発明の更に別の目的は、利得が高く、出力信号を得るためにビット線差信号のレベルを移行させるタスクを簡単にすることである。

発明の概要本発明のそれらの目的およびその他の目的に従って、本発明のセンス増幅器は、増幅器に加えられる入力線の間の差電流を検出する。

差電流は増幅器の出力端子に差電圧を生ずることが好ましい。増幅器内の部品の相対的な寸法のために、増幅器の入力端子に生じさせられる電圧差は最低に保たれる。

１つの入力回路点をを対応する出力回路点へ結合するトランジスタが飽和状態に保たれることが好ましい。更に、増幅器は能動電圧クランプとして動作するように構成することが好ましい。すなわち、差入力電流のために、増幅器の第１の入力端子における電圧が第２の入力端子に対して変化すると、増幅器は第２の入力端子における電圧を第１の入力端子における電圧に接近させて、差入力電圧を最低にする。

本発明の別の面に従って、メモリセルにより発生されたデータ信号を増幅するためのセンス経路は第１の電流検出増幅器と、この第１の電流検出増幅器の後の電圧検出増幅器と、この電圧検出増幅器の後の第２の電流検出増幅器とを含むことができる。第１の電流検出増幅器と第２の電流検出増幅器は比較的長い入力線へ結合できるが、それらの増幅器は電流を検出するから、長い線に関連する容量は出力信号の発生を目立つほど遅らせない。

更に、そのような装置はメモリセルから読出されたデータ信号の増幅を容易にし、出力信号を供給するためのビット線差信号のレベル移行のタスクを簡単にする。

本発明はスタチックＲＡ　Ｍ　Ｓにおける用途があるが、それに限定されるものではない。他の半導体回路が本発明の増幅器を採用できる。

図面の簡単な説明本発明の好適な実施例の説明において添付図面を参照する。

第１図および第１Ａ図は本発明のいくつかの面による電流検出差動増幅器の簡単にした回路図、第２図は本発明の更に別の面に従うスタチックＲＡＭのセンス路を示すブロック図、第３図は第１Ａ図と第２図に全体的に示されている本発明の前置センス増幅器の回路図、第４図は第１図と第２図に全体的に示されている本発明の主センス増幅器の回路図である。

好適な実施例の説明本発明の簡単にしたセンス増幅器１０が第１図に示されている。エンハンス型のｎチャネルＭＯＳトランジスタが第１図に全体的に示されているが、他の種類のトランジスタで置き換えられることを理解されるであろう。

実際に、第１Ａ図はｐチャネルＭＯＳトランジスタを用いる対応する増幅器１０Ａを示す。増幅器１０は第１の入力端子１２と第２の入力端子１４を含む。入力端子１２と１４はインピーダン／；　１６と１８をそれぞれ介してアース（基準電圧）へ結合される。入力端子１２はｎチャネルエンハンス型トランジスタ２２と２４のソースへ結合される。入力端子１４はｎチャネルトランジスタ２６．２８のソースへ結合される。トランジスタ２２゜２４．２６．２８のゲートとトランジスタ２４．２６のドレインは共通回路３０へ接続される。回路点３０は負荷３２を介して電源電圧、ｖＣＣｌへ結合される。トランジスタ２２のドレインは負荷３４を介してｖＣＣへ結合され、第２の出力端子３８へ結合される。トランジスタ２２と２８を増幅器１０のｆめの「第１の入力トランジスタ」と呼ぶことができる。トランジスタ２４と２６を「第２の入力トランジスタ」と呼ぶことができる。

トランジスタ２２〜２８と負荷３２〜３６の相対的な寸法は回路１０の動作にとって重要であり、それらのトランジスタと負荷の例示的な寸法が第３図と第４図に示されている。一般に、第１の入力トランジスタ２２と２８を流れる電流がドレイン−ソース電圧とほとんど独立であるように、第１の入力トランジスタ２２と２８は飽和状態に保たれる。それらは電気的に同一であり、トランジスタ２２〜２８を流れる電流の大部分がトランジスタ２２と２８により供給されるように、第２の入力トランジスタ２４．２６と比較して大きい。メモリセルのアクセス動作またはデータの書込み動作のためにインピーダンス１６と１８の値が等しくなると、入力回路点１２と１４を異なる電流が流れる。差入力電流のために入力回路点１２と１４に発生された電圧差が、入力回路点１２．１４において予測される差電流の全範囲にわたって最低であるようにするために、トランジスタ２２と２８の寸法は十分に大きい。

トランジスタ２２と２８のソース−ドレイン経路を流れる異なる電流のために、出力回路点３８．４０に電圧差を発生させる。与えられた電流差に対して、電圧差が負荷３４と３５の寸法およびトランジスタ２４．２６に対するトランジスタ２２と２８の寸法により決定される。

負荷３４と３６は電気的に対称的であり、トランジスタ２２と２８が、入力端子１２．１４において予測される最大電流差の下でトランジスタ２２と２８が飽和領域から出る（これは、出力回路点３８または４０における電圧が回路点３０における電圧より低いｎチャネルしきい値よりも大きく低下することを許された場合に起る）ことを許されることなしに、出力回路点３８と４０における最高電圧差を許すためにトランジスタ２２と２８とともに寸法を定められる。

第２の入力トランジスタ２４と２６は電気的に同一であり、入力回路点において予測される同相電流の全範囲にわたって入力回路点１２．１４における希望の同相電圧より高い約１のｎチャネルしきい値電圧に回路点３０がバイアスされるように、第２の入力トランジスタ２４゜２６は負荷３２とともに寸法を定められる。負荷３２の寸法を変えることにより同相入力電圧を調節できる。更に、入力回路点１２と１４における不平衡電圧状態の下で回路１０が適切に動作させるために、入力電流が急に変化した後で回路点３０のバイアス点が適切なレートで回復するように、トランジスタ２４．２６は負荷３２とともに寸法が定められる。回路点３０における電圧の回復については後で詳しく説明する。

入力回路点１２．１４がインピーダンス１６．１８を介して接地されると、電流が第１の入力トランジスタと第２の人力トランジスタ２２〜２８を通って流される。

その電流は共通回路点３０と出力回路点３８．４０における電圧を、それらのそれぞれの負荷３２，３４．３６により決定される量だけ低下させられる。２４．２６に対してトランジスタ２２と２８が適切な寸法にされ、負荷３４と３６が負荷３４に対して適切な寸法にされているためにトランジスタ２２と２８が飽和領域に留まるから、出力回路点３８と４０における電圧は入力回路点１２．１４における電圧にほとんど影響を及ぼさない。

したがって、入力回路点１２．１４における電圧は入力回路点１２．１４への電流と、トランジスタ２２．　２８の寸法と、回路点３０における電圧とにより決定される。

トランジスタ２２．２８が大きいと、回路点１２．１４における電圧は、回路点３０における電圧からトランジスタ２２．２８のしきい値電圧を差し引いたものに非常に近くなる。したがって、差入力電圧が最少にされる。

動作時には、センス増幅器１０は、入力回路点１２゜１４における差入力電流に比例して、またはそれに従って出力回路点３８．４０に差電圧を発生する。第１図において、インピーダンス１６．１８の値が等しくなくなった時に差入力電流が供給される。下で説明するように、第１図の回路が前置センス増幅器として用いられると、差入力電流がビット線を介して供給される。第１図の回路が主センス増幅器として用いられると、データ読出し線により差入力電流が供給される。

インピーダンス１６が１８より低くされたとすると、第１の入力トランジスタ２２と２４のソース−ドレイン路を流れる電流が増加し、入力回路点１２における電圧は余分な電流を供給するため必要な量だけ低下する。しかし、トランジスタ２２は大型の素子であることが好ましいから、その電圧降下は小さい。トランジスタ２２を流れる余分の電流は負荷３４の存在による出力回路点３８における電圧降下となる。したがって、入力回路点１２．１４に差入力端子が供給されるために、出力回路点３８．４０に電圧差が発生される。先に述べたように、トランジスタ２２と２８を飽和領域から出ることができるようにすることなしに出力回路点３８．４０において最高電圧差を生じさせることができるようにするために、負荷３４と３６はトランジスタ２２および２８とともに寸法を定められる。

更に、本光明の別の面に従って、第２の入力トランジスタ２４を流れる電流が増加すると、共通回路点３０における電圧が降下する。そうすると、トランジスタ２６と２８のゲートにおける電圧が降下し、したがってそれらのトランジスタのソース（すなわち、回路点１４）における電圧が降下させられる。したがって、入力回路点１２における電圧の降下が回路点３０における電圧の降下により模倣され、その後で入力回路点１４における電圧の降下により模倣される。このようにして、入力回路点の間に生じた長期間の電圧差が一層最小にされる。回路点３０がそれの正常なバイアス点を回復するために要する時間は、第２の入力トランジスタ２４と２６を流れることを許される入力回路点１２と１４から流れ出る全電流の関数である。これはトランジスタ２２．２ｇの寸法とトランジスタ２４．２６の寸法との比により決定される。

インピーダンス１６がインピーダンス１８より高くなると、トランジスタ２２．２４を流れる電流が減少する。

そうすると、負荷２４が存在するために出力回路点３８における電圧が上昇し、回路点３０における電圧レベルが上昇する。その上昇は入力回路点１４における電圧の上昇により再び模倣される。

第２の入力トランジスタ２４．２６と比較して入力トランジスタ２２．２８が大きいから、回路点１２と１４を流れる電流のほとんどがトランジスタ２２．２８により、したがって負荷３４．３６により供給される（無視できる電流が出力端子３８．４０を通じて供給されると仮定して）。したがって、出力回路点３８．４０における差電圧は入力回路点１２．１４における差電流を、負入力回路点における電圧は回路点３０における電圧により決定され続けるから、出力電圧は入力電圧に影響せず、入力回路点における電圧差は小さいままに保たれる。入力電流が変化した時刻と回路点３０およびその後で逆の入力回路点電圧が平衡レベルに調節されるようになる時刻の間に有限の遅延時間があるから、トランジスタ２２゜２８を流れる差電流は出力トランジスタの初めの期間の間増幅され、それにより検出回路の入力回路点へ流れこむ差電流の変化に対する反応速度を高くする。更に、入力回路点１２と１４に非常に小さい電圧差が生ずるから、入力電圧が（差入力電流信号状態の急変の後で）正しい電圧状態へ自身で調節するために要する時間は、入力回路点１２．１４における与えられた容量に対して短い。

第１Ａ図に、本発明の簡単にしたセンス増幅器１０をＣＭＯＳで相補的に構成した例１０Ａが示されている。

この増幅器１０Ａは第１の入力端子１２Ａと第２の入力端子１４Ａを含む。入力端子１２Ａと１４Ａはインピーダンス１６Ａと１８Ａをそれぞれ介してｖＣＣへ結合される。入力端子１２Ａはｐチャネルトランジスタ２２Ａ。

２４Ａのソースへ結合される。入力端子１４Ａはｐチャネルトランジスタ２６Ａ、２８Ａのソースへ結合される。

トランジスタ２２Ａ、２４Ａ、２６Ａ、２８Ａのゲートと、トランジスタ２４Ａ、２６Ａのドレインは共通回路点３０Ａへ結合される。回路点３０Ａは負荷３２Ａを介して接地される。トランジスタ２２Ａのドレインは負荷３４Ａを介して接地され、かつ第２の出力端子３８Ａへ結合される。同様に、トランジスタ２８Ａのドレインは負荷３６Ａを介して接地され、かつ第２の出力端子４０Ａへ結合される。

センス増幅器１０Ａの動作は、増幅器１０Ａが、アースに対する差インピーダンスを検出するのではなくてＶＣＣに対する差インピーダンスを検出することを除き、増幅＄１０の動作に等しい。したがって、センス増幅器１０Ａは出力回路点３８Ａ、４０Ａに入力回路点１２Ａ。

１４Ａにおける差入力端子に比例する差電圧を発生する。

第１Ａ図において、インピーダンス１６Ａと１８Ａの値が異なるようになった時に差入力電流が供給される。後で説明するように、第１Ａ図の回路が前置センス増幅器として用いられると、差入力端子がビット線によりデータバス線を介して供給される。

結論として、回路１０とＩＯＡは電流またはインピーダンスの差を検出し、その間にそれらの回路の入力回路点における電圧差を最小にして、入力端子の間に大きい差電圧無しに出力端子に差電圧を生ずる。

第２図は、本発明の別の面による、センス増幅器の例示的な装置に結合される２つの代表的なメモリセル列を示す。メモリセル４Ｑａ、ｂ、ｃが第１の列４２に示されている。メモリセル４４　ａ　＊　ｂ　＋　ｃが第２の列４５に示されている、もちろん、完全な回路図ではメモリセル４０ａだけが示されている。他のメモリセルは同じ回路を有する。たとえば、メモリセルは語線４６とビット線対と協働する４トランジスタ型である。列４２はビット線５０．５２の相補対を含み、列５２はビット線５４゜５６の相補対を含む。

ビット線５０．５２と列４２はｐチャネルトランジスタ５８．６０のソース−ドレイン路を介して動作電源、ＶＣＣ，へ結合される。各列のビット線対に対応するトランジスタを介してｖＣＣへ同様に結合される。列４２内のメモリセルをアクセスするために、信号Ｙｏが低くされてｐチャネルアクセストランジスタ６２．６４をターンオンする。それらのトランジスタ６２．６４はビット線５０．５２をデータ線６６．６８へそれぞれ結合する。アクセストランジスタの対応する対が列４５に対し信号Ｙｘによりゲートされる。メモリアレイをメモリセルのブロックに構成すると便利である。列４２と４５は、信号ＢＳＬにより選択される左側のブロックに含まれ、他の列（図示せず）は信号ＢＳＨにより選択される右側のメモリブロックである。

左側ブロックに対するデータ線６６．６８が前置センス増幅器７０へ結合される。別の前置センス増幅器７２がデータ線７４．７６へ結合される。それらのデータ線は適切な列選択信号によりゲートされる列アクセスを介して、列４２．４５について説明したようにして、ビット線対へ結合される。

各前置センス増幅器７０．７２は線８．８０へ相補出力ＰＲＥ、ＰＲＥ　ＢＡＲを供給する。それらの相補出力は、「ブロック増幅器」と呼ばれる別の増幅器８２への入力として加えられる。増幅器８２の出力８４．８６はメモリアレイの１つの大きいブロックに対する出力に対応することがわかるであろう。線８４．８６は別の線８８．９０へ結合される。それらの線８８．９０は主センス増幅器９２への入力端子である。増幅器９２は線８８．９０を介して増幅器８２のようないくつかのブロック増幅器へ結合されることがわかるであろう。増幅器９２は出力回路（図示せず）への線９４．９６へ出力を供給する。

ついでにいえば、前置センス増幅器７０は、信号ＢＳＬを含む他の入力を含むこと、増幅器７２は入力信号ＢＢ　ＢＳＲを含むことに注目されるであろう。それらは、ブロックの左側部分または右側部分の選択に対応する選択信号である。増幅器８２は信号ＢＳＬまたはＢＳＲにより起動させられる。それらのブロック選択信号は、チップイネイブル信号をアドレス情報に組合わせることにより形成できる。あるいは、チップイネイブル信号を単独で使用できる。また、示されているのは、増幅器７０．７２へ加えられる平衡クロック信号ＥＱおよびそれの相補である。それらの信号は増幅器内で平衡させるために用いられ、かつアドレスの変化を検出するために用いられる。米国特許第４，３５５，３７７号に、それらの信号を発生する１つのやり方が開示されている。

増幅器９２は選択信号Ｓおよびそれの相ｈｆｉ信号を受ける。

それらは基本的にはバッファされるチップイネイブル信号である。

各メモリセル４０，４４は４トランジスタフリツプフロツプの例であるが、他のものも使用できることに注目されたい。この例においては、動作電源（ＶＣＣ）は、伝達トランジスタ９８．１００のソース−ドレイン路を介して接地されている回路点へ抵抗負荷装置を介して結合される。伝達トランジスタ９８，１００のゲートは、アクセストランジスタ１０２．１０４へ結合されている回路点へ交差結合される。アクセストランジスタのゲート電極は語線４６へ結合される。したがって、語線４６が高くなると、その語線に沿うセルがそれのビット線へ結合される。すなわち、語線４６に沿うセル４０８゜４４ａと別のセル（図示せず）はビット線対５０と５２．５４と５６およびその他（図示せず）へそれぞれ結合されるようになる。セル４０ａに関して、アクセストランジスタ１０２と１０４はターンオンしてビット線５０゜５２をメモリセル内の回路点へ結合する。トランジスタ９８が導通状態でトランジスタ１００が非導通状態、またはそれの逆であるように、それの内部で形成されたフリップフロップが２つの安定状態のうちの１つをとる。

伝達トランジスタ９８．１００のいずれが導通状態でもビット線はアクセストランジスタを介して接地され、トランジスタ５８または６０によりデータ線６６．６８に供給される電流の量を減少し、他の伝達トランジスタはそれの対応するビット線のためにアースまでの経路を提供しないから、それの対応するデータ読出６６．６８により供給される電流の量を減少しない（したがって、ｖＣＣへ実効インピーダンスを高くする）。このようにして、データ線６６．６８の一方のｖＣＣに対する実効インピーダンスは、メモリセルに対する語線が高くなった時に、高くされる。

たとえば、各ビット線は２７５マイクロアンペアの電流をデータ線６６．６８へ供給される（データ線の与えられた同相電圧条件の下で）。高くなりつつある語線によりあるメモリセルがアクセスされると、１本のビット線が約１５５マイクロアンペアの電流を供給し、残りの電流はセルにより吸収される。他のビット線は２７５マイクロアンペアの電流を全て供給する。列アクセストランジスタ６２．６４は信号Ｙｏによりターンオンされ、信号Ｙｘは例示的な他の列４５をデータ線６６．６８へ結合されないままとし、それによりただ１つのセルがデータ線６６．６８へ結合されるようになることがわかるであろう。

そのようなメモリセルがアクセスされると、ビット線とｖＣＣの間の差インピーダンスが電流検出増幅器７０により検出される。その電流検出増幅器は第１Ａ図に従って全体的に構成される。したがって、第１Ａ図のインピータンス１６Ａはまとめて、トランジスタ５８のソース−ドレイン経路と、ビット線５０と、トランジスタ６２のソース−ドレイン経路と、データ線６６と、トランジスタ１０２のソース−ドレイン経路と、トランジスタ９８のソース−ドレイン経路との実効インピーダンスに対応する。第１Ａ図のインピーダンス１８Ａは、第２図においては、トランジスタ６０のインピーダンスと、ビット線５２のインピーダンスと、トランジスタ６２のインピーダンスと、データ線６８のインピーダンスと、トランジスタ１００，１０４のインピーダンスとに対応する。

前置センス増幅器７０は本発明の種々の面に従う電流検出増幅器とすることが好ましい。その前置センス増幅器はそれの出力線７８．８０に差電圧を供給する。

ブロック増幅器８２はたとえば従来の種類のものであって、線７８．８０における電圧差を検出し、それの出力線８４．８６に対応する電流を供給する。主センス増幅器９２は本発明に従って電流検出増幅器とすることが好ましい。そのｆｌＳｌＳ比検出増幅器れの出力線８８．９０における差電流を検出し、比較的大きい電圧差をそれの出力線９４．９６に供給する。

第３図は前置センス増幅器７０の好適な態様を示すものであって、ｐチャネルＭＯＳ）ランジスタを広範囲に用いる。それはこの回路図の左側と右側に入力回路点１１２．１１４を含む。入力回路点１１２はたとえばデータ線６８（第２図）へ結合され、入力回路点１１４はデータ線６６へ結合される。この回路図は第１Ａ図のそれに全体的に対応する。

したがって、入力回路点１１２は主ｐチャネル入力トランジスタ１１２のソースへ結合される。そのトランジスタは第１Ａ図のトランジスタ２２Ａに対応する。

別のｐチャネルトランジスタ１２４がトランジスタ２４Ａに対応する。別の対応するｐチャネルトランジスタ１２６゜１２８が入力回路点１１４へ結合され、第１Ａ図のトランジスタ２６Ａ、２８Ａにそれぞれ対応する。

回路点１３０が第１Ａ図の回路点３０Ａに対応し、第３図においては、それはトランジスタ１２２，１２４゜１２６．１２８のゲート電極へ結合される。回路点１３０は、トランジスタ１３１のソース−ドレイン経路を介して、ｎチャネルトランジスタ１３２を含む「負荷」へ結合される。そのｎチャネルトランジスタのソースは同様にトランジスタ１２２のドレインはｎチャネルトランジスタ１３４を含む「負荷」へ結合される。そのｎチャネルトランジスタのソースも接地される。更に、トランジスタ１２８のドレインはｎチャネルトランジスタ１３６を含む「負荷」へ結合される。そのｎチャネルトランジスタのソースも接地される。

トランジスタ１３４゜１３６．１３８のゲート電極は回路点１３３へ全て結合される。その回路点１３３は、ブロック選択信号ＢＳＬによりゲートされるトランジスタ１３１のソース−ドレイン経路を介して回路点１３０へ結合される。この実施例においては、電流ミラー負荷が用いられるが、本発明の特定の用途においては他の種類の負荷を使用できる。

第１Ａ図の回路点３８Ａ、４０Ａに第３図の出力回路点１３８，１４０に対応する。わかるように、それらはトランジスタ１２２，１２３のドレインへそれぞれ結合される。ｐチャネルトランジスタ１４２が回路点１３０をそれのソース−ドレイン経路を介して動作電圧ｖＣＣへ結合し、かつブロック選択信号ＢＳＬによりゲートされる。別のトランジスタ対１４４，１４６のソース−ドレイン経路が入力回路点１１２をｖＣＣへ結合する。それらはｐチャネルトランジスタであり、トランジスタ１４４は、回路点１４８を介して加えられる信号ＥＱの論理的な補数信号、ここではＥＱ　ＢＡＲと呼ぶ、によリゲートされる。同様に、一対のｐチャネルトランジスタ１５０，１５２がｖＣＣをそれのソース−ドレイン経路を介して入力回路点１１４へ結合する。トランジスタ１５０のゲートは回路点１４８へ結合され、トランジスタ】５２のゲートは信号ＢＳＬへ結合される。

ｐチャネルトランジスタ１５４のソース−ドレイン経路が入力回路点１１２，１１４を一緒に結合するように、平衡を行うｐチャネルトランジスタ１５４も回路点１４８における信号によりゲートされる。

ｎチャネルトランジスタ１５６は、信号ＢＳＬの論理的な補数信号、ここではＢＳＬ　ＢＡＲと呼ぶ、によりゲートされるから、それのソース−ドレイン経路はトランジスタ１２４．１２６のドレインとトランジスタ１３１のソースを接地する。また、トランジスタ１５６のソースはｐチャネル゛ｒ、肯トランジスタ１５８．１６０のソース−ドレイン経路を介して出力回路点１３８゜１４０へも結合される。それらｐチャネル平衡トランジスタは両方とも信号ＢＳＬとＥＱの論理的アンドによりゲートされる。したがって、ＢＳＬが高いと、ＢＳＬＢＡＲは低く、トランジスタ１５６は回路点１３３をアースから離すことがわかるであろう。更に、ＢＳＬ高い信号は回路点１３０を（トランジスタ１３１を介して）回路点１３３へ結合し、かつそれの「負荷」トランジスタ１３２へ結合する。更に、トランジスタ１４４゜１５２．１４２はそれぞれ回路点１１２，１１４゜１３０をｖＣＣから離して、回路が前記したようにして動作するようにする。

第３図の回路のためにトランジスタの寸法を定めるために注意が払われており、便宜上、それらのトランジスタ寸法は第３図において保持されている。トランジスタ１２８がトランジスタ１２６より４倍大きいのとちょうど同じように、トランジスタ１２２はトランジスタ１２４より４倍大きいことがわかるであろう。トランジスタ１２２〜１２８は回路点１３０に全てゲートされて、全て動作の飽和領域にあるから、回路点１１２を流れるｆｊ：Ｌ流の０６８がトランジスタ１２２を流れ、電流の０．２がトランジスタ１２４を流れる。回路点１３３は両方の入力端子へ結合されているから、負荷トランジスタ１３２を流れる電流は、組合わされている両方の入力回路点１１２．１１４を流れる全電流の０．　２である。

トランジスタ１３４と１３６は等しい寸法であるが、そのトランジスタ１３２はトランジスタ１３４．１３６の半分だけであることがわかるであろう。第３図に示すように、第１の入力トランジスタ１２２，１２８が第２の入力トランジスタ１２４．１２６より４倍大きいとすると、両方の入力端子１１２，１１４へ流れる電流が等しいとすると、回路点１３８，１４０，１３３における電圧は等しいであろう。これは回路点１３３が他の信号の作用（ディスエイプルまたはｖＣＣバンブのような）によりそれの平衡電位から乱されたとすると、回路点１３３を出力回路点１３８に平衡させる。

第１Ａ図を参照して説明したように、回路点１１２゜１１４に加えられる電流の差のために出力回路点１３８と１４０の間の電圧が異なる結果となって、入力回路点１１２と１１４の間の電流の差を反映する。

第３図においては、電力１３８，１４０を平衡させる備えがされる。ブロック選択信号ＢＳＬと平衡クロック信号ＥＱを基にした論理信号によりトランジスタ１５８゜１６０はゲートされる（たとえば、米国特許第４．３５５．３７７号から）。わかるように、それらのｎチャネルトランジスタのソース−ドレイン経路は出力端子を回路点１３３に平衡させる。トランジスタ１６２のソース−ドレイン経路は入力回路点１３８を出力回路点１４０へ結合する。平衡信号ＥＱによりゲートされて、これは平衡化過程を助ける。平衡のための他の特定の回路で置き換えることができる。

第４図は主センス増幅器９２の好適な実施例を示す。

それは第１図に全体として対応し、かつ本発明の種々の面に従う電流検出差動増幅器であることがわかるであろう。したがって、それの入力端子２１２．２１４は第１図の入力端子１２．１４に対応する。ｎチャネル入力トランジスタ２２２が入力回路点２１２へ結合され、人力トランジスタ２２８が入力回路点２１４へ結合される。

トランジスタ２２２と２２８のゲート電極が回路点２３０へ結合される。トランジスタ２３２のソース−ドレイン経路がｖＣＣを回路点２３０へ結合する。同様に、トランジスタ２３４のソース−ドレイン経路がｖＣＣをトランジスタ２２２のドレインへ結合する。トランジスタ２３６のソース−ドレイン経路がＶＣＣを入力トランジスタ２２８のドレインへ結合する。出力回路点２３８がトランジスタ２２２のドレインとそれの負荷トランジスタ２３４のドレインの間に結合され、第２の出力回路点２４０が入力トランジスタ２２８と負荷トランジスタ２３６のドレインの間に結合される。

便宜上、トランジスタの寸法が第４図に残されている。

トランジスタ２２２の寸法がトランジスタ２２４の寸法の４倍であることがわかるであうろ。トランジスタ２２８と２２６の関係は同じである。これにより、入力電流の大部分がトランジスタ２２２と２２８を介して確実に供給されるようにされる。

高い信号Ｓをｐチャネルトランジスタ２５０のゲート電極へ加え、低い信号（Ｓ　ＢＡＲ）をｎチャネルトランジスタ２５２のゲート電極へ加えることにより回路９２はイネイブルされる。低いＳ　ＢＡＲ信号はトランジスタ２５４．２５のゲート電極へも加えられる。したがって、トランジスタ２５０はターンオフされ、ｎチャネルトランジスタ２５４，２５６もターンオフされる。

トランジスタ２５２はＳ　ＢＡＲ信号によりターンオンされる。

種々のメモリアドレスを含めた前の動作から残っている電圧差による誤読出しを阻止するために、アドレス遷移に続く読出し動作の前に入力回路点２１２．２１４が平衡にされる。これは、ＥＱ倍信号トランジスタ２６０のゲート電極へ加え、それの相補信号であるＥＱＢＡＲをトランジスタ２６２，２６４のゲート電極へ加えることにより行われる。ＥＱパルスとＥＱ　ＢＡＲパルスは、前記米国特許第４．３５５．３７７号に記載されている種類のアドレス遷移検出器により開始されるクロック発生器により発生され、持続時間が制御される単一クロックパルスである。高いＥＱ倍信号ｎチャネルトランジスタ２６０をターンオンし、低いＥＱ　ＢＡＲ信号はトランジスタ２６２と２６４をターンオンする。それらのトランジスタのソース−ドレイン経路は入力回路点２３８と２４０を一緒に結合する。

零平衡状態において回路点２３８，２４０，２３０における電位が同じであるように、負殉トランジスタ２３２．２３４，２３６の寸法が選択される。回路点２３０が、ディスエイプルまたはＶＣＣバンブのような他の信号の作用によりそれの下面電位から乱された場合に、回路点２３０は出力回路点２３８，２４０に平衡させられる。読出し動作自体中は、ＥＱ倍信号低く、トランジスタ２６２，２６４のようにトランジスタ２６０はオフである。

それらの実施例においては、トランジスタの寸法は４対１　（第１の入力ＦＥＴ対第２の入力ＦＥＴ）および２対１　（負荷）の比として示されている。それらは本発明の範囲内で変更できる。要約すれば、回路点のためのバイアスを発生させるためにどれだけのビット線電流が用いられるかを決定する。第１図において、４：１の比（ＦＥＴ　２２：　ＦＥＴ　２４およびＦＥＴ　２８：ＦＥＴ　２６）は、電流の４分の１が回路点３０（１３０，２３０）のためのバイアスを発生しようとしており、この回路点の回復がどれだけの速さであるかを意味する。

回路点におけるバイアスの速さを決定した後で、これに必要な電流が決定され、それらの比が定められる。次に、同相入力が与えられたとすると、回路点電圧のためのバイアスをセットするために負荷３２（１３２，２３２）の寸法が定められる。それから、第１のトランジスタが飽和状態に保たれるようにするために負荷３４．３６　（１３４，１３６；２Ｂ４．２３６）がセットされる。それから、希望によっては、全てのＦＥＴをスケールできるが、バイアス回路点負荷を再び調節する必要があるかもしれない。もっとも、入力が常にバイアス回路点より低いｎチャネルＶｔであるようにするために、一般に、第１の入力ＦＥＴ５は第２の入力ＦＥＴ５と比較して大きい。

本発明の以上の例示的な実施例は、次の請求の範囲により定められる本発明の範囲内で変更できることがわかるであろう。

ＦＩＧ、１ＦＩＧ、　ＩＡ国際調査報告ＦＩＧ、４

Claims

【特許請求の範囲】

１．第１の入力端子および第２の入力端子と、第１の出力端子および第２の出力端子と、第１のトランジスタと第２のトランジスタをおのおの含み、動作電源を基準電圧へおのおの結合する第１の回路経路および第２の回路経路と、前記第１の入力端子を前記第２の入力端子へ結合して、共通バイアスを前記第１のトランジスタのゲートされる電極と前記第２のトランジスタのゲートされる電極へ供給する電圧クランプ回路と、を備え、前記第１の回路経路は前記第１の入力端子と前記第２の出力端子へ結合され、前記第２の回路経路は前記第２の入力端子と前記第２の出力端子へ結合され、前記第１のトランジスタのソース・ドレイン経路は前記第１の入力端子と前記第１の出力端子の間に結合され、前記第２のトランジスタのソース・ドレイン経路は前記第２の入力端子と前記第２の出力端子の間に結合され、前記第１のトランジスタと前記第２のトランジスタは一致させられている半導体回路用の増幅器。
２．請求項１記載の増幅器において、前記電圧クランプ回路は第３の一致させられたトランジスタと、第４の一致させられたトランジスタと、共通回路点と、動作電源を前記回路点へ結合する手段とを含み、前記第３のトランジスタのソース・ドレイン経路は前記第１の入力端子と前記動作電源の間に結合され、前記第４のトランジスタのソース・ドレイン経路は前記第２の入力端子と前記動作電源の間に結合され、前記共通回路点は前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極へ結合される増幅器。
３．請求項２記載の増幅器において、前記共通回路点は前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極へ結合され、前記第３のトランジスタと前記第４のトランジスタは前記第１のトランジスタおよび前記第２のトランジスタより小さい増幅器。
４．請求項１記載の増幅器において、前記第１のトランジスタと前記第２のトランジスタの寸法は、前記入力端子に発生された電圧差が、前記第１の入力端子と前記第２の入力端子へ異なる入力インピーダンスが結合されている時に、前記第１の入力端子と前記第２の入力端子において予測される差電流の全範囲にわたって小さいように、定められる増幅器。
５．請求項４記載の増幅器において、前記回路経路は前記第１の回路経路中に第１の負荷装置を含み、前記第２の回路経路中に第２の負荷装置を含み、前記第２の負荷と前記第２の負荷の寸法は前記第１のトランジスタおよび前記第２のトランジスタに一致し、前記入力端子に結合されている異なるインピーダンスに応答して電圧差を発生する増幅器。
６．請求項１記載の増幅器において、前記第１の入力端子と前記第２の入力端子は半導体メモリ内の一対のピット線電流へ結合される増幅器。
７．増幅器の２つの入力端子に、メモリセルの状態に関連するインピータンスを基にして異なる電流を発生する過程と、前記増幅器中に前記一対の電流に従って電圧遷移を発生する過程と、前記発生過程中に前記入力端子において電圧を平衡させるように制御する過程と、前記電流を基にして２つの出力端子に異なる電圧を発生する過程と、を備えるメモリセルの状態を検出する方法。
８．請求項７記載の方法において、前記出力端子において前記差電圧を検出して別の差電流を発生する過程と、その別の差電流を増幅して別の差電圧を供給する過程とを更に備える方法。
９．請求項７記載の方法において、それぞれの第１の回路経路中と第２の回路経路中の第１のトランジスタと第２のトランジスタを基準電圧と動作電源の間に結合する過程と、前記第１のトランジスタと前記第２のトランジスタを飽和状態に保つ過程とを更に含み、前記入力端子は前記トランジスタのソースとドレインの選択された一方へ結合され、前記差電圧は前記ソースと前記ドレインの他方に発生される方法。