KR19990072294A - 감지증폭기장치및디지탈데이타출력신호발생방법 - Google Patents

감지증폭기장치및디지탈데이타출력신호발생방법 Download PDF

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KR19990072294A
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Abstract

다이나믹 감지 증폭기(10)는 메모리 셀 어레이로부터 판독되어진 신호를 디지탈 신호로 변환시키기 위해 내장된 랫치 회로와 협동한다. 다이나믹 감지 증폭기(10)는 각각이 데이타 출력 노드에 관련되는 한 쌍의 상보형 데이타 출력 라인과 메모리 셀 어레이에 관련되는 열 디코더로부터의 한 쌍의 상보형 데이타 라인에 연결되어 있다. 또한, 감지 증폭기(10)는 감지 인에이블 신호을 수신하기 위한 감지 인에이블 라인에 연결되는 한편, 다이나믹 감지 증폭기(10)에 내장된 랫치는 랫치 인에이블 라인에 연결된다. 다이나믹 감지 증폭기(10)는 데이타 라인 상의 판독 전하 상태 및 감지 인에이블 라인에 인가되는 감지 인에이블 신호에 응답하여 데이타 출력 노드 상에 중간 전하 상태를 신속하게 발생시키도록 동작한다. 중간 전하 상태가 발생된 후, 랫치 인에이블 신호가 랫치 인에이블 라인에 인가되어 데이타 출력 노드 상의 중간 전하 상태가 최종 전하 상태로 된다. 데이타 출력 노드 상의 이러한 최종 전하 상태에 의해 데이타 출력 라인 상에 데이타 신호가 발생된다. 랫치는 또한 랫치 인에이블 신호에 응답하여 데이타 출력 노드 상의 전하를 유지시킴으로써 데이타 출력 라인 상에서의 데이타가 유지되도록 동작한다.

Description

감지 증폭기 장치 및 디지탈 데이타 출력 신호 발생 방법{DYNAMIC SENSE AMPLIFIER WITH EMBEDDED LATCH}
본 발명은 전자 메모리 소자(electronic memory devices)에 관한 것으로, 특히 메모리 셀로부터의 출력을 디지탈 신호로 변환시키는 감지 증폭기(sense amplifier)에 관한 것이다. 본 발명은 감지 증폭기 회로와 메모리 셀로부터의 데이타를 감지(sense)하여 이 데이타를 디지탈 신호로 변환시키는 방법을 포함한다.
랜덤 액세스 메모리 소자는 각각이 1비트의 데이타 또는 정보를 기억하도록 구성되어 있는 메모리 셀 어레이를 포함한다. 복수의 메모리 셀 어레이는 비트 라인으로서 참조되는 한 쌍의 상보형 도체에 의해 열(column) 내에서 함께 접속되고 메모리 셀 어레이는 다수개의 이러한 열 및 관련된 비트 라인쌍을 포함한다. 열 내의 각 셀은 워드선으로 참조되는 도체에도 접속되어 판독 또는 기록 동작을 위한 그 열 내의 특정 메모리 셀을 선택할 수 있다. 메모리 셀의 각 열에 관련된 한 쌍의 상보형 비트 라인은 그 열 중에서 선택된 메모리 셀에 대해 데이타를 기록 또는 저장하는 데 사용되는 기록 드라이버 회로에 접속된다. 한 쌍의 상보형 비트 라인 각각은 판독 동작을 위해 복수의 메모리 셀 열 중 하나를 인에이블시키는 열 디코더 회로에도 접속된다. 열 디코더 회로로부터의 출력은 단일의 상보형 비트 라인쌍을 포함한다.
비트 라인은 메모리 셀에 데이타를 기록하여 그 셀에 데이타를 저장시키고 이전에 셀에 저장되어 있던 데이타를 판독하는 데 사용된다. 판독 동작 중에, 두 비트 라인은 초기 전하 상태에 놓인다. 이러한 초기 전하 상태 시 두 비트 라인은 전형적으로 공급 전압 레벨로 충전된다. 판독 동작 시 선택된 메모리 셀은 열 디코더로부터의 1 비트 라인 및 대응하는 데이타 라인 상의 전하 레벨을 유지시켜 상보형의 비트 라인 및 데이타선 상의 전하 상태를 감쇠(decay)시킨다. 1 비트 라인 및 대응하는 데이타선 상의 완전 전하 상태와, 상보형의 비트 라인 및 데이타 라인 상의 감쇠된 전하 상태는 선택된 메모리 셀에 사전에 저장되어진 2진 데이타인 "1" 또는 "0"을 나타낸다. 그러나, 상보형의 비트 라인 및 데이타 라인 상에는 감소된 전하 상태가 서서히 발생(develop)되어지므로, 판독 동작 시에 비트 라인 및 데이타 라인에 존재하는 신호는 참(true) 디지탈 신호는 아니다.
감지 증폭기는 상보형의 데이타 라인쌍에 접속되어 판독 동작 시 메모리 셀로부터 발생된 아날로그 신호를 수신한다. 감지 증폭기는 데이타 라인 상의 아날로그 신호를 증폭시켜 참 디지탈 신호로 변환시킨다. 미분 감지 증폭기(differential sesnse amplifier)는 유한 이득(finite gain)을 발생시켜 희망의 신호 레벨을 비교적 서서히 전개시킨다. 미분 감지증폭기는 희망의 디지탈 신호를 비교적 서서히 발생시키므로, 미분 감지 증폭기는 비트 라인 상에 발생하는 에러로부터 회복될 수 있다. 반대로, 다이나믹 감지 증폭기(dynamic sense amplifier)는 무한 이득(infinite gain)을 발생시켜 희망의 디지탈 신호를 미분 감지 증폭기보다 신속하게 발생시킨다. 다이나믹 감지 증폭기가 비록 고속으로 동작하지만, 다이나믹 감지 증폭기는 비트 라인 상에서 발생하는 에러로부터 회복될 수 없다. 미분 감지 증폭기 또는 다이나믹 감지 증폭기에 의하면, 희망 디지탈 신호로 표현되는 데이타 또는 정보를 소망 시간 동안 보유하기 위해서는 그 데이타 또는 정보를 랫치 회로 또는 다른 적합한 회로에 저장시켜야만 한다. 그러나, 이들 외부 랫치 회로 구성은 종래 감지 증폭기 회로에 대해 복잡성을 부가시켰다.
미국 특허 제5,526,314("314 특허")에서는 내장형 랫치(integral latch)를 갖는 이중 모드 감지 증폭기에 대해 개시되어 있다. 314 특허에서 개시된 소자는 초기에는 미분 감지 증폭기 모드로 동작하여 데이타 라인에 존재하는 데이타를 감지한 후 다이나믹 감지 증폭기 모드로 전환된다. 비록 314 특허에서 개시된 이중 모드 감지 증폭기가 미분 감지 증폭기보다는 비교적 고속으로 동작하더라도, 데이타 라인 상의 데이타를 감지하기 위해서는 여전히 비교적 저속의 미분 감지 증폭기 동작에 의존한다.
따라서, 본 발명의 목적은 감지된 데이타를 보유하기 위한 외부 기억 회로 구성을 필요로 하지 않는 다이나믹 감지 증폭기를 제공하는 데 있다. 또한, 본 발명의 목적은 메모리 셀 어레이의 데이타 라인 상에 나타나는 전하 상태를 데이타를 보유하기 위해 외부 랫치를 사용하지 않고 희망 디지탈 신호로 변환시키는 방법을 제공하는 데 있다.
본 발명의 상기 이들 목적들은 랫치 회로를 내장하고 있는 다이나믹 감지 증폭기 구성을 포함하는 감지 증폭기로 달성된다. 다이나믹 감지 증폭기는 두개의 데이타 출력 노드를 통해 상보형 데이타 출력 라인에 결합되고, 또한 열 디코더로부터의 상보형 데이타 라인에도 결합된다. 다이나믹 감지 증폭기는 감지 인에이블 라인(sense enable line)에도 결합되어 감지 인에이블 신호에 의해 감지 증폭기가 턴온된다. 본 발명에 따르면, 감지 증폭기는 데이타가 데이타 라인에 존재하고 바람직하게는 고레벨로 진행하는 신호인 감지 인에이블 신호(SE)가 감지 인에이블 라인에 인가되면 데이타 출력 노드 상에 중간 전하 상태를 신속하게 발생시킨다. 이러한 중간 전하 상태는 데이타 출력 노드 중 하나에 대해서는 저레벨로 진행하는 전하 상태와 대향하는 다른 데이타 출력 노드에 대해서는 비교적 고레벨의 전하 상태를 갖는다. 이어서, 내장된 랫치 회로는 바람직하게는 고레벨로 진행하는 랫치 인에이블 신호(LE)의 제어 하에서 데이타 출력 노드 상의 중간 전하 상태를 최종 출력 전하 상태로 신속히 만들어 최종 출력 상태를 유지함으로써 희망 디지탈 신호 출력을 발생시킨다. 본 발명에 따른 다이나믹 감지 증폭기 및 내장된 랫치 회로는 최종 출력 전하 상태와 중간 전하 상태를 매우 신속하게 발생시킨다.
다이나믹 감지 증폭기는 데이타 출력 라인으로 이어지는 데이타 출력 노드에 결합된 제1 스위치 셋트를 포함한다. 제2 스위치 셋트는 데이타 라인 및 제1 스위치 셋트에 결합된다. 제2 스위치 셋트는 또한 감지 인에이블 라인에 결합되어 감지 인에이블 신호를 수신한다. 랫치 회로는 제1 스위치 셋트에 결합되고 랫치 인에이블 신호를 수신하기 위한 랫치 인에이블 라인에 결합된 제3 스위치 셋트를 포함한다.
동작 중, 상보형 데이타 출력 노드는 적당한 프라차지 수단에 의해 초기 전하 상태에 놓인다. 프리차지 신호에 의해 프리차지 수단은 희망 프리차지를 발생시키고 프리차지 수단은 감지 증폭기 동작의 나머지에 대해서는 디스에이블된다.
데이타 출력 노드가 프리차지되면, 메모리 어레이에 관련된 선택된 메모리 셀은 그에 관련된 비트 라인 및 데이타 라인 상에 미분 전하 상태 또는 판독 전하 상태를 발생시킨다. 선택된 메모리 셀이 일단 데이타 라인 상에 적합한 판독 전하 상태를 발생시키면, 바람직하게 고레벨로 진행하는 감지 인에이블 신호가 감지 인에이블 라인에 인가된다. 감지 인에이블 신호는 제2 스위치 셋트 중 감지 제어 스위치를 동작시키고 상보형 데이타 출력 노드 상에서 중간 전하 상태가 신속하게 발생되도록 만든다. 데이타 출력 노드 상에서 중간 전하 상태가 발생된 후, 랫치 인에이블 신호가 랫치 인에이블 라인에 인가되어 제3 스위치 셋트에 관련된 랫치 제어 스위치를 턴온시킨다. 랫치 제어 스위치가 턴 온됨으로써, 제3 스위치 셋트는 데이타 출력 노드의 전하 상태를 중간 전하 상태에서 최종 출력 전하 상태로 신속하게 만든다. 각 데이타 출력 노드에 관련된 인버터는 신호를 반전시키고 상태를 조절함으로써 데이타 출력 라인 상에 희망의 디지탈 신호가 발생된다.
본 발명에 따른 다이나믹 감지 증폭기는 데이타 라인에서 나타나는 판독 전하 상태로부터 희망의 최종 전하 상태를 신속하게 발생시키도록 동작하는 효과를 갖는다. 따라서, 본 발명에 따른 감지 증폭기는 상기 314 특허에서 도시된 바와 같은 미분 감지 증폭기 또는 이중 모드의 감지 증폭기보다 고속 동작을 행한다. 또한, 다이나믹 감지 증폭기에 내장된 랫치 회로에 의해 감지 증폭기의 출력을 보유하는 추가 회로를 필요로 하지 않고도 희망의 디지탈 신호를 발생시킬 수 있다.
본 발명의 이들 및 그 외의 목적 및 장점들은 첨부된 도면을 참조하면서 이하의 바람직한 실시예로부터 명백해 질 것이다.
도 1은 본 발명의 원리를 실시하는 다이나믹 감지 증폭기의 개략 다이어그램.
도 2는 도 1에서 도시된 다이나믹 감지 증폭기에서 발생되어 사용되는 신호 간의 타이밍 관계를 도시하는 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
10: 다이나믹 감지 증폭기
12, 14: 인버터
20: 프리차지 회로
120, 130: 데이타 출력 노드
도 1은 랜덤 액세스 메모리(RAM)에서 사용되는 본 발명의 원리를 실시하는 다이나믹 감지 증폭기(10)를 도시한다. 다이나믹 감지 증폭기(10)는 상보형 데이타 출력 라인 OUT 및 OUTB와 상보형 데이타 라인 IN 및 INB에 결합되어 있다. 상보형 데이타 라인 IN 및 INB는 RAM에 관련된 열 디코더로부터 도출된 것이다. RAM의 메모리 셀 어레이 및 열 디코더부는 본 기술 분야에서는 공지된 사항으로 본 발명의 일부를 구성하는 것은 아니므로, 도면에서는 메모리 셀, 비트 라인 및 열 디코더를 도시하지 않았다. 다이나믹 감지 증폭기(10)는 판독 동작 동안 상보형 데이타 라인 IN 및 INB 상에 나타나는 신호들을 증폭하고 변환시킴으로써 상보형 데이타 출력 라인 OUT 및 OUTB에서 참(true) 디지탈 신호가 발생된다. 이 참 디지탈 신호는 데이타 출력 라인 중 하나에 대해서는 논리 "고전압" 레벨을, 대향하는 데이타 출력 라인에 대해서는 논리 "저전압" 레벨을 갖는다.
다이나믹 감지 증폭기(10)는 트랜지스터 또는 스위치 T1, T2, T3, T4, T5, T6 및 T7을 포함한다. 트랜지스터 T1, T2, T3 및 T4를 포함하는 제1 트랜지스터 셋트는 도 1에서 참조 부호(120 및 130)으로 도시된 데이타 출력 노드에 결합된다. 데이타 출력 노드(120 및 130)에서 나타나는 신호들은 인버터(12 및 14)에서 각각 반전되고 상태 조절되어 데이타 출력 라인 OUT 및 OUTB에서 신호들이 발생된다. 다이나믹 감지 증폭기(10)는 또한 트랜지스터 T5, T6, 및 T7을 포함하는 제2 스위치 또는 트랜지스터 셋트를 포함한다. 제2 트랜지스터 셋트는 제1 트랜지스터 셋트, 데이타 입력선 IN 및 INB, 및 감지 인에이블 라인 SE에 결합된다.
본 발명의 예시된 형태에서는, 트랜지스터 T1 및 T2는 P채널 MOSFET 소자를 포함한다. 트랜지스터 T3 및 T4는 N채널 MOSFET 소자를 포함한다. 트랜지스터 T1의 소스-드레인 전류 경로는 노드(120)를 공급 전압 Vdd에 결합시키고, 트랜지스터 T3의 드레인-소스 전류 경로는 노드(120)를 제2 스위치 셋트 T5, T6, 및 T6에 결합시킨다. 동일하게, 트랜지스터 T2의 소스-드레인 전류 경로는 노드(130)를 공급 전압 Vdd에 결합시키고, 트랜지스터 T4의 드레인-소스 전류 경로는 노드(130)를 제2 스위치 셋트에 결합시킨다. 트랜지스터 T1 및 T3의 게이트는 노드(130)에 결합되는 한편 트랜지스터 T2 및 T4의 게이트는 노드(120)에 결합된다.
본 발명의 예시된 형태에서는, 트랜지스터 T5, T6 및 T7 각각은 N채널 MOSFET 소자를 포함한다. 트랜지스터 T5의 게이트는 데이타 라인 IN에 결합되는 한편, 트랜지스터 T6의 게이트는 상보형 데이타 라인 INB에 결합된다. 트랜지스터 T7은 드레인-소스 전류 경로가 비교적 크고 게이트가 감지 인에이블 라인 SE에 연결된 감지 제어 트랜지스터를 포함한다. 트랜지스터 T5의 드레인-소스 전류 경로는 노드(120)에서 트랜지스터 T7을 통해 접지까지 전류 경로를 제공한다. 동일하게, 트랜지스터 T6의 드레인-소스 전류 경로는 노드(130)에서 트랜지스터 T7을 통해 접지까지 전류 경로를 제공한다.
내장된 랫치는 제1 스위치 셋트 T1, T2, T3, 및 T4에 결합된 트랜지스터 T8, T9 및 T10을 포함하는 제3 스위치 또는 트랜지스터 셋트를 포함한다. 트랜지스터 T10은 드레인-소스 전류 경로가 비교적 크고 게이트가 랫치 인에이블 라인 LE에 연결된 랫치 제어 트랜지스터를 포함한다. 트랜지스터 T8는 노드(130)를 트랜지스터 T10을 통해 접지에 연결시키는 드레인-소스 전류 경로를 갖는다. 동일하게, 트랜지스터 T9는 노드(120)를 트랜지스터 T10을 통해 접지에 연결시키는 드레인-소스 전류 경로를 갖는다. 트랜지스터 T8의 게이트는 노드(120)에 결합되는 한편, 트랜지스터 T9의 게이트는 노드(130)에 결합된다.
본 발명에 따른 다이나믹 감지 증폭기(10)는 또한 프리차지 라인 EQB에서 프리차지 신호를 수신하도록 결합된 프리차지 회로(20)를 포함한다. 프리차지 회로(20)는 트랜지스터 T11, T12 및 T13를 포함한다. 본 발명의 예시된 형태에서 이들 프리차지 트랜지스터 각각은 P채널 MOSFET 소자를 포함한다.
다이나믹 감지 증폭기(10)의 동작은 도 1과, 도 2에서 도시된 타이밍 차트를 참조하여 기술될 것이다. 도 2는 두개의 완전한 동작 사이클인 사이클 A 및 사이클 B를 도시하고, 이들 두 사이클은 프리차지 라인 EQB 상의 프리차지 신호로 개시된다. 사이클 A 및 사이클 B는 데이타 라인 IN 및 INB로부터 판독된 상보인 데이타 상태를 도시한다.
도 2에서 도시된 사이클 A를 참조해 보면, 초기에는 프리차지 회로(20)는 상보형 데이타 노드(120 및 130) 모두를 공급 전압 Vdd로 충전시킨다. 도시된 프리차지 신호는 EQB에서 "저레벨" 신호를 포함함으로써 각 프리차지 트랜지스터 T11, T12 및 T13가 도통 상태로 된다. 프리차지 트랜지스터 T11, T12 및 T13가 도통 상태로 되면, 노드(120 및 130)는 신속하게 공급 전압 레벨 Vdd로 된다. EQB 상의 신호가 "고레벨"로 진행되면, 프리차지 트랜지스터 T11, T12 및 T13 각각은 턴 오프되고 고레벨의 EQB 신호에 의해 사이클 A의 나머지 동안 프리차지 트랜지스터는 턴 오프 상태를 유지한다. 초기의 프리차지된 상태에서는, 노드(120 및 130) 상의 전하는 트랜지스터 T1 및 T2는 턴 오프시키고 트랜지스터 T3, T4, T8 및 T9는 턴 온시킨다.
다이나믹 감지 증폭기(10)는 데이타 라인 IN 및 INB 상에 나타나는 판독 전하 상태(read charge state)에 대해 작용한다. 도 2를 참조해 보면, 판독 전하 상태는 사이클 A의 기준 라인 R1과 사이클 B의 라인 R2 상에서 데이타 라인 IN 및 INB 상에 도시된다. 판독 전하 상태는 선택된 메모리 셀(도시 안됨)이 한 데이타 라인을 "고전하" 상태로 유지시켜 대응하는 데이타 라인 상의 전하가 감쇠되어짐으로써 데이타 라인 상에 미분 전하 상태를 갖는다. 사이클 A 에서, 데이타 라인 IN 상에는 고전압 신호가 유지되는 한편, 데이타 라인 INB 상의 신호는 감쇠되게 된다. 사이클 A에서 데이타 라인 IN 상의 고전압 신호에 의해 트랜지스터 T5의 드레인-소스 전류 경로의 도통 상태가 트랜지스터 T6의 드레인-소스 전류 경로보다 커진다.
데이타 라인 IN 및 INB 상에 희망 판독 전하 상태가 발생되면, 감지 인에이블 신호 SE가 "고레벨"로 진행되어 비교적 큰 감지 제어 트랜지스터 T7이 도통하게 됨으로써 노드(120) 상의 전하가 트랜지스터 T3, T5 및 T7을 통해 신속하게 강하(drop)된다. 노드(130) 상의 전하도 트랜지스터 T4, T6 및 T7을 통해 강하되기 시작한다. 그러나, 사이클 A에서 INB 상의 저전압 신호에 의해 노드(130) 상의 전하 상태는 노드(120)에서보다 훨씬 느리게 변화한다. 또한, 노드(120)에서 신속히 발생하는 저 전하 상태가 트랜지스터 T2 및 T4의 게이트에 적용되어 트랜지스터 T4의 저항은 증가되고 트랜지스터 T2의 저항은 감소되어짐으로써 노드(130) 상에서의 전하 상태가 유지되어진다. 따라서, 데이타 라인 IN 및 INB 상의 판독 전하 상태의 존재 시 감지 인에이블 라인 SE 상의 감지 인에이블 신호에 의해 출력 노드(120 및 130) 상에 중간 전하 상태가 신속히 발생한다. 사이클 A에서의 이러한 중간 전하 상태에서 출력 노드(120)는 저 전하 레벨로 강하되는 한편, 출력 노드(130)는 고 전하 레벨을 유지한다. 이러한 상태 하에서, 감지 인에이블 신호가 SE에 인가됨으로써 출력 노드(120)의 전하 레벨은 내내 접지 상태로 진행할 것이고, 노드(130)의 전하 레벨은 랫치 인에이블 신호의 부재시에도 Vdd로 복귀될 것이다.
SE 싱의 감지 인에이블 신호가 동작하여 데이타 출력 노드(120 및 130) 상에 중간 전하 상태가 발생된 후, 랫치 인에이블 라인 LE 상에서 "고레벨" 신호를 갖는 랫치 인에이블 신호는 비교적 큰 랫치 제어 트랜지스터 T10을 턴 온시킨다. 노드(130) 상의 고전압 신호가 사이클 A에서 도시된 중간 전하 상태에 있으면, 트랜지스터 T9가 도통되어 데이타 출력 노드(120) 상의 전하는 랫치 인에이블 신호에 응답하는 트랜지스터 T10을 통해 신속하게 내내 접지 상태로 된다. 노드(120) 상의 저레벨 신호가 트랜지스터 T2, T4 및 T8의 게이트에 인가되어 트랜지스터 T2가 도통하게 됨으로써 노드(130) 상의 전하는 공급 전압 레벨 Vdd로 복귀된다. 한 데이타 출력 노드는 접지 상태에 있고 다른 데이타 출력 노드는 Vdd상태에 있는 이와 같은 전하 상태는 최종 출력 전하 상태를 나타낸다. 노드(120 및 130) 상의 신호가 인버터(12 및 14)에서 상태 조절되어짐으로써 데이타 출력 라인 OUT 및 OUTB 상에 디지탈 신호가 발생된다.
데이타 라인 IN 및 INB에서 감지된 데이타는 트랜지스터 T10의 게이트에 라인 LE를 통해 랫치 인에이블 신호가 인가되는 동안은 상보형 데이타 출력 라인 OUT 및 OUTB로 드라이브(drive)된다. 랫치 인에이블 신호가 LE에 인가되는 시간 동안, SE 상의 감지 인에이블 신호는 강제로 저레벨로 되어 데이타 라인 IN 및 INB는 다음 새로운 사이클 동안 Vdd로 프리차지된다. 일단 랫치 인에이블 신호가 제거되면, EQB 상의 저 레벨 프리차지 신호에 의해 다른 사이클이 개시되어 다음 판독 동작을 위해 상보형 데이타 출력 노드인 노드(120) 및 노드(130)가 다시 한 번 프리차지된다.
본 발명에 따르면, 랫치 인에이블 신호에 응답하여 발생된 최종 출력 전하 상태 및 감지 인에이블 신호에 응답하여 발생된 중간 전하 상태 모두 매우 신속하게 발생된다. 중간 전하 상태는 제1 트랜지스터 셋트 T1, T2, T3 및 T4와 비교적 큰 감지 제어 트랜지스터 T7로 인해 신속하게 발생된다. 최종 출력 전하 상태는 트랜지스터 T7 및 T10을 통한 도통과, 트랜지스터 T1, T2, T3, T4, T8 및 T9와 비교적 큰 트랜지스터 T10의 협동으로 인해 신속하게 발생된다.
중간 전하 상태는 고정 상태(steady state)가 아니라, 한 데이타 출력 노드(사이클 A에서 120)에서는 저레벨로 진행하는 전하 상태이고 대향의 데이타 출력 노드에서는 비교적 높은 전하 상태인 것에 주목할 필요가 있다. 트랜지스터 T8, T9 및 T10 및 LE 상의 랫치 인에이블 신호없이도, 감지 인에이블 신호에 의해 감지 증폭기(10)는 저레벨의 데이타 출력 노드를 내내 접지 상태로 강하시키고 대향의 데이타 출력 노드를 Vdd로 복귀시킬 것이다. 그러나, LE 상의 랫치 인에이블 신호는 데이타를 랫치할 뿐 아니라 저레벨로 진행하는 데이타 출력 노드를 접지 상태로 하고 고레벨의 데이타 출력 노드를 Vdd로 복귀시키는 레이트(rate)를 증가시키도록 동작한다.
도 2에서 도시된 사이클 B에서, 감지 증폭기(10)는 데이타 라인 INB에서는 "고레벨" 신호를 수신하고 데이타 라인 IN에서는 저레벨 신호를 수신한다. SE 상의 감지 인에이블 신호는 데이타 출력 노드(130)가 트랜지스터 T4, T6 및 T7을 통해 신속하게 저레벨로 강하되는 중간 전하 상태를 발생시킨다. 동시에, 데이타 출력 노드(120)는 트랜지스터 T3 및 T5의 비교적 큰 저항과 트랜지스터 T1의 비교적 낮은 저항으로 인해 고전하 상태를 유지한다.
사이클 B에서 LE 상의 랫치 인에이블 신호는 노드(130) 상의 전하가 트랜지스터 T8 및 T10을 통해 신속하게 접지 상태로 강하되어짐으로써 데이타 출력 노드(120 및 130) 상에 최종 출력 전하 상태를 발생시킨다. 사이클 B에서 도시된 최종 출력 전하 상태에서 노드(130)의 저레벨 신호에 의해 트랜지스터 T3가 턴 오프되고 트랜지스터 T1이 턴 온됨으로써 노드(120)가 Vdd로 복귀된다. 다시, 데이타 출력 노드(120 및 130)의 신호가 인버터(12 및 14)에서 반전 및 상태 조절되어 데이타 출력 라인 OUT 및 OUTB 상에 신호가 발생된다.
상기 바람직한 실시예들은 본 발명의 원리를 예시하기 위한 것이지 본 발명의 범주를 한정시키려는 의도로 기술된 것은 아니다. 당업자라면 첨부된 특허청구 범위의 사상 및 범주 내에서는 상기 실시예들에 대해 변형 및 수정을 행할 수 있다. 예를 들어, 데이타 출력 라인으로서 다른 신호 조절 소자뿐 아니라 다른 프리차지 구성을 사용할 수 있다. 또한, 본 발명의 범주 내에서는 회로에서 사용된 로직(logic)을 변형시켜 프리차지 신호 뿐 아니라 감지 인에이블 및 랫치 인에이블 신호를 위해서도 다른 트랜지스터 및 반대 상태를 사용할 수 있다.

Claims (6)

  1. 감지 증폭기 장치(sense amplifier apparatus)에 있어서,
    (a) 감지 인에이블 라인, 한 쌍의 상보형 데이타 라인 및 한 쌍의 상보형 데이타 출력 라인-상기 상보형 데이타 출력 라인들은 한 쌍의 상보형 데이타 출력 노드에 관련됨-에 연결된 다이나믹 감지 증폭기(dynamic sense amplfier)와,
    (b) 상기 다이나믹 감지 증폭기에 내장된 랫치를 포함하고,
    상기 랫치는 상기 데이타 출력 노드 상에 최종 출력 전하 상태를 발생시키고, 랫치 인에이블 라인 상의 랫치 인에이블 신호에 응답하여 상기 데이타 출력 노드에서의 상기 최종 출력 전하 상태를 유지시키며, 상기 데이타 출력 노드 상의 상기 최종 출력 전하 상태는 상기 데이타 출력 라인 상에 데이타 신호를 발생시키는
    감지 증폭기 장치.
  2. 제1항에 있어서, 상기 다이나믹 감지 증폭기는
    (a) 상기 한 쌍의 상보형 데이타 출력 노드에 결합된 제1 스위치 셋트와,
    (b) 상기 감지 인에이블 라인, 상기 한 쌍의 상보형 데이타 라인 및 상기 제1 스위치 셋트에 결합된 제2 스위치 셋트-상기 제2 스위치 셋트는 상기 감지 인에이블 라인 상의 상기 감지 인에이블 신호에 응답하여 상기 상보형 데이타 출력 노드에 중간 전하 상태(intermediate charge state)를 발생시키고 상기 한 쌍의 상보형 데이타 라인 상에 판독 전하 상태(read charge state)를 발생시킴-를 포함하는
    감지 증폭기 장치.
  3. 제1항에 있어서,
    상기 랫치는 상기 랫치 인에이블 신호에 응답하여 상기 데이타 출력 노드에 상기 최종 데이타 출력 전하 상태를 발생시키고, 상기 데이타 출력 노드에 상기 중간 전하 상태를 발생시키는
    감지 증폭기 장치.
  4. 제1항에 있어서,
    상기 한 쌍의 상보형 데이타 출력 노드에 연결되어 상기 데이타 출력 노드를 상기 랫치 인에이블 신호 간에서 발생하는 프리차지(precharge) 신호에 응답하여 프리차지 전압 레벨로 프리차지시키는 프리차지 수단을 더 포함하는
    감지 증폭기 장치.
  5. 메모리 셀 어레이에 관련된 한 쌍의 상보형 데이타 라인 상의 판독 전하 상태로부터 디지탈 데이타 출력 신호를 발생시키기 위한 방법에 있어서,
    (a) 감지 인에이블 신호에 응답하여 한 쌍의 상보형 데이타 출력 노드 상에 중간 전하 상태를 발생시키고 상기 한 쌍의 상보형 데이타 라인 상에 판독 전하 상태를 발생시키는 단계와,
    (b) 랫치 인에이블 신호 및 상기 중간 전하 상태에 응답하여 상기 한 쌍의 상보형 데이타 출력 노드 상에 최종 전하 상태를 발생시키는 단계를 포함하는
    디지탈 데이타 출력 신호 발생 방법.
  6. 제5항에 있어서,
    상기 한 쌍의 상보형 데이타 출력 노드를 상기 랫치 인에이블 신호에 앞서 발생하는 프리차지 신호에 응답하여 프리차지시키는 단계를 더 포함하는
    디지탈 데이타 출력 신호 발생 방법.
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