KR102124064B1 - 플래시 메모리 시스템 및 그것의 양자화 신호 생성 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 플래시 메모리 시스템은, 양자화 신호 생성 동작 시에, 선택 페이지를 프로그램하고, 상기 선택 페이지에 연결되는 선택 워드 라인에 기준 읽기 전압을 제공하고, 상기 선택 페이지를 읽음으로 양자화 신호를 생성하는 플래시 메모리; 및 상기 플래시 메모리로부터 양자화 신호를 입력 받고, 상기 양자화 신호를 이용하여 응답 신호를 생성하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 인증 신호를 호스트로부터 입력 받고, 상기 플래시 메모리가 상기 양자화 신호 생성 동작을 수행하도록 제어할 수 있다.

Description

플래시 메모리 시스템 및 그것의 양자화 신호 생성 방법 {FLASH MEMORY SYSTEM AND MATHOD OF GENERATING QUANTIZE SIGNAL THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 플래시 메모리의 물리적 특성을 이용하여 양자화 신호를 생성하는 플래시 메모리 시스템에 관한 것이다.
PUF 장치는 물리적 복제 방지 기능(physically unclonable function)을 갖는 장치로, 사용자 인증 시스템에 사용될 수 있다. 사용자 인증 시스템은 외부 공격으로부터 데이터 또는 키(KEY)를 보호하기 위해서, 외부 공격을 감지하기 위한 감지 장치를 필요로 한다. 사용자 인증 시스템은 외부 공격이 감지된 경우에, 전원을 차단하거나 회로의 동작을 멈추게 하는 방식으로 대응할 수 있다. 그러나 이러한 감지 장치를 사용하려면, 추가 비용이 들며, 부채널 공격을 당할 수 있다. 따라서 키를 별도로 저장하지 않고 지문 인증과 같은 역할을 하는 회로나 로직을 구현하고, 이를 키로 사용하고 있다. 이러한 기술에 대표적으로 사용되는 것이 PUF 장치이다.
동일한 내부 구성을 갖더라도 내부 회로를 구현하는 공정에 따라 와이어 지연(wire delay)이나 게이트 지연(gate delay) 등으로 그 특성에 미세한 차이가 있다. PUF 장치는 이러한 동작 특성의 차이를 이용한 것이다. PUF 장치는 공정에 따른 지연 차이를 이용하기 때문에, PUF 장치가 공개되더라도 동일한 출력을 갖는 물리적 복제 가능한 회로를 구현할 수 없다. PUF 장치에는 지연 루프(delay loop)를 이용한 링 오실레이터(ring oscillator) 방식과, 스위칭 회로를 이용한 중재기(arbiter) 방식이 사용되고 있다. 실제 PUF 장치는 이 두 가지 방식을 혼합하여 사용하고 있다.
종래의 PUF 장치는 하나의 인증 신호(challenge)에 대해 하나의 응답 신호(response)를 발생한다. 종래의 PUF 장치가 1:1 인증-응답 신호 페어(CRP; challenge-response pair)를 갖기 때문에, 외부 공격에 취약할 수 있다 즉, 종래의 PUF 장치는 하나의 인증 신호에 대한 랜덤성(randomness)이 적어서, 사용자 인증 시스템에 사용하기에는 해결해야 할 문제점이 많이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 인증 신호에 대한 랜덤성(randomness)를 높여서 외부 공격에 강한 플래시 메모리 시스템 및 그것의 양자화 신호 생성 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템은, 양자화 신호 생성 동작 시에, 선택 페이지를 프로그램하고, 상기 선택 페이지에 연결되는 선택 워드 라인에 기준 읽기 전압을 제공하고, 상기 선택 페이지를 읽음으로 양자화 신호를 생성하는 플래시 메모리; 및 상기 플래시 메모리로부터 양자화 신호를 입력 받고, 상기 양자화 신호를 이용하여 응답 신호를 생성하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 인증 신호를 호스트로부터 입력 받고, 상기 플래시 메모리가 상기 양자화 신호 생성 동작을 수행하도록 제어할 수 있다.
실시 예로서, 상기 플래시 메모리는, 상기 선택 페이지를 포함하는 메모리 셀 어레이; 및 상기 선택 페이지에 저장된 데이터로부터 상기 양자화 신호를 생성하기 위한 데이터 입출력 및 양자화기를 포함한다. 상기 선택 페이지는 프로그램 검증 동작 없이 프로그램 동작이 수행될 수 있다. 상기 선택 페이지는 하나의 프로그램 전압 또는 증가하는 프로그램 전압에 의해 프로그램 될 수 있다.
실시 예로서, 복수의 양자화 구간을 구분하기 위해 상기 선택 워드 라인에 복수의 기준 읽기 전압이 제공될 수 있다. 상기 복수의 양자화 구간의 수는 프로그램 상태의 수보다 많을 수 있다.
실시 예로서, 상기 메모리 컨트롤러는 상기 플래시 메모리로부터 양자화 신호를 입력받고, 양자화된 키를 발생할 수 있다. 상기 플래시 메모리는 상기 선택 페이지의 일부 메모리 셀에 상기 양자화 신호를 위한 데이터를 저장할 수 있다. 상기 인증 신호에는 상기 선택 페이지에 대한 어드레스 정보와 상기 플래시 메모리의 상태 정보가 포함될 수 있다.
본 발명의 다른 일면은 플래시 메모리 시스템의 양자화 신호 생성 방법에 관한 것으로, 호스트로부터 인증 신호를 입력 받는 단계; 상기 인증 신호에 포함된 어드레스 정보에 따라 워드 라인을 선택하고, 상기 선택 워드 라인에 연결된 선택 페이지를 프로그램 하는 단계; 및 상기 선택 워드 라인에 기준 읽기 전압을 제공하고, 상기 선택 페이지를 읽음으로 양자화 신호를 생성하는 단계를 포함한다. 상기 플래시 메모리 시스템은 상기 양자화 신호를 이용하여 응답 신호를 생성하고 상기 응답 신호를 상기 호스트로 제공할 수 있다.
본 발명의 실시 예에 따르면, 하나의 인증 신호(challenge)에 대해 다수의 응답 신호(response)를 발생할 수 있기 때문에, 랜덤성을 크게 높일 수 있고, 외부 공격으로부터 사용자 인증을 안전하게 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 사용자 인증 시스템(10)을 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 PUF 장치와 키 발생기를 포함하는 플래시 메모리 시스템을 보여주는 블록도이다.
도 3은 도 2에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 플래시 메모리의 프로그램 동작에 따른 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 5a는 도 3에 도시된 플래시 메모리의 양자화 신호 생성 동작을 설명하기 위한 다이어그램이고,
도 5b는 양자화 신호 생성 동작을 예시적으로 설명하기 위한 도표이다.
도 6은 도 3에 도시된 플래시 메모리의 MLC 프로그램 동작에 따른 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 도 2에 도시된 플래시 메모리 시스템의 양자화 신호 생성 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 9는 도 8에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 11은 도 10에 도시된 플래시 메모리의 문턱 전압 분포를 보여주는 다이어그램이다.
도 12는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 PUF 장치를 포함하는 사용자 인증 시스템을 보여주는 블록도이다.
도 14는 본 발명에 사용되는 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 15는 도 14에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 16은 도 15에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 사용자 인증 시스템(10)을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 사용자 인증 시스템(10)은 송신기(11), PUF 장치(12), 키 발생기(13), 그리고 수신기(14)를 포함할 수 있다.
송신기(11)는 사용자 인증을 위하여 인증 신호(challenge)를 발생하고, 수신기(14)는 응답 신호(response)를 수신할 수 있다. 사용자 인증 시스템(10)은 인증-응답 페어(CRP; challenge-response pair)를 이용하여 사용자 인증 동작을 수행할 수 있다. 도 1에서는 송신기(11)와 수신기(14)가 분리되어 있으나, 이들은 사용자 인증을 위한 하나의 장치(예를 들어, 호스트나 서버)로 구현될 수 있다.
PUF 장치(12)는 인증 신호(challenge)를 수신하고, 양자화 신호(quantize signal, Q[i])를 출력할 수 있다. PUF 장치(12)는 물리적 복제 방지 기능(PUF; physically unclonable function)을 갖는 메모리로, 공정 변화(process variation) 및 확률론적 스위칭(stochastic switching)에 의해 랜덤성(randomness)을 확보할 수 있다.
PUF 장치(12)는 불휘발성 메모리(NVM; non-volatile memory)로 구현될 수 있다. 불휘발성 메모리에는 플래시 메모리(Flash Memory)가 포함될 수 있다. 플래시 메모리는 데이터를 복수의 메모리 셀에 저장할 수 있다. 플래시 메모리는 동일한 공정으로 제조되더라도 셀들 사이의 차이(cell-to-cell variation)가 생길 수 있다. 또한, 플래시 메모리는 동일한 메모리 셀에 대한 프로그램-소거 사이클을 반복하는 경우에, 사이클들 사이의 차이(cycle-to-cycle variation)가 생길 수 있다. 여기에서, 셀들 사이의 차이(cell-to-cell variation) 또는 사이클들 사이의 차이(cycle-to-cycle variation)는 메모리 셀들 사이의 문턱 전압의 차이를 의미할 수 있다.
플래시 메모리의 각각의 메모리 셀에는 싱글 비트 데이터(single bit data) 또는 두 비트 이상의 멀티 비트 데이터(multi-bit data)가 저장될 수 있다. 싱글 비트 데이터를 저장하는 메모리 셀은 데이터 1 또는 0을 저장할 수 있다. 2-비트 데이터를 저장하는 메모리 셀은 데이터 11, 10, 01, 또는 00을 저장할 수 있다. 3-비트 데이터를 저장하는 메모리 셀은 데이터 111, 100, …000을 저장할 수 있다.
PUF 장치(12)로 인가되는 인증 신호(challenge)에는 메모리 셀을 선택하기 위한 어드레스(address)와 선택 메모리 셀의 문턱 전압 레벨에 관한 정보가 포함될 수 있다. PUF 장치(12)는 인증 신호를 입력 받고, 선택된 메모리 셀들에 프로그램 전압 또는 소거 전압을 인가할 수 있다. PUF 장치(12)는 선택된 메모리 셀들에 대한 프로그램 동작을 수행하고, 선택된 메모리 셀들에 저장된 데이터를 독출함으로, 양자화 신호(Q[i])를 생성할 수 있다. 양자화 신호는 비트 스트링(bit string) 형태로 출력될 수 있다.
키 발생기(13)는 PUF 장치(12)로부터 양자화 신호(Q[i])를 입력받고, 암호화된 키(encrypted key)를 생성할 수 있다. 사용자 인증 시스템(10)은 검침(probing), 폴트 인젝션(fault injection), 또는 전력 분석(power analysis) 등과 같은 외부 공격(external attack)을 받을 수 있다. 키 발생기(13)는 이러한 외부 공격으로부터 데이터를 보호하기 위해 양자화 신호를 암호화하고, 암호화된 키(encrypted key)를 생성할 수 있다. 암호화된 키(encrypted key)는 사용자 인증을 위한 응답 신호(response)로 제공될 수 있다.
도 1에서는 키 발생기(13)는 PUF 장치(12) 밖에 있는 것으로 도시되어 있으나, 키 발생기(13)는 PUF 장치(12) 내에 포함될 수도 있다. 또한, 키 발생기(13)는 양자화 신호를 암호화하지 않고 키를 생성할 수도 있다.
본 발명의 실시 예에 따른 사용자 인증 시스템(10)은 하나의 메모리 셀에 싱글-비트 또는 멀티-비트 데이터를 저장할 수 있는 불휘발성 메모리를 기반으로 하는 PUF 장치(12)를 포함한다. 본 발명은 불휘발성 메모리를 이용함으로써, 재구성 가능(reconfigurable)하고 랜덤성(randomness)을 높일 수 있다. 본 발명에 의하면, 보다 안전하게 인증 동작을 수행할 수 있다. 사용자 인증 시스템(10)은 다양한 종류의 PUF 장치(12)를 이용하여 구현될 수 있다.
도 2는 도 1에 도시된 PUF 장치와 키 발생기를 포함하는 플래시 메모리 시스템을 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같이, 플래시 메모리를 기반으로 하는 데이터 저장 장치가 모두 포함될 수 있다.
플래시 메모리(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 도 2를 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110) 및 데이터 입출력 및 양자화기(1140)를 포함한다. 플래시 메모리(1100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행할 수 있다.
메모리 컨트롤러(1200)는 외부(예를 들면, 호스트나 서버)의 요청에 응답하여 플래시 메모리(1100)에 대한 읽기 및 쓰기 동작 등을 제어한다. 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 메모리 인터페이스(1220), 제어 유닛(1230), 램(1240), 키 발생기(1250), 그리고 암호화 회로(1260)를 포함할 수 있다.
호스트 인터페이스(1210)는 외부(예를 들면, 호스트나 서버)로부터 인증 신호(challenge)를 입력받고, 응답 신호(response)를 제공할 수 있다. 호스트 인터페이스(1210)는 유선 또는 무선 통신을 통해 호스트와 연결될 수 있다. 즉, 호스트 인터페이스(1210)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment), SCSI, USB 등을 통해 연결되거나, 장거리 무선 통신(예를 들면, LTE)이나 근거리 무선 통신(예를 들면, Wifi)을 통해 호스트와 연결될 수도 있다. 메모리 인터페이스(1220)는 플래시 메모리(1100)와의 인터페이스를 제공할 수 있다.
제어 유닛(1230)은 플래시 메모리(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리 등)을 제어할 수 있다. 예를 들면, 도 2에는 도시되어 있지 않았지만, 제어 유닛(1230)은 중앙처리장치(CPU), 프로세서(processor), 에스램, DMA 제어기 등을 포함할 수 있다. 또한, 제어 유닛(1230)은 플래시 메모리(1100)에서 양자화 신호를 생성하기 위한 소프트웨어(또는 알고리즘)를 관리할 수 있다. 제어 유닛(1230)에 의해 관리되는 소프트웨어는 램(1240)을 통해 구동될 수 있다.
램(1240)은 플래시 변환 계층(FTL)을 구동하기 위한 구동 메모리로 사용될 수 있다. 플래시 변환 계층(FTL)은 플래시 메모리(1100)의 머지 동작(merge operation)이나 맵핑 테이블(mapping table) 등을 관리하는 데 사용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)은 맵핑 테이블을 통해 플래시 메모리(1100)의 상태-데이터 매칭 방식을 변경할 수 있다. 예를 들어, 메모리 셀이 문턱 전압 분포에 따라 데이터 11, 10, 01, 00을 갖는다고 가정하자. 본 발명은 맵핑 테이블을 변경함으로 메모리 셀이 문턱 전압 분포에 따라 데이터 00, 01, 10, 11을 갖는 것으로 변경할 수 있다. 본 발명은 맵핑 테이블을 통해 상태-데이터 매칭 방식을 변경함으로, 플래시 메모리 시스템(1000)의 랜덤성(randomness)을 높일 수 있고, 키 발생 방법을 재구성 할 수 있다.
한편, 램(1240)은 제어 유닛(1230)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(1240)이 워크 메모리로 사용되는 경우에, 제어 유닛(1230)에 의해서 처리되는 데이터가 임시로 저장될 수 있다. 램(1240)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 플래시 메모리(1100)로 또는 플래시 메모리(1100)에서 호스트로 전송될 데이터를 버퍼링 할 수 있다. 램(1240)이 캐시 메모리로 사용되는 경우에는 저속의 플래시 메모리(1100)가 고속으로 동작할 수 있다.
키 발생기(1250)는 플래시 메모리(1100)로부터 제공되는 양자화 신호(Q[i])를 이용하여 키(KEY)를 생성한다. 키 발생기(1250)는 여러 가지 방법으로 키(KEY)를 생성할 수 있다. 키 발생기(1250)는 사용자 정보나 양자화 신호(Q[i])를 조합하여 키를 생성할 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)은 암호화 회로(1260)를 포함할 수 있다. 암호화 회로(1260)는 키 발생기(1250)로부터 키(KEY)를 입력받고, 데이터 또는 양자화 신호(Q[i])를 암호화할 수 있다.
도 3은 도 2에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 및 양자화기(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 도 3에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 물리 페이지(physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 도 3에서 참조번호 1111은 하나의 물리 페이지의 예이다. 각각의 물리 페이지는 복수의 메모리 셀로 구성될 수 있다. 각각의 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는 셀 트랜지스터로 구성될 수 있다.
메모리 셀 어레이(1110)는 복수의 셀 스트링(cell string)으로 구성되어 있다. 각각의 셀 스트링(예를 들면, 1112)은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL63)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
플래시 메모리(1100)의 하나의 메모리 셀에는 싱글 비트 데이터(single bit data) 또는 두 비트 이상의 멀티 비트 데이터(multi bit data)가 저장될 수 있다. 싱글 비트 데이터를 저장하는 SLC 플래시 메모리는 문턱 전압 분포에 따라 소거 상태와 프로그램 상태를 갖는다. 멀티 비트 데이터를 저장하는 MLC 플래시 메모리는 문턱 전압 분포에 따라 하나의 소거 상태와 복수의 프로그램 상태를 갖는다.
계속해서 도 3을 참조하면, 어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WL0~WL63)을 통해 메모리 셀 어레이(1110)와 연결될 수 있다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력받고, 어느 하나의 워드 라인(예를 들면, WL0)을 선택할 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(1110)와 연결될 수 있다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택 페이지(1111)에 프로그램될 데이터나 선택 페이지(1111)로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 및 양자화기(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 2 참조, 1200)와 연결될 수 있다. 데이터 입출력 및 양자화기(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공할 수 있다. 또한, 데이터 입출력 및 양자화기(1140)는 인증 동작 시에는 양자화 신호(Q[i])를 출력(read out)할 수 있다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 도 3을 참조하면, 전압 발생기(1150)는 선택 읽기 전압 발생기(Vrd generator, 1151), 비선택 읽기 전압 발생기(Vread generator, 1152), 그리고 기준 읽기 전압 발생기(Vref generator, 1153)를 포함한다.
선택 읽기 전압 발생기(1151)는 선택된 워드 라인(예를 들면, WL0)으로 선택 읽기 전압(Vrd)을 제공한다. 그리고 비선택 읽기 전압 발생기(1152)는 비선택된 워드 라인(WL1~WL63)으로 비선택 읽기 전압(Vread)을 제공한다. 비선택 읽기 전압(Vread)은 셀 스트링에 연결된 메모리 셀을 충분히 턴 온 시킬 수 있는 전압 레벨이다.
기준 읽기 전압 발생기(1153)는 인증 동작 시에 기준 읽기 전압(Vref)을 발생한다. 인증 동작 시에, 기준 읽기 전압 발생기(1153)는 선택 워드 라인(WL0)으로 기준 읽기 전압(Vref)을 제공하고, 비선택 읽기 전압 발생기(1152)는 비선택 워드 라인(WL1~WL63)으로 비선택 읽기 전압(Vread)을 제공한다. 기준 읽기 전압(Vref)은 양자화 구간을 구분하기 위해 제공될 수 있다. 양자화 구간의 수는 플래시 메모리(1100)의 프로그램 상태의 수나 메모리 셀의 문턱 전압 분포 특성에 따라 다르게 설정할 수 있다. 이는 도 4 내지 도 6에서 좀 더 상세하게 설명될 것이다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 읽기 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인(예를 들면, WL0)으로 선택 읽기 전압(Vrd)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 및 양자화기(1140)를 제어함으로, 선택 페이지(1111)에 프로그램된 데이터를 읽을 수 있다. 한편, 제어 로직(1160)은 인증 동작 시에, 선택 워드 라인(WL0)으로 기준 읽기 전압(Vref)을 제공함으로, 양자화 신호(Q[i])를 생성할 수 있다.
플래시 메모리(1110)는 동일한 공정으로 제조하더라도 메모리 셀들 사이에 내제적으로(intrinsically) 문턱 전압 분포의 차이를 가질 수 있다. 플래시 메모리(1100)는 이러한 물리적 특성으로 인해 PUF 장치에 효과적으로 이용될 수 있다. 플래시 메모리(1100)는 PUF 장치의 기본 요소인 랜덤성(randomness)과 고유성(uniqueness)을 가질 수 있다.
도 4는 도 3에 도시된 플래시 메모리의 프로그램 동작에 따른 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 4에서 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다. 적어도 하나의 페이지를 동일 데이터(예를 들면, 데이터 0)로 SLC 프로그램하면, 메모리 셀은 도 4에서 보는 바와 같이 문턱 전압 분포를 가질 수 있다.
양자화 신호 생성 동작 시에, 플래시 메모리(1100)는 원 샷 프로그램 동작(one shot program operation)을 수행할 수 있다. 여기에서, 원 샷 프로그램 동작은 프로그램 검증 동작(program verify operation)을 수행하지 않고, 선택 페이지(1111)에 대한 프로그램을 수행하는 동작을 의미한다. 즉, 양자화 신호 생성 동작 시에, 플래시 메모리(1100)는 선택 페이지(1111)에 프로그램 전압(program voltage)을 인가하고 프로그램 동작을 종료한다. 여기에서, 프로그램 전압은 하나의 전압 레벨이거나, 또는 복수의 전압 레벨일 수 있다. 프로그램 전압 레벨이 복수인 경우에는 프로그램 동작이 진행하면서 프로그램 전압이 점점 증가할 수 있다.
플래시 메모리(1100)는 겹쳐쓰기(overwirte)를 할 수 없는 물리적 특성 상, 프로그램 전에 소거 동작을 수행한다. 플래시 메모리(1100)가 프로그램-소거 사이클(P/E cylce)을 반복할 때마다, 동일 메모리 셀에 동일 데이터를 프로그램하더라도 문턱 전압 레벨은 바뀔 수 있다. 이러한 현상을 사이클들 사이의 변화(cycle-to-cycle variation)라고 한다. 본 발명은 인증 동작 시에 플래시 메모리 셀의 사이클들 사이의 변화(cycle-to-cycle variation)로 인해 랜덤성(randomness)을 높일 수 있다.
또한, 랜덤성을 높일 수 있는 플래시 메모리(1100)의 물리적 특성들 중에는 프로그램 노이즈(program noise)와 읽기 노이즈(read noise)가 있다. 프로그램 노이즈는 각각의 메모리 셀마다 서로 다른 문턱 전압 이동 속도를 갖는 것에 기인한다. 프로그램 노이즈는 메모리 셀의 문턱 전압 분포에 영향을 주는 요소로서, 각각의 프로그램 상태는 정규 분포와 유사한 분포를 갖는다. 플래시 메모리(1100)를 이용한 양자화 신호(Q[i])의 생성은 프로그램 상태의 정규 분포 특성을 이용한 것이다.
읽기 노이즈는 특정 데이터가 저장된 동일 페이지에 동일 읽기 전압을 인가해도 읽기 데이터가 달라지는 현상으로 나타난다. 플래시 메모리(1100)는 이러한 읽기 노이즈 특성을 이용하여 양자화 신호(Q[i])를 생성할 수 있다.
도 4에서 보는 바와 같이, 하나의 페이지 내의 모든 메모리 셀을 특정 데이터(예를 들면, 0)로 프로그램하면, 메모리 셀의 문턱 전압 분포는 정규 분포 곡선을 형성한다. 이때 기준 읽기 전압(Vref)은 문턱 전압 분포의 중간 값에 해당하는 전압일 수 있다. 플래시 메모리(1100)는 기준 읽기 전압(Vref)을 선택 워드 라인(WL0)에 인가하고, 비선택 읽기 전압(Vread)을 비선택 워드 라인(WL1~WL63)에 인가함으로, 양자화 신호 생성 동작을 수행한다. 한편, 하나의 프로그램 상태(P)에 여러 개의 기준 읽기 전압(Vref)이 제공될 수도 있다(도 5 참조).
이러한 양자화 신호 생성 동작을 통해 하나의 페이지에 해당하는 양자화 신호(Q[i])를 생성할 수 있다. 여러 페이지에 대해 양자화 신호 생성 동작을 수행하면, 해당하는 페이지 사이즈만큼의 양자화 신호(Q[i])를 얻을 수 있다. 도 4에서는 SLC 프로그램 동작의 경우를 예로 하고 있지만, MLC 프로그램 동작의 경우에도 각각의 프로그램 상태로부터 양자화 신호(Q[i])를 얻을 수 있다(도 6 참조).
도 5a는 도 3에 도시된 플래시 메모리의 양자화 신호 생성 동작을 설명하기 위한 다이어그램이고, 도 5b는 양자화 신호 생성 동작을 예시적으로 설명하기 위한 도표이다.
도 5a는, 하나의 프로그램 상태(P)에 3개의 기준 읽기 전압(Vref)이 제공되는 예를 보여준다. 선택 페이지(도 3 참조, 1111)의 하나 또는 그 이상의 메모리 셀을 동일 데이터로 SLC 프로그램하면, 메모리 셀은 도 5a에서 보는 바와 같은 문턱 전압 분포를 가질 수 있다. 플래시 메모리(1100)는 여러 레벨의 기준 읽기 전압을 통해 양자화 신호(Q[i])를 생성할 수 있다.
도 5a를 참조하면, 선택 메모리 셀을 원 샷 프로그램한 다음에, 제 1 내지 제 3 기준 읽기 전압(Vr1, Vr2, Vr3)이 선택 워드 라인(WL0)에 인가된다. 페이지 내의 각 메모리 셀의 문턱 전압에 따라, 제 1 내지 제 4 양자화 신호(Q[1]-Q[4])가 생성될 수 있다. 양자화 신호를 생성하기 위한 양자화 구간의 수는 선택 메모리 셀들로부터 발생하는 문턱 전압 분포 수와 다를 수 있다. 도 5의 예에서, 프로그램 상태의 문턱 전압 분포 구간은 제 1 내지 제 3 기준 읽기 전압(Vr1, Vr2, Vr3)을 기준으로, 4개의 양자화 구간으로 구분되어 있다. 각각의 양자화 구간에서 양자화 신호가 생성될 수 있다.
도 5b는 도 5a에 도시된 제 1 내지 제 3 기준 읽기 전압(Vr1, Vr2, Vr3)에 의해 발생하는 양자화 신호를 예시적으로 보여준다. 도 5b의 도표에서, 가로 방향의 번호는 메모리 셀의 번호를 나타낸다. 예를 들면, 제 1 내지 제 z 메모리 셀(C1~Cz)이 표시되어 있다. 세로 방향은 제 1 내지 제 4 양자화 신호(Q[1]~Q[4])를 나타낸다.
도 5a 및 5b를 참조하면, 제 1 메모리 셀(C1)의 제 1 및 제 2 양자화 신호(Q[1], Q[2])는 0이고, 제 3 및 제 4 양자화 신호(Q[3], Q[4])는 1이다. 도 5a에 도시된 바와 같이, 제 1 메모리 셀(C1)이 제 3 양자화 구간에 있기 때문이다. 즉, 제 1 메모리 셀(C1)의 문턱 전압이 제 1 및 제 2 기준 읽기 전압(Vr1, Vr2)보다 높고, 제 3 기준 읽기 전압(Vr3)보다 낮기 때문이다. 제 1 및 제 2 기준 읽기 전압(Vr1, Vr2)이 인가될 때 제 1 메모리 셀(C1)은 오프 셀이고, 제 3 기준 읽기 전압(Vr3)이 인가될 때 온 셀이 된다.
제 2 메모리 셀(C2)의 제 1 내지 제 3 양자화 신호(Q[1]~Q[3])는 0이고, 제 4 양자화 신호(Q[4])는 1이다. 도 5a에 도시된 바와 같이, 제 2 메모리 셀(C2)이 제 4 양자화 구간에 있기 때문이다. 즉, 제 2 메모리 셀(C2)의 문턱 전압이 제 1 내지 제 3 기준 읽기 전압(Vr1~Vr3)보다 높기 때문이다. 제 1 내지 제 3 기준 읽기 전압(Vr1~Vr3)이 인가될 때, 제 2 메모리 셀(C2)은 오프 셀이 된다. 이와 같은 방식으로, 제 3 내지 제 z 메모리 셀(C3~Cz)의 제 1 내지 제 4 양자화 신호(Q[1]~Q[4])가 생성될 수 있다.
데이터 입출력 및 양자화기(도 3 참조, 1140)는 제 1 내지 제 4 양자화 신호(Q[1]~Q[4])를 생성하고, 이들에 대한 양자화 연산을 통해 양자화 신호(Q[i])를 생성할 수 있다. 양자화 연산은 여러 가지 방식으로 수행될 수 있다. 예를 들면, 양자화 연산은 다음 식과 같이 XOR 연산(◎)을 통해 수행될 수 있다.
Q[i]=Q[1]◎Q[2]◎Q[3]◎Q[4]
제 1 내지 제 4 양자화 신호(Q[1]-Q[4])는 선택 페이지(1111)의 데이터를 페이지 버퍼 회로(1130)로 읽고, 이를 데이터 입출력 및 양자화기(1140)를 통해 출력함으로 얻을 수 있다. 제 1 양자화 구간에서는 제 1 양자화 신호(Q[1])가 생성된다. 마찬가지로 제 2 내지 제 4 양자화 구간에서 제 2 내지 제 4 양자화 신호(Q[2]~Q[4])가 생성된다. 양자화 연산을 통해 생성된 양자화 신호(Q[i])는 데이터 입출력 라인을 통해 메모리 컨트롤러(도 2 참조, 1200)로 제공될 수 있다.
도 6은 도 3에 도시된 플래시 메모리의 MLC 프로그램 동작에 따른 문턱 전압 분포를 보여주는 다이어그램이다. 도 6에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 셀들의 수(# of cells)를 나타낸다. 도 3에 도시된 메모리 셀은 복수의 프로그램 상태 중 어느 하나를 가질 수 있다. 예를 들면, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우에, 메모리 셀은 문턱 전압 분포에 따라 4개의 프로그램 상태를 가질 수 있다. 만약, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우에, 메모리 셀은 8개의 프로그램 상태 중 어느 하나를 가질 수 있다.
도 6을 참조하면, 메모리 셀은 문턱 전압(Vth)에 따라 4개의 상태(E, P1, P2, P3)를 가질 수 있다. 4개의 상태는 소거 상태(E)와 제 1 내지 제 3 프로그램 상태(P1, P2, P3)일 수 있다. 소거 상태(E)에 있는 메모리 셀은 데이터 11을 가질 수 있다. 제 1 내지 제 3 프로그램 상태(P1, P2, P3)의 메모리 셀은 각각 데이터 10, 01, 00을 가질 수 있다. 여기에서, 각각의 상태에 따른 데이터는 상태-데이터 매칭 방식(state-data matching scheme)에 따라 얼마든지 변경될 수 있다. 예를 들면, 소거 상태(E)에 있는 메모리 셀은 데이터 00을 가질 수 있고, 제 3 프로그램 상태(P3)에 있는 메모리 셀은 데이터 11을 가질 수 있다. 제 1 및 제 2 프로그램 상태(P1, P2)에 있는 메모리 셀은 각각 데이터 01, 10을 가질 수 있다.
인증 신호(challenge)에는 선택 페이지(도 3 참조, 1111)의 어드레스와 프로그램 상태에 관한 정보가 포함될 수 있다. 인증 신호에 포함된 프로그램 상태가 4개인 경우, 즉 선택 메모리 셀에 2-비트 데이터를 프로그램 하는 경우에, 도 6에 도시된 바와 같이 4개의 상태 분포를 가질 수 있다. 선택 페이지(1111)에 인가되는 인증 신호에 따라, 선택 페이지(1111)는 4개의 프로그램 상태 중에서 어느 하나를 갖도록 프로그램될 수 있다.
계속해서 도 6을 참조하면, 데이터 입출력 및 양자화기(도 3 참조, 1140)는 제 1 내지 제 7 기준 읽기 전압(Vr1~Vr7)을 통해 양자화 동작을 수행할 수 있다. 양자화 신호를 생성하는 방법은 도 5a 및 도 5b에서 설명한 바와 같기 때문에, 여기에서는 생략하기로 한다.
기준 읽기 전압의 수와 레벨 사이의 간격은 문턱 전압 분포의 수나 데이터 입출력 및 양자화기(1140)의 성능에 따라 달라질 수 있다. 예를 들면, 2-비트 MLC보다는 3-비트 MLC에서 더 많은 수의 기준 읽기 전압을 가질 수 있고, 레벨 사이의 간격도 넓어질 수 있다. 또한, 데이터 입출력 및 양자화기(1140))의 성능이 좋을수록 기준 읽기 전압의 수가 많아지고 레벨 사이의 간격을 좁게 할 수 있다.
도 7은 도 2에 도시된 플래시 메모리 시스템의 양자화 신호 생성 방법을 설명하기 위한 순서도이다. 이하에서는 도 2 내지 도 6을 참조하며, 본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)의 양자화 신호 생성 방법이 설명된다. 앞에서 설명한 바와 같이, 인증 신호(challenge)가 플래시 메모리 시스템(1000)에 제공된다. 인증 신호에는 메모리 셀을 선택하기 위한 어드레스 정보(address information)와 선택 메모리 셀을 어느 상태로 프로그램 할지에 대한 상태 레벨 정보(state level information)가 포함될 수 있다.
S110 단계에서, 양자화 신호(Q[i])를 발생할 워드 라인(예를 들면, 도 3의 WL0)이 선택된다. 도 3에서는 양자화 신호(Q[i])를 발생할 페이지(1111)가 하나만 도시되어 있지만, 더 많은 수의 페이지가 선택될 수도 있다. 또한, 도 6에서 설명한 바와 같이, 플래시 메모리(도 3 참조, 1100)는 하나의 페이지 내의 메모리 셀 중 일부를 선택하고, 선택된 메모리 셀의 조합 순서를 이용함으로, 인증 동작 시에 랜덤성을 높일 수 있다.
S120 단계에서, 선택 페이지(1111)에 대한 프로그램 동작이 수행된다. 선택 페이지(1111)에 있는 모든 메모리 셀 또는 일부 메모리 셀에 동일 데이터가 프로그램되도록 할 수 있다. 선택 페이지(1111)을 프로그램 할 때, 선택 페이지(1111)의 문턱 전압 레벨은 바뀔 수 있다. 선택 워드 라인(WL0)으로 제공되는 프로그램 전압을 높이면서 프로그램 하는 경우에는, 도 6에서 보는 바와 같이 복수의 문턱 전압 분포를 얻을 수 있다. 여기에서, 프로그램 전압을 증가하면서 프로그램 하는 경우에, 프로그램 검증 동작 없이 프로그램 동작이 수행될 수 있다.
S130 단계에서, 선택 워드 라인(WL0)에 기준 읽기 전압(Vref)을 제공한다. 기준 읽기 전압의 수는 선택 페이지(1111)의 상태 분포에 따라 여러 개 만들 수 있다. 도 5에서 보는 바와 같이, 하나의 상태 분포에 여러 개의 기준 읽기 전압(Vr1, Vr2, Vr3)이 제공될 수 있다. 또한, 도 6에서 보는 바와 같이, 여러 개의 상태 분포에 여러 개의 기준 읽기 전압(Vr1~Vr7)이 제공될 수 있다.
S140 단계에서, 기준 읽기 전압(Vref)에 따른 선택 페이지(1111)의 데이터를 읽는다. 도 5a에 도시된 바와 같이, 제 1 메모리 셀(C1)은 제 1 및 제 2 기준 읽기 전압(Vr1, Vr2)이 인가될 때 오프 셀로 읽히고, 제 3 기준 읽기 전압(Vr3)이 인가될 때 온 셀로 읽힌다. 제2 메모리 셀(C2)은 제 1 내지 제 3 기준 읽기 전압(Vr1~Vr3)이 인가될 때 오프 셀로 읽힌다. 이와 같은 방식으로, 도 5b와 같은 제 1 내지 제 z 메모리 셀(C1~Cz)의 데이터를 읽고, 제 1 내지 제 4 양자화 신호(Q[1]~Q[4])를 생성한다.
S150 단계에서, 데이터 입출력 및 양자화기(1140)를 통해 양자화 신호(Q[i])가 출력된다. 양자화 신호(Q[i])는 기준 읽기 전압(Vref)을 인가에 따라 선택 페이지(1111)의 데이터를 읽고, 데이터 입출력 및 양자화기(1140)를 통해 양자화 연산을 수행함으로 얻을 수 있다. 양자화 신호(Q[i])는 메모리 컨트롤러(1200)의 키 발생기(도 2 참조, 1250)로 제공될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 사용자 인증 시스템(10)은 PUF 장치(12)의 셀들 사이의 변화(cell-to-cell variation) 또는 사이클들 사이의 변화(cycle-to-cycle variation) 특성을 이용하여 랜덤성(randomness)이 높은 인증-응답 페어(CRP)를 발생할 수 있다. 종래의 PUF 장치에서는 1:1의 인증-응답 신호 페어를 갖지만, 본 발명의 실시 예에 따른 PUF 장치에서는 1:n의 인증-응답 신호 페어를 가질 수 있다. 본 발명의 실시 예에 따른 플래시 메모리(1100)는 셀들 사이의 변화(cell-to-cell variation) 또는 사이클들 사이의 변화(cycle-to-cycle variation)가 크기 때문으로, 랜덤성(randomness)이 높고, 물리적인 복제가 사실상 불가능하다.
도 8은 본 발명의 다른 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 8을 참조하면, 플래시 메모리 시스템(2000)은 플래시 메모리(2100) 및 메모리 컨트롤러(2200)를 포함한다. 메모리 컨트롤러(2200)는 호스트 인터페이스(2210), 플래시 인터페이스(2220), 제어 유닛(2230), 램(2240), 그리고 암호화 회로(2250)를 포함한다.
도 8에 도시된 플래시 메모리 시스템(2000)에서는 키 발생기(2165)가 플래시 메모리(2100) 내에 포함된다. 플래시 메모리(2100)는 내부적으로 양자화 신호(Q[i])를 이용하여 키(KEY)를 하고, 생성한 키(KEY)를 메모리 컨트롤러(2200)의 암호화 회로(2250)로 제공한다. 키 발생기(2165)를 포함한 플래시 메모리(2100)의 내부 구성 및 동작은 도 9에서 상세하게 설명될 것이다.
도 9는 도 8에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 플래시 메모리(2100)는 메모리 셀 어레이(2110), 어드레스 디코더(2120), 페이지 버퍼 회로(2130), 데이터 입출력 및 양자화기(2140), 전압 발생기(2150), 그리고 제어 로직(2160)을 포함한다.
전압 발생기(2150)는 선택 읽기 전압 발생기(Vrd generator, 2151), 비선택 읽기 전압 발생기(Vread generator, 2152), 그리고 기준 읽기 전압 발생기(Vref generator, 2153)를 포함한다. 기준 읽기 전압 발생기(2153)는 양자화 신호 생성 동작 시에 선택 워드 라인(WL0)으로 기준 읽기 전압(Vref)을 제공한다.
제어 로직(2160)은 키 발생기(2165)를 포함한다. 키 발생기(2165)는 데이터 입출력 및 양자화기(2140)로부터 양자화 신호(Q[i])를 입력받고, 키(KEY)를 생성한다. 키(KEY)는 데이터 입출력 및 양자화기(2140)를 통해 메모리 컨트롤러(도 8 참조, 2200)의 암호화 회로(2250)로 제공된다. 암호화 회로(2250)는 플래시 메모리(2100)로부터 제공된 키(KEY)를 이용하여 데이터를 암호화하고, 암호화된 데이터를 플래시 메모리(2100) 또는 다른 메모리(도시되지 않음)에 제공한다.
도 8에 도시된 플래시 메모리 시스템(2000)은 도 2에 도시된 플래시 메모리 시스템(1000)과 동일한 방법으로, 플래시 메모리 셀의 문턱 전압 분포의 특성을 이용하여 양자화 신호를 생성한다. 본 발명은 플래시 메모리(2100)의 물리적 특성을 이용하여 양자화 신호를 생성하기 때문에, 인증 동작 시에 랜덤성을 높일 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(1000, 2000)은 전자 장치의 사용자 인증 절차에 사용될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 플래시 메모리(3100)는 메모리 셀 어레이(3110), 어드레스 디코더(3120), 페이지 버퍼 회로(3130), 데이터 입출력 및 양자화기(3140), 전압 발생기(3150), 그리고 제어 로직(3160)을 포함한다. 전압 발생기(3150)는 선택 읽기 전압 발생기(3151), 비선택 읽기 전압 발생기(3152), 그리고 기준 읽기 전압 발생기(3153)를 포함한다.
메모리 셀 어레이(3110)는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 도 10에서는 예로서 하나의 메모리 블록이 도시되어 있다. 하나의 메모리 블록은 복수의 서브 블록(BLKa, BLKb, …BLKc)으로 구분될 수 있다. 각각의 서브 블록은 복수의 물리 페이지로 구성될 수 있다. 도 10에서, 각각의 서브 블록은 2개의 물리 페이지로 구성되어 있다. 도 10에서 참조번호 3111은 하나의 물리 페이지의 예이다.
도 11은 도 10에 도시된 플래시 메모리의 문턱 전압 분포를 보여주는 다이어그램이다. 본 발명의 실시 예에 따른 플래시 메모리(3100)는 양자화 신호 생성 동작 시에 랜덤성을 향상하기 위해, 문턱 전압 분포를 서브 블록별로 그룹화할 수 있다. 도 10 및 도 11을 참조하면, 제 1 내지 제 3 서브 블록(BLKa-BLKc)은 서로 다른 문턱 전압 분포를 가질 수 있다.
데이터 입출력 및 양자화기(도 1 참조, 3140)는 제 1 내지 제 4 기준 읽기 전압(Vr1~Vr4)을 통해 양자화 동작을 수행할 수 있다. 양자화 신호를 생성하는 방법은 도 5a 및 도 5b에서 설명한 바와 같기 때문에, 여기에서는 생략하기로 한다. 도 10에 도시된 플래시 메모리(3100)는 서브 블록별로 프로그램 전압을 다르게 인가함으로 문턱 전압 분포를 그룹화할 수 있다. 본 발명은 플래시 메모리(3100)의 서브 블록별로 문턱 전압 분포를 그룹화함으로, 인증 동작 시에 랜덤성을 높일 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 플래시 메모리 시스템(4000)은 플래시 메모리(4100) 및 메모리 컨트롤러(4200)를 포함한다. 플래시 메모리(4100)는 메모리 셀 어레이(4110)와 페이지 버퍼 회로(4130)를 포함한다. 메모리 컨트롤러(4200)는 호스트 인터페이스(4210), 메모리 인터페이스(4220), 제어 유닛(4230), 램(4240), 플래시 변환 계층(FTL, 4250), 그리고 양자화기(4260)를 포함한다.
플래시 변환 계층(FTL, 4250)은 소프트웨어 또는 펌웨어로, 제어 유닛(4230)의 제어에 따라 램(4240)에서 구동될 수 있다. 플래시 변환 계층(4250)은 논리적 어드레스와 물리적 어드레스 사이의 연결 관계를 규정하기 위해 맵 테이블(map table)을 운영할 수 있다.
플래시 변환 계층(4250)은 운영 방법에 따라, 블록 맵핑 방식, 페이지 맵핑 방식, 또는 이들을 결합한 하이브리드 맵핑 방식을 가질 수 있다. 블록 맵핑 방식은 호스트에서 제공되는 논리적 블록 어드레스를 플래시 메모리(4100)의 물리적 블록 어드레스로 변환하고, 페이지 맵핑 방식은 논리적 페이지 어드레스를 물리적 페이지 어드레스로 변환한다.
호스트에서 제공된 인증 신호(challenge)에는 선택 메모리 블록 또는 선택 페이지의 논리적 어드레스가 포함될 수 있다. 선택 메모리 블록 또는 선택 페이지의 논리적 어드레스는 플래시 변환 계층(4250)을 통해 물리적 어드레스로 변환될 수 있다. 플래시 메모리(4100)는 물리적 어드레스에 데이터를 저장할 수 있다. 그리고 플래시 메모리(4100)의 물리적 어드레스에 저장된 데이터는 페이지 버퍼 회로(4130)를 거쳐, 메모리 컨트롤러(4200)로 제공될 수 있다. 양자화기(4260)는 플래시 변환 계층(4250)을 이용하여, 플래시 메모리(4100)로부터 제공된 데이터를 양자화할 수 있다.
한편, 인증 신호에는 선택 페이지 내의 메모리 셀 중에서 양자화에 필요한 메모리 셀의 조합 순서에 대한 정보가 포함될 수 있다. 예를 들면, 하나의 페이지 내의 메모리 셀이 128개이고, 하나의 메모리 셀에는 4-비트 데이터가 저장될 수 있다고 가정하자. 이 경우에 문턱 전압 분포의 수는 16개가 된다. 만약 응답 신호가 256-비트라고 하면, 하나의 페이지 내의 메모리 셀 중에서 64개의 메모리 셀이 산술적으로 필요하다. 즉, 256/4=64이다.
하나의 페이지 내의 메모리 셀이 128개이고, 128개의 메모리 셀 중에서 64개의 메모리 셀을 선택하여 조합 순서를 정하는 경우의 수는 다음 식과 같다.
P(128, 64)=128!/(128-64)!=3.0391x10126
플래시 변환 계층(4250)은 맵 테이블을 통해, 위의 식에서 계산된 수만큼의 양자화에 필요한 메모리 셀의 조합 순서에 대한 정보를 관리할 수 있다. 또한, 플래시 변환 계층(4250)은 앞에서 설명한 상태-데이터 매칭 정보를 관리할 수 있다. 인증 신호(challenge)는 선택 메모리 셀의 어드레스와 상태 분포 이외에도 상태-데이터 매칭 정보도 포함할 수 있다. 이와 같이 인증 신호에 양자화에 필요한 메모리 셀의 조합 순서나 상태-데이터 매칭 정보를 포함하는 경우에, 플래시 메모리 시스템(4000)의 랜덤성(randomness)은 더욱 향상될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(1000, 2000, 4000)은 전자 장치의 사용자 인증 절차에 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 PUF 장치를 포함하는 사용자 인증 시스템을 보여주는 블록도이다. 도 13을 참조하면, 사용자 인증 시스템(5000)은 전자 장치(5100)와 서버(5200)를 포함한다. 도 13에서는 PUF 장치(5120)가 전자 장치(5100)의 인증 절차에 사용되고 있다.
전자 장치(5100)는 PUF 장치(5120)로부터 발생된 사용자 아이디(ID)를 서버(5200)에 제공할 수 있다. 서버(5200)는 전자 장치(5100)로부터 제공된 사용자 아이디(ID)가 서버(5200)의 데이터 베이스(DB, 5220)에 등록되어 있는 지를 확인할 수 있다. 서버(5200)는 사용자 아이디(ID)가 등록되어 있는 경우에, 인증 신호(challenge)를 생성할 수 있다. 서버(5200)는 사용자 인증을 위한 인증 신호(challenge)를 전자 장치(5100)로 제공할 수 있다.
전자 장치(5100)는 서버(5200)로부터 인증 신호(challenge)를 입력 받고, PUF 장치(5120)를 이용하여 양자화 신호를 생성할 수 있다. PUF 장치(5120)는 양자화 신호로부터 응답 신호(response)를 생성하고, 응답 신호를 서버(5200)로 제공할 수 있다. 본 발명의 실시 예에 따른 사용자 인증 시스템(5000)은 전자 장치(5100) 내에 매우 큰 랜덤성(randomness)을 갖는 PUF 장치(5120)를 구비함으로, 인증 절차를 안전하게 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 2차원 구조를 갖는 플래시 메모리뿐만 아니라, 3차원 구조를 갖는 플래시 메모리에도 적용될 수 있다.
도 14는 본 발명에 사용되는 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 플래시 메모리(6000)는 3차원 셀 어레이(6110), 데이터 입출력 및 양자화기(6120), 어드레스 디코더(6130), 그리고 제어 로직(6140)을 포함한다.
3차원 셀 어레이(6110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리(6100)의 소거 단위를 이룬다.
데이터 입출력 및 양자화기(6120)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(6110)와 연결된다. 데이터 입출력 및 양자화기(6120)는 외부로부터 데이터를 입력받거나, 내부적으로 생성한 양자화 신호(Q[i])를 외부로 출력한다. 어드레스 디코더(6130)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(6110)와 연결된다. 어드레스 디코더(6130)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.
제어 로직(6140)은 플래시 메모리(6000)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(6140)은 프로그램 동작 시에, 어드레스 디코더(6130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 및 양자화기(6120)를 제어함으로 데이터가 프로그램되도록 할 수 있다. 또한, 제어 로직(6140)은 양자화 신호 생성 동작 시에 데이터 입출력 및 양자화기(6120)를 제어함으로, 양자화 신호(Q[i])를 생성하고 출력할 수 있다.
도 15는 도 14에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 15를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 15를 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 15에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 16은 도 15에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 16을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL1~GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 16을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1, GSL1)이 선택된다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000, 2000, 4000: 플래시 메모리 시스템
1100, 2100, 3100: 플래시 메모리
1110, 2110, 3110: 메모리 셀 어레이
1120, 2120, 3120: 에드레스 디코더
1130, 2130, 3130: 페이지 버퍼 회로
1140, 2140, 3140: 데이터 입출력 및 양자화기
1150, 2150, 3150: 전압 발생기
1160, 2160, 3160: 제어로직
1200, 2200, 4200: 메모리 컨트롤러
1210, 2210, 4210: 호스트 인터페이스
1220, 2220, 4220: 메모리 인터페이스
1230, 2230, 4230: 제어 유닛
1240, 2240, 4240: 램
1250, 2165: 키 발생기
1260, 2250: 암호화 회로

Claims (20)

  1. 선택 페이지를 프로그램하고, 양자화 신호 생성 동작 시에 복수의 양자화 구간으로 구분하기 위해 상기 선택 페이지에 연결되는 선택 워드 라인에 복수의 기준 읽기 전압을 제공하고 상기 선택 페이지를 읽음으로 양자화 신호를 생성하는 플래시 메모리; 및
    인증 신호를 호스트로부터 입력 받고 상기 플래시 메모리가 상기 양자화 신호 생성 동작을 수행하도록 제어하고, 상기 플래시 메모리로부터 양자화 신호를 입력 받고 상기 양자화 신호를 이용하여 응답 신호를 생성하는 메모리 컨트롤러를 포함하되,
    상기 선택 페이지는 프로그램 검증 동작 없이 프로그램 전압에 의해 프로그램 되는 플래시 메모리 시스템.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수의 양자화 구간의 수는 프로그램 상태의 수보다 많은 플래시 메모리 시스템.
  6. 삭제
  7. 선택 페이지를 프로그램하고, 상기 선택 페이지의 메모리 셀 중 일부 메모리 셀에 양자화 신호를 위한 데이터를 저장하고, 양자화 신호 생성 동작 시에 상기 선택 페이지에 연결되는 선택 워드 라인에 기준 읽기 전압을 제공하고 상기 선택 페이지를 읽음으로 상기 양자화 신호를 생성하는 플래시 메모리; 및
    상기 플래시 메모리로부터 상기 양자화 신호를 입력 받고, 상기 양자화 신호를 이용하여 응답 신호를 생성하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 인증 신호를 호스트로부터 입력 받고, 상기 인증 신호에는 상기 일부 메모리 셀에 대한 조합 순서 정보가 포함되고, 상기 플래시 메모리가 상기 양자화 신호 생성 동작을 수행하도록 제어하는 플래시 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는, 플래시 변환 계층의 맵 테이블을 이용하여 상기 일부 메모리 셀에 대한 조합 순서를 관리하는 플래시 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 메모리 컨트롤러는, 플래시 변환 계층의 맵 테이블을 이용하여 상기 플래시 메모리의 문턱 전압 분포 상태에 매칭되는 데이터 정보를 관리하는 플래시 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 플래시 메모리로부터 양자화 신호를 입력받고, 양자화된 키를 발생하는 플래시 메모리 시스템.
  11. 문턱 전압 분포가 서브 블록 단위로 그룹화되도록 메모리 블록을 프로그램하고, 양자화 신호 생성 동작 시에 선택 서브 블록의 선택 페이지에 기준 읽기 전압을 제공함으로 양자화 신호를 생성하는 플래시 메모리; 및
    상기 플래시 메모리로부터 상기 양자화 신호를 입력 받고, 상기 양자화 신호를 이용하여 응답 신호를 생성하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 인증 신호를 호스트로부터 입력 받고, 상기 플래시 메모리가 상기 양자화 신호 생성 동작을 수행하도록 제어하는 플래시 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 플래시 메모리는 동일 데이터로 상기 메모리 블록을 프로그램하되, 상기 서브 블록 단위로 프로그램 전압을 달리하여 인가하는 플래시 메모리 시스템.
  13. 플래시 메모리 시스템의 양자화 신호 생성 방법에 있어서,
    호스트로부터 인증 신호를 입력 받는 단계;
    상기 인증 신호에 포함된 어드레스 정보에 따라 워드 라인을 선택하고, 상기 선택 워드 라인에 연결된 선택 페이지를 프로그램 검증 동작 없이 프로그램 하는 단계; 및
    복수의 양자화 구간으로 구분하기 위해 상기 선택 페이지에 연결되는 선택 워드 라인에 복수의 기준 읽기 전압을 제공하고 상기 선택 페이지를 읽음으로 양자화 신호를 생성하는 단계를 포함하되,
    상기 플래시 메모리 시스템은 상기 양자화 신호를 이용하여 응답 신호를 생성하고 상기 응답 신호를 상기 호스트로 제공하는 양자화 신호 생성 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 13 항에 있어서:
    상기 복수의 양자화 구간의 수는 프로그램 상태의 수보다 많은 양자화 신호생성 방법.
  18. 제 13 항에 있어서,
    상기 양자화 신호를 이용하여 양자화된 키를 생성하는 단계를 더 포함하는 양자화 신호 생성 방법.
  19. 제 13 항에 있어서,
    상기 선택 페이지의 일부 메모리 셀에 상기 양자화 신호를 위한 데이터를 저장하는 양자화 신호 생성 방법.
  20. 제 19 항에 있어서,
    상기 인증 신호에는 상기 선택 페이지에 대한 어드레스 정보가 포함되는 양자화 신호 생성 방법.
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